CN1582492B - 具低电阻含金属薄层的制造方法 - Google Patents

Abstract

本发明是相关于产生具有低电阻的含金属层的方法，在该方法中，首先，具有一第一粒径尺寸的一含金属层(5’)是加以形成至一再结晶厚度(d1)，然后，一再结晶是在此再结晶厚度(d1)加以执行，以产生具有一较大粒径尺寸的含金属层(5”)，最后，具有该较大粒径尺寸的该含金属层(5”)是被薄化至一所需的目标厚度(d2)，因而造成具有被更进一步降低的电阻的一非常薄含金属层。

Description

具低电阻含金属薄层的制造方法

技术领域

本发明是相关于一种具低电阻的含金属薄层的制造方法，更特别的是，相关于用于半导体构件的薄铜互连。

背景技术

现今，积体半导体电路的制造是较佳地已经牵涉到在线路层(wiring level)中沉积及结构化铝层，以产生互连，原则上一铝层是沉积至一预定的目标厚度，然后藉由一传统的光微影以及相关连的蚀刻程序而加以结构化。

然而，越来越多替代地材料被使用，特别是用于此型态的金属层中，以达成逐渐增加的积体密度。举例而言，此型态的线路层所使用的铜，其由于与铝相较之下电阻相当低，因此，已经使得发展出可在较高速度操作并具有较低功率消耗的集成电路成为可能，然而，使用此型态的替代材料，特别是铜，的缺点是，要掌握产生于，举例而言，沉积及/或蚀刻问题的材料的相对困难度。

为了消除这些问题，举例而言，则发展出如图1a及图1b所举例说明的镶嵌技术(Damascene technology)。

图1a及图1b是显示相关于用于形成含金属薄层的此型态的传统程序的重要产生步骤的简化剖面图例。

根据图1a，一介电层2是被沉积于一基底材质1之上，而该基底，举例而言，是表示在具有组件层位于其上的半导体基底中的一集成电路，以及一沟渠是为了接续将形成的互连而被形成于该介电层之中，而在接续的步骤中，一扩散阻障层以及一种子层4则皆是形成于表面之上以及在该介电层2的沟渠之中，以允许或简化接续的铜层5的成长。

接着，根据图1b，一CMP(chemical mechanical polishing process，化学机械研磨程序)是被用于移除余留于该沟渠之上的层顺序，并用于形成一另一扩散阻障层6，以作为所谓的帽盖层。

在此方法中，其甚至有可能可以利用难掌控的材质来产生非常精细结构的互连，然而，此程序的缺点是，由于在该含金属层范围内的粒径尺寸问题，因此，在导电度中会有重大的恶化，特别是，在小于0.2微米的特征尺寸中。

图2是显示根据一另一习知技术的不同结构互连的简化平面图，正如，举例而言，参考文献Q.T.Jiang et al.，Proceedings of 2001 IITCconference，pages 227 to 229所揭示的一样，根据此文件，在图2中所举例说明的取决于结构的再结晶程序是记录于一过渡阶段，其中，具有不同粒径尺寸5’以及5”的含金属层是被形成于相较于具有结构宽度w2的粗糙结构区域而言，具有，举例而言，结构宽度w1的精细结构区域中。在这个例子中，该具有宽度w1的精细结构区域，其是由于较小的粒径尺寸而比具有较大粒径尺寸的该粗糙结构区域具有较大的电阻，然而，产生此性质的含金属薄层的缺点是，关连于该镶嵌技术的高程度花费，以及在该精细结构区域中实际上退火程序所需的相对而言较高的温度与时间需求，而此则造成对该半导体构件的电特性的不利影响，也造成电子迁移的问题。

在该精细结构区域中，由于最大粒径尺寸是实质上受到将被填满的结构的几何所限制，因此，即使像该粗糙结构区域一样，以一较长的退火时间以及一较高的退火温度，其亦不可能达成相同的粒径尺寸。

发明内容

因此，本发明是以提供一种产生实施起来能简单并花费低廉的具有一低电阻的含金属薄层的程序为目的而作为基础。更甚者，本发明是以产生具有已改善的电子迁移特性的含金属薄层的目的为基础。

根据本发明，提供一种产生具有低电阻的含金属薄层的方法，其包括下列步骤：

a)于一基底材质(1、3、4)的整个表面上，形成一具有一第一粒径尺寸的含金属层(5’)至一再结晶厚度(d1)；

b)执行覆盖整个表面的该含金属层(5’)之一再结晶程序，以在该再结晶厚度(d1)产生一覆盖整个表面并具有一第二粒径尺寸的含金属层(5”)，其中该第二粒径尺寸是较该第一粒径尺寸为大；

c)薄化该覆盖整个表面并具有该第二粒径尺寸的含金属层(5”)，以产生一覆盖整个表面并具有一所需目标厚度(d2)的含金属层(5”)；以及

d)光微影结构化该覆盖整个表面并具有该第二粒径尺寸的已薄化含金属层(5”)，以产生一已结构化的含金属层(5”’)。

特别地是，由于在形成具有一第一粒径尺寸的一含金属层至一再结晶厚度之后，接着在此再结晶厚度执行一再结晶程序，以及最后，将该含金属层薄化至一所需的目标厚度，因此，足够大的粒径尺寸是可以加以达成，即使是在低于0.2微米相当多的目标厚度，所以，其是有可能同时达成已改善的导电度以及电子迁移特性。

为了产生一已结构化的含金属层，在更进一步的步骤中，该含金属薄层可利用习知的程序而加以结构化，特别是使用介于180度C至300度C之间温度的RIE(reactive ion etching，活性离子蚀刻)程序、或是使用以氯为基础的蚀刻化学制品的程序。在此方法中，其是有可能足够精细地结构化即使是通常有困难进行蚀刻的材质，例如，铜、银、或，若适当的话，金。

该再结晶厚度是较佳地加以设定为大于0.3微米的厚度，因而可以达成于该含金属层中再结晶足够大的粒径尺寸，特别是以简单并快速的方法。

特别是对使用于积体半导体电路中而言，该基底材质是可具有一扩散阻障层，因而使得自该含金属层进入该半导体构件中、或特别是进入相关连的半导体基底中的不需要扩散可以可靠地被避免，并且，因此该半导体构件的电特性仍然维持不受影响。

更甚者，该基底材质可具有一非常薄的种子层，因而可以使得特别是该含金属层的电化学沉积大大地被简化，然而，除了此型态之一ECD(electrochemical deposition，电化学沉积)程序之外，其亦有可能使用习知的CVD(Chemical vapour deposition，化学气相沉积)或PVD(physical vapour deposition，物理气相沉积)程序。再者，除了金属或合金之外，其也有可能使用已掺杂的金属，因此，该含金属层的该电特性及/或再结晶可以获得更进一步的改善。

特别地是，当使用以电化学沉积的该含金属层时，一再结晶程序可以藉由在室温维持数天的回火程序而加以实行，结果，所花费的努力及时间可以大大地被降低，并且，特别地是，在相关连半导体构件中的电特性可以维持不受影响。然而，二者择一地，其亦有可能在温度100至400度C之间实行回火程序10至60分钟，如此一来，该半导体构件的电特性可以实质上维持不受影响，并且生产可以大大地被加速。

在此文章中，其较佳地是在使用氮、氩之一保护气体(shielding gas)大气中、或真空中执行一再结晶程序，因而可以可靠地避免该含金属层所不需要的氧化。

一目标厚度则较佳地被设定为少于0.1微米，因此，在接续地结构化期间，特别是在相邻互连间的电子迁移或电容耦接问题可以被大量地降低。在此方法中，即使是非常小的特征尺寸或互连宽度，亦可以达成小于2至3的一所需深宽比(aspect ratio，AR)或高：宽比。

更进一步的从属权利要求是描绘本发明的具有优势结构的特征。

附图说明

本发明是以所附图式为参考并以示范性实施例为基础，而于之后有更详细的叙述，其中：

图1a及图1b：其是显示举例说明有关习知镶嵌程序的重要产生步骤的简单剖面示意图；

图2：其是显示用以举例说明根据习知技术的结构相关再结晶特性的简单平面图；以及

图3a至3d：其是显示关于本发明产生含金属薄层的重要程序步骤的简化剖面图。

具体实施方式

本发明是以一铜层为基础而于之后加以叙述，其它的含金属层，以及特别是铝、银、及/或金，亦可以被用于相同的方法中。用于产生金属层的此型态替代材质已经变得越来越重要，特别是在半导体技术中，因为其是使得一改善的导电度成为可能，并因此，可以达成较快的循环时间以及降低的功率消耗。

然而，特别是对小于0.1微米的非常小特征尺寸而言(关于其厚度或高度)，在前言中所叙述的问题是会特别由于在导电材质中非常小的粒径尺寸，而造成所发生的电阻大量地增加，再者，如此的小粒径尺寸是会导致朝向分别互连的不受欢迎地电子迁移的增加，而这些新颖或替代的线路材料的优势则可能因此在此方法中被减少。

现在，根据本发明的程序是揭示如何以一简单的方式产生具有低电阻以及已改善电子迁移特性的含金属薄层的可能性，而其甚至可被用于＜0.2μm的非常小尺寸特征。

首先，如图3a所示，一扩散阻障层3a是于一开始被形成而覆盖于一载体基底1的整个表面之上，该载体基底1是包括，举例而言，一半导体基底以及在其上与的相关的组件层，以形成，举例而言，一第一金属层或线路层。此型态的扩散阻障层或衬垫3是包括，举例而言，可靠地避免自一顶层进入该半导体构件或进入该载体基底1的半导体基底的不需要物质扩散的，举例而言，钽(Ta)、氮化钽(TaN)、氮化钨(WN)或类似材质。若此扩散的本质并不会造成任何问题，则此型态的扩散阻障层3当然可以省略。

再者，一种子层4是位于该扩散阻障层3的表面，其中该种子层4是包括，举例而言，与接续将被形成的一真实含金属层一样的材质，并且，其是于本质上允许简化的形成或沉积。该扩散阻障层3以及该种子层4两者是皆藉由，举例而言，一PVD(physical vapourdeposition，物理气相沉积)程序或一CVD(Chemical vapour deposition，化学气相沉积)程序而加以形成。

在本发明的示范性实施例中，该种子层4是较佳地包括一铜种子层，结果会造成，具有一第一粒径尺寸的含金属铜层5’被形成在该基底材质1或该扩散阻障层以及该种子层4之上，直到一再结晶厚度d 1远大于所需要的厚度。该含金属层5’的形成及其非常小的第一粒径尺寸可以再次藉由习知的PVD或CVD程序而加以实行，但接着较佳地是使用一电沉积或电化学沉积(ECD，electrochemicaldeposition)程序。在此例子中，该种子层4是被用作为该含金属层以及其第一粒径尺寸不断成长的电极，而该再结晶厚度d1较佳地是设定为一大于0.3微米的值，这所造成的结果是，会产生足以再结晶的层厚度，特别是铜被使用时。在与该扩散阻障层3相同的方法中，其原则上亦有可能省掉种子层4，然而，这则表示，成长的状况将会更糟。

正如上述该含金属层的替代材质，例如，铜、铝、银、或金，其亦有可能使用合金或已掺杂的金属，而所造成的结果是，取决于需要，可以达成获得改善的电特性或简化的产品。此型态的掺杂金属的例子是，具有0.5％铜的铜铝、具有0.1％硅以及0.5％铜的铝硅铜(AlSiCu)、或铜钛(CuTi)、铜铟(CuIn)、铜锡(CuSn)、镁铜(CuMg)、铝铜(CuAl)、锆铜(Cu Zr)等。

现在，根据图3b，在接续的步骤中，该含金属层5’以及其第一小粒径尺寸的再结晶是加以实行，以产生具有一第二粒径尺寸的一含金属层5”，而该第二粒径尺寸是大于该第一粒径尺寸，同时，该再结晶厚度d1乃维持不变。

而由于此再结晶厚度的不寻常高的层厚度，自该第一(小)粒径至较大第二粒径尺寸的再结晶，是相对应于该再结晶厚度d1而于室温举行，并维持数天的时间，而既然粒径尺寸边界的数量降低了，则该含金属层的导电度是可获得大大地改善，并且，实际上沿着这些粒径边界而发生的电子迁移也大大地被降低。再者，在此型态的回火程序于室温操作期间，并不需要任何额外的设备，并且，位于该基底材质或载体基底1中的半导体构件的电特性也没有可能会因为热诱导产生之外扩张(outdiffusion)而改变。

然而，较佳地是，此回火操作是在介于100至400度C之间的温度实行10至60分钟的时间，如此可以使得这些层的产生被大大地加速，并且，几乎没有任何恶化会出现在，举例而言，既存的半导体构件的电特性之中，举例而言，此型态的回火程序是可于包括氮、氩的保护气体(shielding gas)大气之下或于一真空中而加以实行，然而，其亦有可能建立另一种状态，而其中，含金属层的氧化可实质上被避免。

根据图3c，在一接续的程序中，该含金属层5”以及该第二，亦即较大，粒径尺寸是会不断地变薄至一所需的厚度d2，而较佳地是，藉由化学机械研磨(CMP)而实行。然而，二者择一地，其亦有可能实行湿蚀刻程序、干蚀刻程序、及/或电解抛光程序(electropolishingprocesses)，而该含金属层5”则较佳地于液体中藉由与该电化学沉积程序相反方向的电化学反应而再次加以破坏。

该目标厚度d2现在可以被设定为少于0.2微米的厚度，并且，较佳地是少于0.1微米的厚度，因而可以造成具有极佳导电度之一极薄、平面的铜层5”，并且，可以获得相当大改善地电子迁移特性，而这是因为，如图3c所示，该粒径结构是实质上维持未被此薄化操作所影响，因此，一所需的结构，已知为竹竿状结构(bamboostructure)，是可以在该含金属层中获得。而若一开始该目标厚度d2的一含金属层即简单地加以沉积时，则即使使用相当高的回火温度，也无法达成此型态的粒径尺寸结构。

此型态具有小于0.1微米厚度的含金属薄层是具有优势，特别是于接续的结构化过程中，而在这其中，在相邻互连间的电容耦接是会大大地被降低。而为了达成如此对电容或电磁耦接的有利地敏感度需求，其通常需要具有少于2，至多3，的厚度/高度比AR(aspectratio，深宽比)，而其在非常大规模集成电路的例子中是会导致所需的层厚度＜0.1μm。

图3d是显示根据该含金属薄层被选择性地结构化于所需的互连之中或一已结构化的含金属层5”的程序步骤。此型态的结构化系，举例而言，藉由一习知的RIE(reactive ion etching，活性离子蚀刻)程序以及，举例而言，因已知而于先前未叙述实行屏蔽的光微影程序而加以举行，而使用一湿蚀刻程序的结构化亦有可能是在相对而言较粗糙结构的例子中。

特别地是，若铜被用于该含金属层时，其是有可能根据参考文献Yan Ye et a1.，“Development of Cu etch process for advanced Cuinterconnects”，Proceesings of 1998 IITC conference，pages 235 and235，其中，使用一以氯为基础的蚀刻化学制品的结构化是在介于180度C至300度C之间的温度而加以进行，结果，相对而言较难掌握的铜层是可以以一简单且干净的方式而加以结构化。

上述本发明是以一铜层作为该含金属层为基础而加以叙述，但其并不受限于此选择，并且在此相同的方法亦包含了在不同温度具有不同再结晶特性的替代含金属材质。相同的，本发明亦不受限为包含半导体电路的基底材质，但更确切地是，其可以以相同的方式而被形成于在其上将会形成具有低电阻的导电层的任何其它载体基底之上。相同的，该再结晶厚度以及该目标厚度仅是以铜做为例子而加以举例，原则上，其它的材质需要不同的厚度，特别地是，一不同的再结晶厚度。

Claims (16)

1.一种产生具有低电阻的含金属薄层的方法，其包括下列步骤：

a)于一基底材质(1，3，4)的整个表面上，形成一具有一第一粒径尺寸的含金属层(5’)至一再结晶厚度(d1)；

b)执行覆盖整个表面的该含金属层(5’)之一再结晶程序，以在该再结晶厚度(d1)产生一覆盖整个表面并具有一第二粒径尺寸的含金属层，其中该第二粒径尺寸是较该第一粒径尺寸为大；

c)薄化该覆盖整个表面并具有该第二粒径尺寸的含金属层，以产生一覆盖整个表面并具有一所需目标厚度(d2)的含金属层；以及

d)光微影结构化该覆盖整个表面并具有该第二粒径尺寸的已薄化含金属层，以产生一已结构化的含金属层(5”’)。

2.根据权利要求1所述的方法，其特征在于，在该步骤a)中，该再结晶厚度(d1)是设定为大于0.3微米的值。

3.根据权利要求1所述的方法，其特征在于，在该步骤a)中，该基底材质具有一扩散阻障层(3)。

4.根据权利要求3所述的方法，其特征在于，在该步骤a)中，该基底材质具有一种子层(4)。

5.根据权利要求4所述的方法，其特征在于，在该步骤d)中，该种子层(4)以及该扩散阻障层(3)是加以结构化。

6.根据权利要求1所述的方法，其特征在于，在该步骤a)中，实行一化学气相沉积、物理气相沉积、和/或电化学沉积程序。

7.根据权利要求1所述的方法，其特征在于，在该步骤a)中，铜、铝、银、及/或金是用以形成覆盖整个表面的具有该第一粒径尺寸的含金属层(5’)。

8.根据权利要求1所述的方法，其特征在于，在该步骤a)中，已掺杂的金属是用以形成覆盖整个表面的具有该第一粒径尺寸的含金属层(5’)。

9.根据权利要求1所述的方法，其特征在于，在该步骤b)中，一回火程序是于室温执行数天。

10.根据权利要求1所述的方法，其特征在于，在该步骤b)中，一回火程序是于100℃至400℃之间的温度执行10至60分钟的时间。

11.根据权利要求1所述的方法，其特征在于，在该步骤b)中，该再结晶程序是于一保护气体大气中加以执行。

12.根据权利要求1所述的方法，其特征在于，在该步骤c)中，该目标厚度(d2)是设定为少于0.1微米的厚度。

13.根据权利要求1所述的方法，其特征在于，在该步骤c)中，执行一化学机械研磨、干蚀刻、湿蚀刻、和/或电解抛光程序。

14.根据权利要求1所述的方法，其特征在于，在该步骤d)中，执行一活性离子蚀刻程序。

15.根据权利要求1所述的方法，其特征在于，在该步骤d)中，一以氯为基础的蚀刻化学制品是被使用于自180℃至300℃的温度。

16.根据权利要求1所述的方法，其特征在于，在该步骤d)中，一湿蚀刻是加以使用。