CN1542942A - 形成瓶型沟槽的方法及瓶型沟槽电容的制造方法 - Google Patents
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Abstract
本发明揭示一种瓶型沟槽的制造方法。首先，在一基底的沟槽下半部填入一导电层，且其被一具掺杂层所包围。接着，在基底上及沟槽上半部顺应性形成一氮化硅层。之后，对基底实施一热处理以在邻近具掺杂层的基底中形成一掺杂区。接着，非等向性蚀刻氮化硅层以在沟槽上半部侧壁形成一项圈氮化硅层，并作为罩幕以依序去除导电层及具掺杂层而露出掺杂区表面。接着，部分氧化掺杂区以形成一掺杂氧化区，再去除掺杂氧化区以构成一瓶型沟槽。最后，在瓶型沟槽下半部依序顺应性形成一粗糙复晶硅层。本发明亦揭示一种瓶型沟槽电容的制造方法。
Description
技术领域
本发明是有关于一种半导体制程，特别是有关于一种形成半导体存储装置的瓶型沟槽(bottle-shaped trench)的方法及瓶型沟槽电容的制造方法。
背景技术
目前广泛使用的半导体存储装置中，例如动态随机存取内存(dynamicrandom access memory，DRAM)，电容器是由两导电层表面(即电极板)隔着一绝缘物质而构成。电容器储存电荷的能力是由绝缘物质的厚度、电极板的表面积及绝缘物质的介电常数所决定。
随着近年来半导体制程设计皆朝着缩小半导体组件尺寸以提高集成电路积集度的方向发展，内存中存储单元(memory cell)的基底面积必须不断减少使集成电路能容纳大量存储单元而提高积集度，但同时，存储单元电容的电极板必须有足够的表面积才能储存充足的电荷。
然而，在尺寸持续地细微化的情况下，动态随机存取内存中的沟槽储存结点电容(trench storage node capacitance)亦随着缩小，因此必须设法增加储存电容以维持内存良好的操作性能。目前已广泛使用于增加动态随机存取内存的储存电容的方法为增加沟槽底部的宽度，因而形成一可提高表面积的瓶型沟槽电容。
传统瓶型沟槽制程是在具有氧化层以及氮化层所构成的迭层的半导体基底上，以干蚀刻形成一沟槽后，接着再依序顺着该迭层以及该沟槽形成氮化层、氧化层、复晶硅层以及氧化层。然而上述制程繁杂，需要多次沉积及蚀刻步骤，不论是在制造成本或时间上均不符经济效益。因此需要一种制程简化以提高产能的形成瓶型沟槽电容的方法。另外，为了因应下一世代内存高效能的需求，亦需要一种增加储存电容的电容量的瓶型沟槽电容制造方法。
发明内容
本发明的目的在于提供一种新颖的瓶型沟槽形成方法及瓶型沟槽电容的制造方法，以简化制程步骤并增加瓶型沟槽表面积以增加电容的电容量。
为达上述的目的，本发明借由部分氧化沟槽下半部，再去除氧化的部分以形成一底部较宽大的瓶型沟槽。之后在埋入式下电极(buried plate)与电容介电层之间形成一粗糙的复晶硅层，借以进一步增加瓶型沟槽的表面积。
根据上述的目的，本发明提供一种瓶型沟槽的制造方法。首先，在一基底中形成一沟槽，再在沟槽下半部侧壁及底部顺应性形成一具掺杂层并在沟槽下半部填入一导电层。接着，在基底上及沟槽上半部顺应性形成一氮化硅层以覆盖导电层及具掺杂层。之后，对基底实施一热处理以在邻近具掺杂层的基底中形成一掺杂区。接着，非等向性蚀刻氮化硅层以在沟槽上半部侧壁形成一项圈氮化硅层，并再借由项圈氮化硅层作为罩幕以依序去除导电层及具掺杂层而露出掺杂区表面。然后，实施一氧化处理以部分氧化露出的掺杂区而形成一掺杂氧化区，并借由项圈氮化硅层作为罩幕以去除掺杂氧化区而构成一瓶型沟槽。最后，在瓶型沟槽下半部顺应性形成一粗糙复晶硅层。
再者，在形成粗糙复晶硅层后，更包括实施一气相掺杂(gas phasedoping，GPD)处理的步骤。
再者，导电层可为一复晶硅层。具掺杂层可为一砷掺杂硅玻璃(ASG)。
再者，氮化硅层的厚度在300到400埃的范围。
再者，热处理温度在900℃到1100℃的范围。
再者，氧化处理可为快速热氧化处理(rapid thermal oxidation，RTO)。
又根据上述的目的，本发明提供一种瓶型沟槽电容的制造方法。首先，提供一基底，其上覆盖一具有一开口的罩幕层。蚀刻开口下方的基底以在其中形成一沟槽，再在沟槽下半部侧壁及底部顺应性形成一掺杂的氧化硅层并在沟槽下半部填入一复晶硅层。接着，在罩幕层上及沟槽上半部顺应性形成一氮化硅层以覆盖复晶硅层及掺杂的氧化硅层。之后，对基底实施一热处理以在邻近该掺杂的氧化硅层的基底中形成一掺杂区以作为一埋入式下电极。非等向性蚀刻氮化硅层以在沟槽上半部侧壁形成一项圈氮化硅层，并借由项圈氮化硅层作为罩幕以依序去除复晶硅层及具掺杂层而露出掺杂区表面。随后，实施一氧化处理以部分氧化露出的掺杂区而形成一掺杂氧化区，再借由项圈氮化硅层作为罩幕以部分蚀刻露掺杂氧化区而构成一瓶型沟槽。接着，在瓶型沟槽下半部依序顺应性形成一粗糙复晶硅层及一电容介电层并填入一第一掺杂的复晶硅层以作为一上电极。接着，去除项圈氮化硅层，并在瓶型沟槽上半部侧壁形成一项圈氧化硅层。最后，在瓶型沟槽上半部依序填入一第二及一第三掺杂的复晶硅层以填满瓶型沟槽。
再者，在形成粗糙复晶硅层后，更包括实施一气相掺杂(GPD)处理的步骤。
再者，导电层可为一复晶硅层。具掺杂层可为一砷掺杂硅玻璃(ASG)。
再者，氮化硅层的厚度在300到400埃的范围。
再者，热处理温度在900℃到1100℃的范围。
再者，氧化处理可为快速热氧化处理(RTO)。
附图说明
图1a-1j是绘示出根据本发明实施例的瓶型沟槽电容的制造方法的剖面示意图。
符号说明：
100-基底
101-垫氧化硅层
102-氮化硅层
103-罩幕层
104-沟槽
105-凹陷
106-氮化硅
108、108’、108”-具掺杂层
110、121、122-导电层
111-埋入式下电极
111’-掺杂的氧化区
112-氮化硅层
112’-项圈氮化硅层
113-瓶型沟槽
114、114’-粗糙的复晶硅层
116、116”-介电层
118-上电极
119-瓶型沟槽电容
120、120’-项圈氧化硅层
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
以下配合图1a-1j说明本发明实施例的瓶型沟槽电容的制造方法适用于一存储装置，例如DRAM。
首先，如图1a所示，提供一基底100，例如一硅基底。在基底100表面上形成一罩幕层103。如图中所示，罩幕层103可由一层垫氧化硅层101与一层较厚的氮化硅层102所组成。其中，垫氧化硅层101可为热氧化法沉积而成。氮化硅层102的厚度可利用低压化学气相沉积法(low-pressure CVD，LPCVD)而成。
接着，借由习知微影及蚀刻制程于罩幕层103中形成复数开口。之后，借由非等向性蚀刻制程，例如反应离子蚀刻(reactive ion etching，RIE)，蚀刻罩幕层103的开口下方的基底100以形成复数沟槽。此处，为了简化图式，仅以一沟槽104表示。
接下来，如图1b所示，利用缓冲氢氟酸(buffer hydrofluoric acid，BHF)等向性蚀刻垫氧化硅层101至一既定深度，例如在15到40埃()的范围，以形成一凹陷处105，再在凹陷处填入氮化硅106，用以保护垫氧化硅层101在后续蚀刻制程中受到蚀刻，避免氮化硅层102的附着性降低而剥离。
之后，借由习知的沉积技术，例如化学气相沉积(CVD)，在罩幕层103上及沟槽104内表面顺应性形成一具掺杂层108。在本实施例中，此具掺杂层108可为一掺杂砷的氧化层或称砷掺杂硅玻璃(arsenicsilicate glass，ASG)，其厚度在200到400埃的范围。
接下来，如图1c所示，借由习知的沉积技术，例如CVD，在具掺杂层108上形成一导电层(未绘示)，例如一复晶硅层，并填入沟槽104中。之后，可借由化学机械研磨(chemical mechanic polishing，CMP)去除罩幕层103上多余的导电层及具掺杂层108，以在沟槽104中留下部分的导电层及在沟槽104侧壁及底部留下部分的具掺杂层108’。接着，回蚀刻沟槽104中的导电层至一既定深度，例如1微米(μm)，以在沟槽104下半部留下部分的导电层110。
接下来，如图1d所示，以导电层110作为罩幕层，蚀刻去除导电层110上方的具掺杂层108’，以在沟槽104下半部留下围绕导电层110的具掺杂层108”。接着，借由习知沉积技术，例如低压化学气相沉积(LPCVD)，在罩幕层103上及沟槽104上半部内表面顺应性形成一氮化硅层112，以覆盖导电层110及具掺杂层108”。此处，氮化硅层112的厚度在300到400埃的范围。
接着，对基底100实施一热处理，以将具掺杂层108”中的掺杂元素，例如砷，高温驱入邻近的基底100中而形成一掺杂区111。此掺杂区111是供作一埋入式(buried)下电极之用。在本实施例中，热处理的温度在900℃到1100℃的范围，而较佳的温度约在1050℃。
接下来，如图1e所示，借由非等向性蚀刻，例如反应离子蚀刻(RIE)，去除罩幕层103上方及沟槽104底部(导电层110上方)的氮化硅层112，以在沟槽104上半部侧壁形成一项圈(collar)氮化硅层112’并露出导电层110。
接下来，如图1f所示，利用项圈绝缘层112’作为罩幕以依序去除导电层110及具掺杂层108”而露出掺杂区111表面。在本实施例中，是先借由干蚀刻去除沟槽104中的导电层110，接着再利用气相氢氟酸(vaporhydrofluoric acid，VHF)去除具掺杂层108”。
接着，实施一氧化处理，例如快速热氧化处理(RTO)以部分氧化露出的掺杂区111而形成一掺杂氧化区111’。在本实施例中，快速热氧化处理的温度在900℃到1050℃的范围，且时间在5到15秒的范围。
接下来，如图1g所示，可使用氢氧化铵(NH4OH)或氢氟酸(hydrofluoric acid，HF)作为蚀刻剂，并利用项圈氮化硅层112’作为罩幕以去除掺杂氧化区111’而构成一底部较宽大的瓶型沟槽113。
接着，在罩幕层103上方及瓶型沟槽113内表面顺应性形成一粗糙复晶硅(rugged polysilicon)层114，或称半球型晶粒硅(hemisphericalgrained silicon，HSG)，用以增加埋入式下电极111的表面积。在本实施例中，粗糙复晶硅层114是利用LPCVD在565℃到585℃的成长温度下所形成。之后，可选择性地对粗糙复晶硅层114实施一气相掺杂(gasphase doping，GPD)，以降低项圈氮化硅层112’与掺杂的复晶硅层114之间的浓度差。接着，可同样借由LPCVD在粗糙复晶硅层114上顺应性形成一介电层116，例如掺杂的氮化硅层、氮化硅/氧化硅(NO)迭层、或是氧化硅/氮化硅/氧化硅(ONO)迭层。
接下来，如图1h所示，借由习知沉积技术，例如CVD，在罩幕层103上方形成一导电层(未绘示)，例如掺杂的复晶硅层，并填入瓶型沟槽113。之后，回蚀刻导电层，以在瓶型沟槽113下半部留下部分的导电层118以作为一上电极。接着，可借由热磷酸或其它适当的溶液去除导电层118上方露出的介电层116，以在瓶型沟槽113下半部留下部分的介电层116’，其是供作电容介电层之用。之后，可借由RIE去除电容介电层116’上方的粗糙复晶硅层114，以在瓶型沟槽113下半部留下部分的粗糙复晶硅层114’以完成本发明的瓶型沟槽电容119的制作。
接下来，如图1i所示，可借由磷酸或其它适当溶液去除项圈氮化硅层112’。之后，借由习知沉积技术，例如低压化学气相沉积(LPCVD)，在罩幕层103上及沟槽113上半部内表面顺应性形成一绝缘层(未绘示)，例如由四乙基硅酸盐(tetraethyl orthosilicate，TEOS)所形成的氧化物。接着，可借由RIE去除罩幕层103上方及沟槽113底部(瓶型沟槽电容119上方)的氧化硅层，以在沟槽113上半部侧壁形成一项圈氧化硅层120。
最后，如图1j所示，借由习知沉积技术，例如CVD，在罩幕层103上方形成一导电层(未绘示)，例如掺杂的复晶硅层，并填入瓶型沟槽113上半部(瓶型沟槽电容119上方)。接着，回蚀刻此导电层以留下部分的导电层121以作为一第一导线层。之后，以导电层121作为罩幕，去除其上方的项圈氧化硅层120而留下部分的项圈氧化硅层120’。接下来，同样借由CVD，在罩幕层103上方形成一导电层(未绘示)，例如掺杂的复晶硅层，并填满瓶型沟槽113，并借由一研磨处理，例如CMP，去除罩幕层103上方的导电层以在瓶型沟槽113中留下部分的导电层122，借以作为一第二导线层。
根据本发明的方法，采用氮化硅层作为制作瓶型沟槽的蚀刻终止层，并借由部分氧化沟槽下半部，再去除氧化的部分以形成一底部较宽大的瓶型沟槽。因此，可简化制程步骤进而降低制作成本及增加产能。再者，本发明是在埋入式下电极(buried plate)与电容介电层之间形成一粗糙的复晶硅层，因此可进一步增加瓶型沟槽的表面积而增加瓶型沟槽电容的电容量。亦即，提高存储装置的效能。
Claims (20)
1.一种形成瓶型沟槽的方法，包括下列步骤：
在一基底中形成一沟槽；
在该沟槽下半部填入一导电层，且该导电层被一具掺杂层所包围；
在该基底上及该沟槽上半部顺应性形成一氮化硅层以覆盖该导电层及该具掺杂层；
对该基底实施一热处理以在邻近该具掺杂层的该基底中形成一掺杂区；
非等向性蚀刻该绝缘层以在该沟槽上半部侧壁形成一项圈氮化硅层；
借由该项圈氮化硅层作为罩幕以依序去除该导电层及该具掺杂层而露出该掺杂区表面；
实施一氧化处理以部分氧化该露出的掺杂区而形成一掺杂氧化区；
借由该项圈氮化硅层作为罩幕以去除该掺杂氧化区而构成一瓶型沟槽；
在该瓶型沟槽下半部顺应性形成一粗糙复晶硅层。
2.根据权利要求1所述的形成瓶型沟槽的方法，其中在形成该粗糙复晶硅层后，更包括实施一气相掺杂(GPD)处理的步骤。
3.根据权利要求1所述的形成瓶型沟槽的方法，其中该导电层是一复晶硅层。
4.根据权利要求1所述的形成瓶型沟槽的方法，其中该具掺杂层是一砷掺杂硅玻璃(ASG)。
5.根据权利要求4所述的形成瓶型沟槽的方法，其中借由气相氢氟酸(VHF)去除该具掺杂层。
6.根据权利要求1所述的形成瓶型沟槽的方法，其中该氮化硅层的厚度在300到400埃的范围。
7.根据权利要求1所述的形成瓶型沟槽的方法，其中该热处理温度在900℃到1100℃的范围。
8.根据权利要求1所述的形成瓶型沟槽的方法，其中该氧化处理是一快速热氧化处理(RTO)。
9.一种瓶型沟槽电容的制造方法，包括下列步骤：
提供一基底，其上覆盖一具有一开口的罩幕层；
蚀刻该开口下方的该基底以在其中形成一沟槽；
在该沟槽下半部填入一复晶硅层，且该复晶硅层被一掺杂的氧化硅层所包围；
在该罩幕层上及该沟槽上半部顺应性形成一氮化硅层以覆盖该复晶硅层及该掺杂的氧化硅层；
对该基底实施一热处理以在邻近该掺杂的氧化硅层的该基底中形成一掺杂区以作为一埋入式下电极；
非等向性蚀刻该氮化硅层以在该沟槽上半部侧壁形成一项圈氮化硅层；
借由该项圈氮化硅层作为罩幕以依序去除该复晶硅层及该具掺杂层而露出该掺杂区表面；
实施一氧化处理以部分氧化该露出的掺杂区而形成一掺杂氧化区；
借由该项圈氮化硅层作为罩幕以部分蚀刻该露掺杂氧化区而构成一瓶型沟槽；
在该瓶型沟槽下半部依序顺应性形成一粗糙复晶硅层及一电容介电层并填入一第一掺杂的复晶硅层以作为一上电极。
10.根据权利要求9所述的瓶型沟槽电容的制造方法，更包括下列步骤：
去除该项圈氮化硅层；
在该瓶型沟槽上半部侧壁形成一项圈氧化硅层；
在该瓶型沟槽上半部依序填入一第二及一第三掺杂的复晶硅层以填满该瓶型沟槽。
11.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该罩幕层是依序由一垫氧化硅层及一氮化硅层所构成。
12.根据权利要求11所述的瓶型沟槽电容的制造方法，其中在填入该复晶硅层前，更包括下列步骤：
等向性蚀刻该垫氧化硅层至一既定深度以形成一凹陷处；
在该凹陷处填入氮化硅。
13.根据权利要求12所述的瓶型沟槽电容的制造方法，其中该既定深度在15到40埃的范围。
14.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该掺杂的氧化硅层是一砷掺杂硅玻璃(ASG)。
15.根据权利要求14所述的瓶型沟槽电容的制造方法，其中借由气相氢氟酸(VHF)去除该掺杂的氧化硅层。
16.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该氮化硅层的厚度在300到400埃的范围。
17.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该热处理温度在900℃到1100℃的范围。
18.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该氧化处理是一快速热氧化处理(RTO)。
19.根据权利要求9所述的瓶型沟槽电容的制造方法，其中该电容介电层包含一氮化硅层。
20.根据权利要求9所述的瓶型沟槽电容的制造方法，其中在形成该粗糙复晶硅层后，更包括实施一气相掺杂(GPD)处理的步骤。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540677A (zh) * | 2020-05-28 | 2020-08-14 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
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2003
- 2003-04-29 CN CNA031286763A patent/CN1542942A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540677A (zh) * | 2020-05-28 | 2020-08-14 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
| CN111540677B (zh) * | 2020-05-28 | 2023-03-21 | 绍兴同芯成集成电路有限公司 | 一种三层阶梯状沟槽晶体管的制造工艺 |
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