CN1494285A - 一种自适应均衡器 - Google Patents

Abstract

本发明公开了一种自适应均衡器。这种自适应均衡器包括一个网格解码器、一个与网格解码器输出相连的映射器，以及一个与映射器输出相连的判决反馈均衡器。每一个抽头通过映射器从网格解码器的一个不同解码级接收输入。

Description

一种自适应均衡器

技术领域    本发明属于自适应均衡器技术领域，特别涉及一种网格解码器与判决反馈均衡器结合使用的自适应均衡器。

背景技术    在诸如声音、数据和视频通讯等许多不同的数字信息的实际应用中，均衡器是一种非常重要的元件。在这些应用中，都使用了很多种不同的传输介质。尽管这些传输介质都有各自相异的传输特性，但是它们的传输效果都没有达到最好。也就是说，每种传输介质都会改变它们所传输的信号，比如会造成信号的相位、频率和振幅的失真；传输介质也会产生多路径接收和其它重影现象，比如回音和瑞利(Rayleigh)衰落。事实上，除了信道失真外，在各种传输中都会受到来自噪声的干扰，例如高斯白(AWGN)噪声。因此，均衡器被用来作为全双工通信的喇叭扩音器的回声消除器(补偿器)、数字电视或数字电缆传输中的视频消重影器、无线调制解调器和无线电话的信号调节器，以及其它的一些类似的应用。

码间干扰(ISI)是产生误差的一个重要原因。通常出现在一个脉冲信息，诸如调幅数字信号，经过一个模拟通道(例如电话线或无线广播)传输时。原始信号本来近似于一个离散的时间序列，但是接收到的信号却是连续的时间信号，即原来的脉冲信号经过传输后被改变成波峰位置对应原始信号脉冲位置的不同信号。数字硬件读取信号，并对接收到的信号进行定期采样。

每个脉冲都形成一个近似sinc波的信号。sinc波的特点是，一系列波峰围绕在一个中心波峰的四周，并且它们波峰的幅值随着离中央波峰的距离的增加而单调减少。同样地，sinc波的波谷的幅值也随着离中心波峰的距离的增加而单调减少。这些波峰的周期通常是由接收硬件的采样频率决定的。因此，在信号的某个采样时刻的幅值不仅会受到该时刻传输信号的脉冲幅值的影响，而且也会受到传输信号流中相应的其它时刻的脉冲幅值的影响。也就是说，在传输流中，一个信号中用来表征传输流中某个符号的那部分信号，将会对接收到的信号中代表传输流中其它符号的那部分信号产生不良的影响。

这种影响理论上能通过脉冲的适当整形来消除，例如可以通过在与采样速率相应的固定的时间间隔内产生幅值为零的脉冲序列来消除。然而，这种脉冲整形会由于信道失真而失败，信道失真将使得脉冲在传输过程中被扭曲。因此，有必要找到另外的控制误差的方法。所以在大部分数字应用中，一般都使用均衡器来修正ISI错误和信道失真。

为达到这一目的，通常使用两种均衡器，即自动合成和自适应。在自动合成的方法中，均衡器通常要对接收到的时域参考信号与未失真的备份信号进行比较。通过二者的比较可以确定一个时域误差信号，这一时域误差信号可能会被应用在反函数(滤波器)系数的计算中。反函数的方程与在“迫零均衡(ZFE)”和“最少均方(LMS)”系统中一样，要在时间域内被严格推导出。其它方法还包括将收到的训练信号(training signal)变换为频域表示形式。这样可通过计算频域逆响应来补偿信道失真。然后，从计算出的逆频谱再回推出其信号的时域表示，从而可以求出滤波器的抽头权值。

在自适应均衡调整过程中，均衡器尽量减小均衡器的输出值与由一种“判决器”生成的传输信号估计值之差的误差信号。换句话说，均衡滤波器输出一个样本值，判决器决定均衡滤波器最有可能要传输的数值(最佳估计)，自适应逻辑装置尽量将这两个值的差维持在较小的水平。这样做的主要思想是使接收机能充分利用可能存在于传输脉冲信号中的离散电平的信息。当判决器对均衡器输出信号进行数值转换时，它会从根本上消除收到的噪声。自动合成和自适应这两种方法之间的关键区别是自适应方法不需要训练信号。

误差控制编码通常是以下两种编码方法之一：卷积编码和块编码。里德所罗门(Reed-Solomon)编码和格雷(Golay)编码属于块编码。均衡过程一个最起码的目的，就是允许生成一个数学意义上的“滤波器”，这种数学滤波器是信道失真的反函数，这个反函数能将收到的信号逆推出更接近于原始传输信号的信号。通过将数据编码成附加符号，可以将一些附加信息加入到传输信号中，解码器就可以利用这些附加信号提高编译所接收到的信号的精确度。当然，这个额外的精确度，一般通过增加额外带宽来传输附加的符号，或者通过增加额外的能量以使得信号在更高的频率下传送。

卷积编码器包含一个K-级移位寄存器，其数据是根据时钟周期移入寄存器的。数值K被称作码的“约束长度”。移位寄存器在各种不同的点根据多项式选择的码抽头(tap)。根据编码率(code rate)可以选择多组抽头。编码率用一个分数来表示。例如，一个编码率为的卷积编码器的输出符号是输入符号的两倍。一般情况下，一组抽头数据通过模-2求和，即异或(XOR)运算，来产生一个已编码的输出符号。例如，一个简单的码率为、K＝3的卷积编码器，可能会通过对3级移位寄存器的第一和第三比特进行模-2求和来获得其中的一个输出比特，而另一输出比特则通过全部三个比特的模-2求和获得。

卷积解码器的工作方法通常是，对原始传输数据作出假设，然后通过适当的卷积编码器的备份来运行这些假设，同时对这个编码结果和接收到的编码信号(包含噪声)进行比较。解码器为它的每个假设值都生成一个“度量”。所谓“度量”就是，在相应的假设值中解码器可信度的数值。解码器可以是串行，也可以是并行。也就是说，解码器一次可以运行一个假设，也可运行几个假设。

卷积编码优于块编码的一个重要的方面就是，卷积编码器能够很容易的利用一些“软判决”的信息。“软判决”的信息实质上就是指输出信号始终带有度量的信息，而不是单单的选择一种假设来作为所谓“正确”的应答。举一个非常简单的例子，如果传输信号中某一单个符号被解码器识别为“1”的概率是80％，而被识别为“0”的概率只有20％的话，那么“硬判决”则简单地将这一符号的数值反馈为1，但是“软判决”则会将其反馈为0.8，或根据不同的概率分布而反馈为其它相应的数值，以便后续硬件在可信的数值基础上作出更进一步的判决。

但在另一方面，块编码处理大数据块和突发错误的能力很强。

图1所示为一个典型的数字通讯接收机(包括有信道编码和均衡过程)的结构图，用100表示。接收机100包含一个同步解调器110，同步解调器110能把接收到的模拟信号还原为数字信号。接收机100还包含一个均衡器120、一个内解码器130、解交织器140和一个外解码器150。内部编码通常就是卷积编码，而外部编码一般是块编码，最常用为里德所罗门编码。卷积编码和块编码通常被结合使用，以形成优势互补。

图2所示为均衡器120的一个简图。通常，均衡器120使用在诸如图1的数字接收机100中。均衡器120包含一个控制器228，一个有限脉冲响应(FIR)滤波器222，一个判决器226，和一个判决反馈均衡器224。FIR滤波器222用来接收输入信号221。FIR滤波器222用来消除超前鬼影，即比主传输信号提前到达的鬼影信号。判决器226会检查它的每个输入信息，并且决定将所接收到的信号中哪一个传送给输出端229。判决反馈均衡器224将修改判决器226的输入，以消除滞后鬼影，即晚于主传输信号到达的鬼影信号，并且能够消除FIR滤波器222产生的残留信号。

判决器226是一个典型的硬判决器，如数值切割器(slicer)。举例来说，在一个8VSB系统中，数值切割器是判决接收信号幅度的判决器。它要判决出数值为0，±2，±4，和±6的信号，这样做是为了把输入信号按照±1，±3，±5，和±7的标准信号值进行分类。另一个例子，数值切割器可以是多维的，例如在正交调幅(QAM)系统中所使用的数值切割器。

控制器228用来接收输入和输出数据，并生成FIR滤波器222和判决反馈均衡器224的滤波器系数。业内行家都知道，有很多可行的方法适用于推导滤波系数，其中包括最小均方(LMS)和递归最小二乘方(RLS)算法。

图3是图2中所示均衡器120的详细图解。判决反馈均衡器224的输入数据来自于判决器226(如数值切割器)的输出。该输入数据被延迟(F+M)级，其中F等于FIR滤波器222的滤波系数，而M等于判决反馈均衡器224的均衡系数。在每一个延迟中，数据与控制器228产生的抽头系数相乘，相乘的每个结果都与FIR滤波器222相加。然后均衡器120将均衡数据传给网格解码器350。误差信号310等于判决器226的输出和它的输入之差，该误差信号310乘以步长320，然后再用以更新抽头系数。步长320通常小于1，这样是为了使误差信号能经多个时钟周期，通过反复迭代来校正抽头系数，以便基本消除信道响应的波动和噪声。通常，步长越小，均衡器120进行收敛的瞬变条件会越苛刻，收敛速度也会越慢。

图4给出了网格编码器的详细图示，用400表示，它适于与图3所示的判决反馈均衡器224一起使用。网格编码器400是8VSB系统中使用的网格编码器、预编码器和符号映射器。内行都知道，8 VSB系统中的网格编码器400通常使用一个8电平、3比特、1维的星座结构。由图4可以看出，8 VSB网格编码器400使用了编码速率为2/3的网格码。

网格解码器350通常使用维特比(Viterbi)算法来对8 VSB网格编码器400的编码进行解码。一般情况下，网格解码器350解码级数较高，一般为16或24级。其解码输出229由解交织器140解交织后，再送到外部解码器150。

图5给出一个典型的n级8 VSB网格编码的网格结构图，记为500，其中粗线所标注的是当前存活路径。在每个解码时钟周期中新的符号传送给网格解码器，并且存活路径也被更新。众所周知，在一个VSB系统中，每个样本都包含一个符号，而在QAM或者Offset-QAM系统中，每个样本含有二个符号，其中一个在I信道中，而另一个在Q信道中。然而，不管样本长度是多少，编码和解码都按照符号依次执行。基于存活路径，每一级都会对最合适的级数作出判决，即哪个符号最可能被传送。例如，第一级会给出输入信号的第一个判决值，第二级会给出输入信号的第二个判决值等等。众所周知，在解码过程中，存活路径将会随着所接收的各个新符号而改变。这样，从一个输入样本变换到另一个输入样本的时间周期内，存活路径都不会相同，尽管只变动了一个符号。

图6给出了采用维特比解码算法的网格解码器解码时的误码率。从图中我们可以看出，当系统运行在极值(或称门槛值)之下，甚至稍高于极值的状态时，解码后的误码率比较低，而且解码的级数越高，误码率越低。还可以看出，靠前的解码级比后面的有着更高的增益。

图7所示为均衡器120的详细图示。误差信号310等于数值切割器的输出和它的输入之差，然后再乘以步长320。该步进式的误差信号随后再乘以FIR滤波器222和判决反馈均衡器224的输入值，然后将结果送到累加器710以更新均衡器的抽头。该误差信号仅仅反映了输入信号和判决值之间的差异。但如果判决器的判决结果不对应于原始传输的数值，误差信号就将会被用来错误地消除这种差异。例如，如果传输信号值3被接收为4.2，判决器会将4.2判决成5，这样误差为-0.8，但是实际上此时的正确误差为+1.2。这样，FIR滤波器222和判决反馈均衡器224使用该误差信号来校正诸如多径等信道失真，就会使得误差增殖。

如图3所示，在现有技术中，判决反馈均衡器224独立于网格解码器350运行。也就是说，判决器226在网格解码器350之前，判决反馈均衡器224在两者之间。这种结构具有很诸多缺点。尤其，判决反馈均衡器224基于未经解码的信号工作，而未经解码的信号具有较高的误码率。在判决器226的输入信号中高的误码率大大减缓了其收敛的速度，而且当误码率足够高时还会导致发散(divergence)。此外，还将会导致判决器对传输信号作出错误的判决，传输信号将通过此判决被传至网格解码器350，而误差将在此被增殖(propagate)。而均衡器的增益也将由此被更进一步的损坏。

因此，我们需要的均衡器应当是其中的网格解码器350的增益优于解码前数据被切割(slice)时的值，判决反馈均衡器224依据的也不是未被解码的数据。

发明内容    本发明的目的是提供一种自适应均衡器，其中的网格解码器的增益优于解码前数据被切割时的值，判决反馈均衡器依据解码后的数据而工作，同时还具有其他一些优于现有均衡器的特点。

本发明设计的第一个自适应均衡器包括一个网格解码器、一个与网格解码器输出相连的映射器和一个与映射器输出相连的判决反馈均衡器。判决反馈均衡器的抽头数少于16个。每一个抽头通过映射器的输出从网格解码器的16级解码级中相异的一级接收数据作为自己的输入。

本发明设计的第二个自适应均衡器包括一个16级维特比解码器、一个与维特比解码器输出相连的映射器、一个与映射器输出相连的判决反馈均衡器。判决反馈均衡器的抽头数多于16个，其中的16个抽头中的每一个通过映射器的输出从网格解码器的16级解码级中相异的一级接收数据作为自己的输入。

本发明设计的第三个自适应均衡器包括一个16级维特比解码器、一个与维特比解码器输出相连的映射器和一个与映射器输出相连的判决反馈均衡器。判决反馈均衡器的抽头数少于16个。每一个抽头通过映射器的输出从网格解码器的16级解码级中相异的一级接收数据作为自己的输入。

本发明设计的第四个自适应均衡器包括一个判决反馈均衡器和一个网格解码器。其中，判决反馈均衡器从网格解码器接收信息作为自己的输入。

本发明设计的第五个自适应均衡器包括一个FIR滤波器、一个与FIR滤波器相连的网格解码器和一个与FIR滤波器相连的判决反馈均衡器，判决反馈均衡器还通过映射器与网格编码器相连。网格解码器的输出被映射器衡量(scale)和映射后，被均衡器用来生成一个误差信号。

本发明所设计的均衡器比现有均衡器有着诸多优点。判决反馈均衡器的输入具有更低的误码，因为它来自于网格解码器的输出映射。网格解码器的低误码率输入使得均衡器更稳定，并且收敛更快。而且，网格解码器的低误码率输入可以使解码器输出中的误码率更低，从而使最终得到的均衡信号质量更高。另外，由于解码增益随网格解码器级数增多而增大，因此均衡器能够更有效地消除滞后鬼影。由于网格解码器首级具有显著的解码增益，因而判决反馈均衡器从一开始就受惠。而且，由于网格解码器的输出更可靠、更精确，判决反馈均衡器的输入具有较少的比特数，这样可以降低硬件的复杂度。

而且，除了一条用于产生误差信号的延迟线外，所有的这些优点都可以在不增加其他附加硬件的基础上实现，可以使用采用标准维特比算法的标准网格解码器。

附图说明    以下是附图说明：

图1是典型的数字通信接收机原理框图。

图2是数字通信接收机所用现有均衡器的结构简图。

图3是现有均衡器中的判决反馈均衡器的详细结构简图。

图4是8VSB系统网格编码器、预编码器和符号映射器的结构简图。

图5是典型的网格简图。

图6是误码率与信噪比之间的关系图。

图7是图3所示的判决反馈均衡器的简图，其中示出了n级的网格简图。

图8是本发明设计的判决反馈均衡器的简图。

图9是本发明设计的网格码交织器的优选实施例简图。

图10是本发明设计的网格码解交织器的优选实施例简图。

图11是本发明设计的判决反馈均衡器和网格解码器结合使用的优选实施例简图，其中网格解码器由12路具有16级解码级的独立网格解码器并行构成。

图12为图11中的判决反馈均衡器的输出简图。

图13为图11中的判决反馈均衡器的详细图解。

图14为本发明的优选实施例中所涉及到的几个部件的简图。

图15为本发明设计的具有并行的12路、16级解码级的独立网格解码器的均衡器的优选实施例简图。

具体实施方式    为了加强对本发明原理的理解，以下结合附图所示实施例对本发明给予进一步说明。但是，应当理解，本发明的范围不限于实施例之描述，无需创造性的智力劳动，本发明所属技术领域的技术人员即可基于本发明原理对实施例进行修正、改造或者进一步应用。尤其，本发明虽然是以8VSB系统为例予以阐述的，但是也可以应用于其他类型的调制编码中，包括QAM和Offset-QAM系统。

图8所示为本发明之均衡器的第一实施例，用800表示，其中所用解码结构是判决反馈均衡器850从网格解码器350接收信息作为自己的输入。在具体的实施例中，网格解码器350采用业内均了解的维特比算法。网格解码器的输出803通过映射器810输入到判决反馈均衡器850内。映射器810将来自网格解码器350的输出803衡量并映射回信号电平。例如，在8VSB系统中，映射器810将网格解码器350的输出803衡量并映射为规范的信号电平±1，±3，±5，±7。在一个具体实施例中，网格解码器350具有16级解码级，判决反馈均衡器850具有M个抽头。其中，从第17个抽头往后到第M个抽头，除其输入为网格解码器的第16级输出映射外，判决反馈均衡器850具有与传统的判决反馈均衡器224相同的结构。从第1个到第16个抽头，判决反馈均衡器850的输入分别为网格解码器350从第1级到第16级的输出803的映射。如图8所示，每一个输入符号都对应着一个存活路径(图中用粗线标明)。判决反馈均衡器850从第1级到第16级的输入即是在存活路径上的解码输出的映射。

在其他具体实施例中，网格解码器350的解码级数为“n”，而判决反馈均衡器850的抽头数为“M”。其中，判决反馈均衡器850从第(n+1)个抽头到第m个抽头具有相同的结构，而从第1个到第n个抽头，判决反馈均衡器850的输入分别为网格解码器350从第1级到第n级的输出的映射。

当前存活路径能够随着每一个新的输入符号的解码过程而改变。这样，从一个采样时刻到下一个采样时刻，存活路径就可能不相同，尽管只传送了一个符号。如此，判决反馈均衡器850的所有输入就可以随着符号而变化。这不同于现有判决反馈均衡器224，现有判决反馈均衡器224的下一级输入是上一级的延迟符号。

在特定的实施例中，均衡器抽头的产生方法如图7中所示。误差信号310由切割器的输出与输入之差计算得出，随后误差信号310再乘以步长320，然后再乘以FIR滤波器222和判决反馈均衡器224的输入值，最后被送往累加器710对均衡器的抽头进行更新。

如图8所示，均衡器抽头可以更好地通过其他方式产生。通过误差加法器，最初的误差信号由网格解码器350的输出的229映射与网格解码器350的延迟输入之差来生成。随后，该误差信号与步长320相乘，结果再乘以网格解码器与传给加法器相同的输入(即从输出229的映射中减去的那部分)以产生纠正后的误差信号。注意，网格解码器的这个输入必须被再次延迟与误差信号乘以步长320所用的时钟周期数相等的时钟周期。然后，纠正后的误差信号被送往累加器820对均衡器的抽头进行更新。

在其他实施例中，误差信号由网格解码器350某个解码级的输出803的映射输出与网格解码器350的延迟输入的差值来生成。

众所周知，一些编码设计中采用多个独立的编码器并联运行。例如，在8VSB系统中，通常有12个并行编码器。尤其是，网格码段内交织技术经常在这些系统中使用。这样会用到相应数量的相同网格编码器和预编码器来处理交织后的数据符号。例如，在一个有12个并行编码器的系统中，码的交织过程是这样的：将第0个，第12个，第24个...符号编为一组，第1个，第13个，第25个...符号编为第二组，将第2个，第14个，第26个...符号编为第三组，依此类推，一共12组。

图9所示为网格码和预编码段内交织器，记为900，其结果输入到如图4所示的映射器。字节交织器(或者多路复用器)910输出的字节被送到网格解码器和预编码器920，并且这些字节会被12个编码器920中的每一个编码器视为一个字节整体来进行处理。每个字节在每一个编码器920中生成四个符号。多路信号分离器(demultiplexer)930将这些字节汇集成一个单一的比特流。如图10所示，8VSB系统接收机使用12个并行的网格解码器，其中每个网格解码器一次接收12个符号。比特流在多路复用器1010中再次交织，并被送到并行解码器1020，然后又被多路信号分离器1030重新汇集为单一的比特流。

图11所示为判决反馈均衡器850和网格解码器350结合使用的优选实施例，用1100表示。其中，网格解码器由12路具有16级解码级的独立网格解码器并行构成。需要说明的是，网格解码器的数量和解码级数都可以有变化。装置中有一个输入多路复用器和16个输出多路解复用器。多路复用器和解复用器与解码器间的连接在解码器0到11之间循环。这样，当输入多路复用器与解码器0相连时，所有的输出解复用器都与解码器0相连，以次类推。解复用器的输出被送往判决反馈均衡器224，标记为第1级，第2级......一直到第16级。由此，假如所有的解复用器都与解码器3相连，送往判决反馈均衡器224的输出就来自于第3个网格解码器，解码级数从1到16。如图所示，每个解码器都独立工作。例如，传往解码器3的符号(占总符号量的1/12)一直停留在解码器3，而每个解复用器从12个解码器中的一个获取输出。

图12所示为在一个具有12路并行的、16级解码级的网格解码器的判决反馈均衡器850中的解码输出布局，用1200表示。这样，判决反馈均衡器850就有至少192个抽头，和总共至少192个符号的延迟。在最初的192个延迟单元中，总共有16组(bank)1210。每一组具有12个符号延迟单元或12个抽头。第1组中第1单元(延迟单元0)的输入来自于网格解码器的第1级输出映射，第2组中第1单元(延迟单元12)的输入来自于网格解码器的第2级输出映射，依次类推，直到第16组中第1单元(延迟单元180)的输入来自于网格解码器的第16级输出映射。因此，16组中的每一组都具有12个延迟单元。

图13是图11所示的结合的判决反馈均衡器的组的简图。16组中的每一组都具有现有的12抽头判决反馈均衡器的结构。因此，从第2个一直到第12个抽头的输入都是与前面的符号相同，但有一个符号的延迟，如图8所示。但是，第1个抽头的输入则来自于网格解码器的输出。

根据本发明，在一个判决反馈均衡器中并行编码器和解码器的数量的不受限制。例如，一个具有16路并行编码器和解码器的判决反馈均衡器，除在字节交织器和映射器之间有16个网格编码器和预编码器、在解码器输入多路复用器和解复用器之间有16个网格解码器之外，网格码交织器和解交织器本质上具有与图9和图10所示相同的结构。当然，多路复用器和解复用器都将是从16到1，而不是从12到1。同样的，其结构也仅仅由于有16个并行解码器(和16到1的多路复用器和解复用器)而与图11有所不同。当然，解码输出将有256个符号的延迟，而不是图12和图13中的192个符号的延迟。第1组将接收0到第15延迟单元，第2组将接收第16到第31延迟单元，依此类推。

在本发明中，判决反馈均衡器可以有比网格解码器解码总长度少的抽头。例如，如果判决反馈均衡器有96个抽头，而网格解码器有12个并行编码器和解码器，其解码级数为16级，这样判决反馈均衡器就可以只从网格解码器的前8级解码级获取输出映射，总共有96个延迟单元。而误差信号最好从最后一级解码级的输出映射中产生。

根据本发明，均衡器中的误差信号产生需要简短的延迟。例如，假设在一个8 VSB系统中误差信号经16级解码后产生，则延迟为192个符号，如图11和12所示。在10.76MHz的采样频率(symbol rate)下的延迟大约是17.8μs。这个延迟量与大约为200Hz或5ms的最大信道失真变化率相比是非常短的。因此，由于信道失真的变化，在误差信号产生过程中的延迟不会对均衡器收敛构成实质性危害。

然而，即使在并行编码器和解码器的数量多到其总延迟时间太长以至危害到了对信道失真变化的跟踪时，本发明仍然适用。这种情况下，误差信号可以在较低的解码级数下产生。由于低解码级数下的误码率比高解码级数的高，因此最好在有必要降低误差信号产生时的延迟时才采用。不过，较低的解码级仍然具有高的增益。因此，如果解码器的输入为切割信号(sliced signal)，其结果将仍然是一个显著改善的解码增益。

图14所示为本发明之均衡器的一个优选实施例，用1400表示。它类似于图8所示的均衡器，只是在原始误差信号在乘以步长320之后不再与网格解码器350的延迟输入相乘，而改为与网格解码器350的输出229的映射相乘。

图15所示为均衡器的特定的元件，用1500表示，类似于图14中给出的，但具有12路并行的、16级解码级的网格解码器。因此，类似于图13所示的均衡器，但其步进误差信号与网格解码器350的输出映射相乘，而不是它的输入。

因为网格解码器350的输出229更接近于传输信号，所以抽头系数被更精确地更新。由此，网格解码器350的解码增益通过误差反馈得以积累(propagate)，进一步改善了网格解码器350的性能。而且，由于网格解码器的解码输出229比其输入具有更少的比特，所以可以利用更简单的硬件设备。

本发明所设计的均衡器比现有均衡器有着诸多优点。判决反馈均衡器的输入具有更低的误码，因为它来自于网格解码器的输出映射。网格解码器的低误码率输入使得均衡器更稳定，并且收敛更快。而且，网格解码器的低误码率输入可以使解码器输出中的误码率更低，从而使最终得到的均衡信号质量更高。另外，由于解码增益随网格解码器级数增多而增大，因此均衡器能够更有效地消除滞后鬼影。由于网格解码器首级具有显著的解码增益，因而判决反馈均衡器从一开始就受惠。而且，由于网格解码器的输出更可靠、更精确，判决反馈均衡器的输入具有较少的比特数，这样可以降低硬件的复杂度。

而且，除了一条用于产生误差信号的延迟线外，所有的这些优点都可以在不增加其他附加硬件的基础上实现，可以使用采用标准维特比算法的标准网格解码器。

虽然通过附图和前文的描述对本发明进行了详细地说明，但是这些说明是例证性，而不是对发明特征的限定。应当理解为，本说明书仅仅对本发明的优选实施例进行了展示和说明，而基于本发明精神的所有修改和改进都应受到保护。

Claims (13)

1.一种自适应均衡器，其特征在于包括：

一个维特比(Viterbi)解码器，具有16级解码级并产生一个解码输出；

一个与维特比解码器解码输出连接的映射器(mapper)，该映射器产生一个映射输出；以及

一个与映射输出相连接的判决反馈均衡器，该判决反馈均衡器的抽头数大于16，维特比解码器16级的每一级通过映射器分别输入到16个抽头中的一个。

2.根据权利要求1所述的自适应均衡器，其特征在于还包括一个FIR滤波器。

3.根据权利要求1所述的自适应均衡器，其特征在于，其中至少一个抽头通过映射器接收维特比解码器第16级解码级的延迟输出作为自己的输入。

4.一种自适应均衡器，其特征在于包括：

一个维特比解码器，具有16级解码级并产生一个解码输出；

一个与解码输出连接的映射器，产生一个映射输出；以及

一个与映射输出相连接的判决反馈均衡器，该判决反馈均衡器的抽头数少于16个，其中，每一个抽头均分别通过映射器接收维特比解码器16级中的一级的输出作为自己的输入。

5.根据权利要求4所述的自适应均衡器，其特征在于，其中抽头接收来自于最靠前的“x”级解码级中的输出，“x”等于抽头数。

6.根据权利要求5所述的自适应均衡器，其特征在于，其中误差信号从第16级解码级中产生。

7.一种自适应均衡器，其特征在于包括：

一个网格解码器，用以产生一个解码输出；

一个与解码输出连接的映射器，用以产生一个映射输出；以及

一个与映射输出相连接的判决反馈均衡器，该判决反馈均衡器的抽头数少于16个；其中，每一个抽头均分别通过映射器接收网格解码器16级中的一级的输出作为自己的输入。

8.一种自适应均衡器，其特征在于，包括一个判决反馈均衡器和一个网格解码器，判决反馈均衡器从网格解码器接收信息作为输入。

9.根据权利要求8所述的自适应均衡器，其特征在于，其中的网格解码器是一个维特比解码器。

10.根据权利要求8所述的自适应均衡器，其特征在于，还包含一个映射器，来自网格解码器的信息在被输入判决反馈均衡器之前通过该映射器。

11.根据权利要求10所述的自适应均衡器，其特征在于，其中的网格解码器是一个维特比解码器。

12.根据权利要求11所述的自适应均衡器，其中的维特比解码器具有16级解码级。

13.一种自适应均衡器，包括：

一个FIR滤波器；

一个与FIR滤波器相连的网格解码器，具有一个解码输出；

一个映射器；

一个与FIR滤波器相连的判决反馈均衡器，并通过映射器与网格解码器相连；

其中，解码输出经映射器映射和衡量后，被自适应均衡器用来产生一个误差信号。

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