CN1492588A - 一种失效保护电路 - Google Patents

Abstract

本发明所述失效保护电路，包括高共模抑制比的比较器、电平判别单元、数字逻辑判断单元和输出驱动单元；高共模抑制比的比较器接收输入端的差分信号，对输入信号进行比较，将结果输出给电平判别单元和输出驱动单元；电平判别单元判断上述输出电平的高低，将其转换成数字信号输出给数字逻辑判断单元；数字逻辑判断单元根据电平判别单元的输出信号确定电路当前所处状态，输出相应结果控制输出驱动单元；输出驱动单元根据数字逻辑判断单元的结果输出相应的信号。本发明采用在高共模抑制比的比较器之后进行采样的方式，基本上消除了采样电路对主电路的影响，并采用数字电路分析判别当前的状态，没有含电阻和有源的模拟电路，有利于减少电路版图面积。

Description

一种失效保护电路

技术领域

本发明涉及通讯领域的接口保护技术，具体地说，涉及关于低电压差分信号的接口失效保护电路。

背景技术

在低电压差分信号(LVDS)接收器中都有用于防止输入端噪声的失效保护(Fail Safe)电路，当输入端口的信号无效时，通过失效保护电路将接收器的输出置为高电平；当输入信号正常时，失效保护电路不影响接收器的性能。现有的集成在集成电路中的失效保护电路可以用两种方式实现，一种是无源方式，另一种是有源方式，下面分别简要介绍一下。

图1是一种采用无源方式实现的失效保护电路，该电路有一个上拉电阻R1，两端分别接差分信号线A和电源VDD，差分信号线B通过一个下拉电阻R2接地。该电路可以在输入端信号无效时保持一个直流偏压，从而保证输出信号不受输入端的噪声干扰。图2是该失效保护电路实际应用时的电路图，失效保护电路被集成在芯片内，差分信号线A、B间串有外接电阻RX，由于上拉电阻、下拉电阻与接收器外接的电阻RX构成通路，从而在两个电阻上都存在漏电流，这个漏电流会影响接收器端口信号的平衡，不同程度造成输出信号的幅度变形和减少。另一方面，为了尽量减少漏电流，上拉电阻和下拉电阻的阻值要比较大，通常为300千欧，而在集成电路中有2个300千欧的电阻需要占用很大的面积。

图3是另外一种采用无源方式实现的失效保护电路结构图。该电路由分别连接差分信号线A、B的两个上拉电阻R3、R4，以及与差分信号线A、B连接的与非门N1构成；接收器和与非门N1的输出接至与非门N2，与非门N2的输出为Y。工作时，若输入端信号无效，典型情况是输入端悬空，则上拉电阻R3、R4把差分信号电压拉到VDD附近，从而使与非门N1的输出为低电压，与非门N2的输出Y为高电平；若输入信号有效，则与非门N1的输出为高电平，与非门N2的输出Y就是接收器输出的信号。由于这种失效保护电路没有从电源VDD到地的电阻通道，因此这种无源失效保护电路的端口漏电流比前一种失效保护电路的小，但是由于差分信号输入端口有两个上拉电阻，从而对差分信号线产生附加的负载，包括寄生的电容，因此虽然漏电流很小，但附加的负载对输入的差分信号会产生影响，主要表现在差分信号高低(或低高)转换时间的差异，即波形的上升时间与下降时间的差异，从而对输出信号造成脉冲偏斜。另一方面，该电路同样有2个300千欧的大电阻，使得电路在集成电路内的面积也较大。

从上面的分析可以看出，采用无源方式实现的失效保护电路都存在两个问题：一是直接影响输入端口的信号；二是电路本身在集成电路内的面积比较大。

专利号为US6,320,406的美国专利METHODS AND APPARATUS FOR ATERMINATED FAIL-SAFE CIRCUIT提供了一种采用窗口比较器的有源方式的失效保护电路，其结构如图4所示。该失效保护电路包括窗口比较器、失效保护定时器、1个与非门、1个反相器和输出缓冲器；窗口比较器在差分信号线的输入端进行采样，主接收器的输出信号用于控制失效保护定时器，失效保护定时器的输出经过反相器后与窗口比较器的输出一起经过与非门，把窗口比较器的采样结果和定时器结果进行逻辑运算，得到失效保护状态信号控制输出缓冲器的结果。该电路明显减少了无源方式的失效保护电路在输入端口影响信号的情况，但由于失效保护电路对信号的采样还是在输入端口处，仍然会有很小的寄生电容，从而影响输出性能。另外，窗口比较器和失效保护定时器都是采用模拟电路，其集成电路的版图面积较大。

发明内容

本发明所要解决的技术问题在于提供一种失效保护电路，以解决现有失效保护电路的采样影响输出性能和电路版图面积大的问题。

本发明所述失效保护电路，包括高共模抑制比的比较器、电平判别单元、数字逻辑判断单元和输出驱动单元；所述高共模抑制比的比较器，用于接收输入端的差分信号，对输入信号进行比较，并将结果输出给所述电平判别单元和所述输出驱动单元；所述电平判别单元，用于判断所述高共模抑制比的比较器输出的电平的高低，并将其转换成数字信号输出给所述数字逻辑判断单元；所述数字逻辑判断单元，根据所述电平判别单元的输出信号确定失效保护电路当前所处状态，并输出相应结果控制所述输出驱动单元；所述输出驱动单元根据所述数字逻辑判断单元的结果控制输出相应的信号。

本发明所述失效保护电路采用在高共模抑制比的比较器之后进行采样的方式，基本上消除了采样电路对主电路的影响，并采用数字电路分析判别当前的状态，没有含电阻和有源的模拟电路，有利于减少电路版图面积。本发明还易于在数字电路中集成。

附图说明

图1是现有的采用无源方式实现失效保护的电路图。

图2是图1所示失效保护电路的实际应用图。

图3是现有的第二种采用无源方式实现失效保护的电路图。

图4是现有的采用窗口比较器的有源方式实现失效保护的电路图。

图5是本发明所述失效保护电路的结构示意图。

图6是图5中的数字逻辑判断单元12的状态转换图。

具体实施方式

下面结合附图对本发明的具体实施作进一步的详细描述。

图1-4是现有的三种失效保护的电路，但是都存在共同的缺点，其采样点位于输入端，容易对输出性能产生影响。

在图5所示的本发明失效保护电路中，包括高共模抑制比的比较器10、电平判别单元11、数字逻辑判断单元12和输出驱动单元13。

高共模抑制比的比较器10的输入信号为差分信号A和B，输出信号为C，作为采样点，信号C分别连接到输出驱动单元13和电平判别单元11的输入端。电平判别单元11的输出是数字信号D和E，数字逻辑判断单元12引入系统时钟CLK和复位信号RESET，对数字信号D和E进行逻辑运算，并把运算结果用数字信号F和G输出给输出驱动单元13。

高共模抑制比的比较器10将输入端的差分信号A和B进行比较，当差分信号A、B符合ANSI/TIA/EIA-644 LVDS标准规定的范围时，高共模抑制比的比较器10输出TTL电平，即“1”和“0”电平；当差分信号A、B之间的电压差小于100mV时，输入信号被认为无效，需要进行失效保护。由于比较器10具有高共模抑制比的性能，所以输出电压可以调整为VDD的一半。根据差分信号A、B的共模电压可以在2V的范围内变化的情况，所以高共模抑制比的比较器10的输出电压可以定为 $\frac{\mathrm{VDD}}{2}\±Q,$ 其中Q为共模输出电压的摆动幅度，在本发明中，选择Q＝0.25V。

电平判别单元11对信号C进行信号采样，当输入信号有效时，比较器10的输出为TTL电平，因此采样点附加的寄生电容对TTL电平基本没有影响。电平判别单元11由阈值电压不同的第一反相器和第二反相器组成，其中第一反相器的阈值电压为 $\frac{\mathrm{VDD}}{2}-(Q+P),$ 输出信号D；第二反相器的阈值电压为 $\frac{\mathrm{VDD}}{2}+(Q+P),$ 输出信号E，其中P是使反相器翻转的阈值电压。在本发明中，选择P＝0.5V。如前面分析，当输入信号有效时，比较器10的输出为TTL电平，则信号D、E输出都为数字“1”或“0”；当输入信号无效时，比较器10的输出为 $\frac{\mathrm{VDD}}{2}\±0.25V,$ 由于两个反相器的阈值电压分别为 $\frac{\mathrm{VDD}}{2}\±0.75V,$ 所以信号D输出“0”，而信号E输出“1”，实现了电平判别，如表1所示。

             表1

输出驱动电路13包括依次相连的三态缓冲器和驱动器，均为标准的数字器件。高共模抑制比的比较器10的输出信号C输出到三态缓冲器的输入端，驱动器可以采用较强驱动能力的与非门和保护器件组成。数字逻辑判断单元12的输出信号F控制三态缓冲器的使能端，而信号G则作为控制信号，与三态缓冲器的输出H共同控制驱动器的输出信号Y。

数字逻辑判断单元12是完全的数字电路，通过引入系统时钟CLK和系统的全局复位信号RESET，确保与系统的兼容和集成。

如图6所示，数字逻辑判断单元12的功能是不断地检测信号D和E的变化，并进行逻辑判断。数字逻辑判断单元12的工作模式划分为三个工作状态：正常状态、转换状态和失效保护状态。

当正常状态时，输入的差分信号有效，信号D、E的输出为00或11，系统时钟CLK不断检测D、E的变化，输出F和G不影响输出驱动电路13的工作。

当时钟CLK检测到信号D、E变为01时，数字逻辑判断单元12进入转换状态。

当进入转换状态时，信号F和G保持前一个状态的电平，同时数字逻辑判断单元12内部的定时器启动，经过600纳秒后，若时钟CLK检测信号D、E仍为01，则进入失效保护状态；如果时钟CLK检测到信号D、E变为00或11，则返回正常状态。

当数字逻辑判断单元12进入失效保护状态后，信号F的电平将输出驱动电路13中的三态缓冲器截止；信号G的电平将输出驱动电路13中的驱动器输出为高电平。系统时钟CLK不断检测信号D、E的变化，当时钟CLK检测到信号D、E变为00或11时，数字逻辑判断单元12进入转换状态；若下一个时钟CLK检测到信号D、E仍然为00或11时，则进入正常状态。

通过以上的详细介绍，可以清楚地看到，本发明可以有效地克服现有技术中采样电路影响输出性能的问题。

Claims (10)

1、一种失效保护电路，其特征在于，包括高共模抑制比的比较器(10)、电平判别单元(11)、数字逻辑判断单元(12)和输出驱动单元(13)；

所述高共模抑制比的比较器(10)，用于接收输入端的差分信号，对输入信号进行比较，并将结果输出给所述电平判别单元(11)和所述输出驱动单元(13)；所述电平判别单元(11)，用于判断所述高共模抑制比的比较器(10)输出的电平的高低，并将其转换成数字信号输出给所述数字逻辑判断单元(12)；所述数字逻辑判断单元(12)，根据所述电平判别单元(11)的输出信号确定失效保护电路当前所处状态，并输出相应结果控制所述输出驱动单元(13)；所述输出驱动单元(13)根据所述数字逻辑判断单元(12)的结果控制输出相应的信号。

2、根据权利要求1所述的失效保护电路，其特征在于，所述高共模抑制比的比较器(10)在输入信号无效时的输出电压是 $\frac{\mathrm{VDD}}{2}\±Q,$ 其中Q为共模输出电压的摆动幅度。

3、根据权利要求2所述的失效保护电路，其特征在于，所述共模输出电压的摆动幅度Q＝0.25V。

4、根据权利要求1或2所述的失效保护电路，其特征在于，所述电平判别单元(11)由阈值电压不同的第一反相器和第二反相器组成，输入端与所述高共模抑制比的比较器(10)的输出端相连，输出端接所述数字逻辑判断单元(12)。

5、根据权利要求4所述的失效保护电路，其特征在于，所述第一反相器的阈值电压为 $\frac{\mathrm{VDD}}{2}-(Q+P);$ 第二反相器的阈值电压为 $\frac{\mathrm{VDD}}{2}+(Q+P);$ 其中Q是共模输出电压的摆动幅度，P是使反相器翻转的阈值电压。

6、根据权利要求5所述的失效保护电路，其特征在于，所述使反相器翻转的阈值电压P＝0.5V，所述共模输出电压的摆动幅度Q＝0.25V。

7、根据权利要求1或2所述的失效保护电路，其特征在于，所述输出驱动电路(13)包括依次相连的三态缓冲器和驱动器，高共模抑制比的比较器(10)的输出信号输出到三态缓冲器的输入端，数字逻辑判断单元(12)的输出信号分别控制三态缓冲器的使能端和驱动器。

8、根据权利要求4所述的失效保护电路，其特征在于，所述输出驱动电路(13)包括依次相连的三态缓冲器和驱动器，高共模抑制比的比较器(10)的输出信号输出到三态缓冲器的输入端，数字逻辑判断单元(12)的输出信号分别控制三态缓冲器的使能端和驱动器。

9、根据权利要求7所述的失效保护电路，其特征在于，所述数字逻辑判断单元(12)是完全的数字电路，输入信号包括所述电平判别单元(11)的输出信号、系统时钟信号和系统复位信号，输出信号控制所述输出驱动电路(13)的三态缓冲器和驱动电路；其工作模式有三个工作状态：正常状态、转换状态和失效保护状态；

当正常状态时，系统时钟不断检测所述电平判别单元(11)的输出信号，所述数字逻辑判断单元(12)的输出信号不影响输出驱动电路(13)的工作；

当时钟检测到所述电平判别单元(11)的输出信号变为01时，进入转换状态；当进入转换状态时，所述数字逻辑判断单元(12)的输出信号保持前一个状态的电平，同时数字逻辑判断单元(12)内部的定时器启动，经过600纳秒后，若时钟检测到所述电平判别单元(11)的输出信号仍为01，则进入失效保护状态；如果时钟检测到信号变为00或11，则返回正常状态；

当进入失效保护状态后，所述数字逻辑判断单元(12)的输出信号将输出驱动电路(13)中的三态缓冲器截止，并将输出驱动电路(13)中的驱动器的输出置为高电平；系统时钟不断检测所述电平判别单元(11)的输出信号，当时钟检测到信号变为00或11时，数字逻辑判断单元(12)进入转换状态；若下一个时钟检测到信号仍然为00或11时，则进入正常状态。

10、根据权利要求8所述的失效保护电路，其特征在于，所述数字逻辑判断单元(12)是完全的数字电路，输入信号包括所述电平判别单元(11)的输出信号、系统时钟信号和系统复位信号，输出信号控制所述输出驱动电路(13)的三态缓冲器和驱动电路；其工作模式有三个工作状态：正常状态、转换状态和失效保护状态；

当正常状态时，系统时钟不断检测所述电平判别单元(11)的输出信号，所述数字逻辑判断单元(12)的输出信号不影响输出驱动电路(13)的工作；

当时钟检测到所述电平判别单元(11)的输出信号变为01时，进入转换状态；当进入转换状态时，所述数字逻辑判断单元(12)的输出信号保持前一个状态的电平，同时数字逻辑判断单元(12)内部的定时器启动，经过600纳秒后，若时钟检测到所述电平判别单元(11)的输出信号仍为01，则进入失效保护状态；如果时钟检测到信号变为00或11，则返回正常状态；

当进入失效保护状态后，所述数字逻辑判断单元(12)的输出信号将输出驱动电路(13)中的三态缓冲器截止，并将输出驱动电路(13)中的驱动器的输出置为高电平；系统时钟不断检测所述电平判别单元(11)的输出信号，当时钟检测到信号变为00或11时，数字逻辑判断单元(12)进入转换状态；若下一个时钟检测到信号仍然为00或11时，则进入正常状态。

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