CN1477716A - 场电极金属半导体场效应晶体管 - Google Patents
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Abstract
一种平面型MESFET晶体管，包括多个FET元件。每个FET元件包括一掺杂的平面沟道、以及与该沟道端部连接的源极和漏极。一栅极导体位于源极和漏极之间的位置处的部分沟道的上方，并从漏极延伸一第一预定距离。一场电极与栅极导体相连接，并向漏极延伸一第二预定距离，该场电极通过一介电材料与除了其和栅极导体连接处的其余沟道形成绝缘。
Description
技术领域
本发明总体涉及一种半导体器件，更具体地说，涉及一种砷化镓(GaAs)场效应晶体管(FETs)。
背景技术
GaAs金属半导体场效应晶体管(MESFETs)是现有的用于提供微波频率放大、高速数字交换和其它各种功能的器件。近年来，微波器件在基于卫星和无线通信中的使用迅速增长。在这些应用中，具有非常高的单位晶体管表面积功率容量，用W/mm2表示，的MESFETs拥有广大的市场。由于提高了晶体管的功率容量或输出，因此单个晶体管能够提供由前几代多个晶体管所提供的功率，它提供了成本、体积和重量的节约。晶体管的功率容量越大，其潜在应用就越广，且潜在的市场越大。因此，已经开展了大量旨在提高应用于军事、工业和商业的晶体管的性能的活动。
现有的GaAs MESFET利用一金属电极与一掺杂的GaAs沟道区直接接触，以形成一肖特基栅极结。作用于栅极电极或栅极结的电压影响栅极电极附近的沟道载流子密度，因此，在漏-源电压的推动力作用下，从漏极经过沟道区流到源极的电流能够随着作用在栅极电极和FET的其它一个电极之间的电压变化而被调节。这种调节或控制就是使MESFET能够提供其放大和/或开关功能。
人们很久前就知道在大信号应用中使用的FET的动态特性中，瞬时源-漏电压能够从一相对高值向一小值偏移，而且相关的瞬时漏-源电流沿反方向偏移。通常，必须限制漏-源电压的最大容限值，使其不能超过该晶体管的击穿电压。该击穿电压由晶体管的结构参数决定，包括如栅极电极和漏极电极之间的间距等因素。其它这样的参数包括诸如锗、硅、砷化镓、金刚石等衬底材料的自身击穿电场，该结构中不同部分的掺杂水平，掺杂部分的尺寸，以及栅极电极和邻接材料的具体形状。材料的击穿电场与其带隙(bandgap)有关，这就意味着具有比砷化镓更大带隙的材料将有助于实现具有更高击穿电压的晶体管。但是，在制造应用于微波和开关的晶体管时，击穿电压仅仅是其中的一个重要参数，这是因为该器件的工作速度同样重要，或者可能更重要，以及通过规定尺寸的器件可转换电流量。
在1988年5月出版的IEEE学报关于电子设备的Vol 35，No.5中，由Geissberger等人撰写的“A New Refractory Self-Aligned Gate Technology forGaAs Microwave Power FET’s and MMIC’s”中描述了一种制造GaAsMESFETs的现有方法。如该文所述，一栅极电极覆盖在沟道上且形成一肖特基结，相对于源极和漏极不对称地分布。为了减小沿横穿源-漏电流方向的方向上的栅极电阻，在栅极电极上设置一钛-金(Ti-Au)叠层。这种Ti-Au材料的导电性能比栅极电极材料的导电性能更强，其横截面积也更大，所以其电阻值比栅极电极的电阻值更小。
一种基于邻近夹断(pinchoff)的烧毁(burnout)而提高大功率砷化镓MESFET的功率容量的方法，涉及到在GaAs沟道区中的一凹槽或凹地中的栅极电极的凹陷(recessing)，但是这种方法在瞬时开口-沟道(open-channel)条件中对击穿几乎没有影响。然后发现通过延伸栅极电极任何一侧的凹槽或凹地的长度，可改善开口-沟道的烧毁。凹陷的栅极能够有效地提高GaAsMESFET的功率处理能力，但是它在制造过程中比希望花费最低成本的情况需要更复杂的工艺。
在1996年10月15日授权Miller等人的美国专利5,565,696中描述了另一种提高平面型GaAs MESFET的功率容量的方法。如Miller等人所述，该晶体管包括一包围n+漏极电极的离子注入n-保护区，从而降低漏极-衬底或漏极-子沟道结被击穿的可能性。该晶体管还包括一超尺寸导电板，该导电板覆盖形成肖特基结的栅极电极的部分，用于减小栅极对驱动信号的电阻。
在1999年12月21日授权Griffin等人的美国专利6,005,267中描述了另一种方法。如Griffin等人所述，已经知道了通过增加栅极电极和漏极之间的间距，提高平面型GaAs MESFET的栅-漏击穿电压。虽然它对于提高击穿电压有效，但是沟道的附加长度(沿源-漏传导方向)引入附加电阻到源-漏通路中，且这个附加电阻，反过来，倾向于限制导通状态或最大电流。因此，通过降低载流容量，缓和了击穿电压的增加，从而可允许功率容量增加。Griffin等人解决这个问题的方案是，在位于栅极和漏极之间的一位置处的沟道上添加一附加绝缘电极，并将一个要被放大或开关的信号的采样加在这个附加电极上，用于调节导通电阻，从而至少部分地克服沟道的电阻效应。通过一功率分配器和阻抗变换器，产生作用于附加电极上的信号的采样。
在1998年IEEE出版的、由Asano等人撰写的一篇题为“High PowerAlGaAs/GaAs HFET with a field-Modulating Plate Operated at 35V DrainVoltage”的文章中，描述了一种具有一场电极(field plate)的凹陷栅极MESFET，与Griffin等人所描述的被定位为凹陷的MESFET相似。
希望能够提高平面型MESFET的功率处理能力。
发明内容
一种砷化镓MESFET(金属-半导体场效应晶体管)包括一源极、一栅极和一漏极。该晶体管包括一定义了一平表面的衬底，以及一位于该平表面中的、具有规定厚度的掺杂沟道区。该沟道区沿漏-源传导方向延长，并定义源极和漏极端。一导电的栅极导体定义上表面和下表面。该栅极导体覆盖一部分沟道区，该栅极导体的下表面与沟道区接触，从而形成一肖特基结。在源-漏传导方向上，该栅极导体具有分隔开的第一和第二边缘。根据本发明的一方面，栅极导体的第二边缘与沟道区的漏极端相距大约1.8微米。一源极与沟道区的源极端电连接，一漏极与该沟道区的漏极端电连接。源极和/或漏极的导电电极可与沟道直接连接，或者通过中间半导体区域进行连接。根据本发明的另一方面，一导电的场板与栅极导体的上表面机械和电连接。该场板从栅极导体的第二边缘向沟道区的第二端延伸大约1.3微米，它与除了栅极导体的区域外的沟道区形成电绝缘。该电绝缘由一绝缘物质提供，该绝缘物质具有大约100nm的厚度和大约5的介电常数(γR)。在一具体实施例中，该绝缘物质由氮氧化硅(SiON)组成。在又一方面，源极和漏极中的至少一个包括一n-掺杂半导体区。在这个方面的一更具体的方案中，n-掺杂半导体区被掺杂的浓度大约为1018施主/立方厘米。在本发明的又一方面，源极和漏极中的至少一个还包括一本征半导体区。
本发明的一个具体客观的优点是具有平行的第一、第二和第三FET元件，第一和第二FET元件具有共用的漏极结构，第二和第三FET元件具有共用的源极结构。
附图说明
图1是根据本发明一方面的平面型GaAs场-电极MESFET的简化平面视图；
图2是图1所示的结构的一部分的简化平面视图；
图3是沿图2所示结构中的剖面线3-3的横截面视图；
图4是图1所示结构的漏-源电压的曲线图，示出了发生击穿的拐点；
图5是图1所示FET的3GHz输出功率与漏-源电压的函数的曲线图，；
图6是图1所示晶体管的功率与漏-源电压的函数的曲线图，其中功率从dc转换为微波；
图7是图1所示FET的10GHz输出功率与漏-源电压的函数的曲线图；
图8是图1所示晶体管的10GHz功率与漏-源电压的函数的曲线图，其中的功率从dc转换为微波。
具体实施方式
图1是根据本发明一方面的平面型晶体管的平面图。在图1中，安装了FET8的芯片用标号10表示，区域12和14表示用于晶片上微波测量的地电位平面。在区域12和14中，镀金属20a、20b、20c表示源极导体，它们通过图示为40的导电通路并联电连接。在图1中，漏极电极、触点或压焊垫用标号22表示，栅极电极、接点或压焊垫用标号24表示。
图1的FET8具有四个平行的独立FET元件，它们分别用标号1、2、3和4表示。参考图3对这些独立的FET元件进行详细描述。
在图1中，漏极压焊垫22通过镀金属22a和22b与FET8的漏极区连接。栅极压焊垫24通过一镀金属32和一通常表示为34的镀金属串联而与一对功率分配器或分路器42a和42b连接。正如本领域的技术人员所知，为了阻抗变换的目的，镀金属34可包括较宽和较窄的部分。功率分配器或分路器42a从镀金属34接收将被放大的信号，并分别通过导体44a和44b，将功率或电压等量地加在与其相连的每个栅极电极51和52上。同样，功率分配器或分路器42b从镀金属34接收将被放大的信号，并分别通过导体44c和44d，将功率或电压加在与其相连的每个栅极导体53和54上。
因此，将会发现，图1中所示的每个栅极导体51、52、53和54具有位于一侧的一源极区，和位于另一侧的一漏极区。更具体地说，FET元件1具有一栅极导体51，在其左侧是一源极导体20a，在其右侧是一漏极电极22a。FET元件2具有一栅极导体52，在其左侧是同一漏极导体22a，在其右侧是一源极导体20c。同样，FET元件3具有一栅极导体53，在其左侧是一源极导体20c，在其右侧是一漏极电极22b。FET元件4具有一栅极导体54，在其左侧是漏极电极22b，在其右侧是源极导体20b。这种结构是以四个FET元件1、2、3和4有效平行的方式布图，从而产生一个整体或组合的FET元件。
在一FET中，标称的电子导电是从漏极到源极，这是一个与栅极导体51、52、53和54的延长方向相横切的传导方向。
图2是图1所示的结构中栅极导体51的端部与导体44a邻接处的部分的简化平面视图。在图2中，场电极240平行于栅极导体51延伸并位于栅极导体51上。馈电导体44a与栅极51和场电极240均接触。区域20a是源极导体的一部分，区域210是下面的互连金属，区域212是合金欧姆接触金属，区域214是N+GaAs，区域216是沟道-掺杂的GaAs，区域218是n-保护环，区域220是N+GaAs，区域222是下层的互连金属，区域224是合金欧姆接触金属。区域22a表示漏极导体的一部分。
图3是沿图2所示结构的剖面线3-3的横截面视图。图3所示的这部分结构包括FET元件1的全部和图1所示的FET元件2的一部分。虽然通常用310表示的、图3所示结构的上表面看上去不规则，但是实际表面是非常平滑的且大致是平面。在图3中，GaAs衬底310具有一掺杂的子沟道区316和一位于该子沟道区316内部的掺杂沟道区351。沟道区351从图3的左侧的源极端351s向右侧的漏极端351d延伸。通常用302表示的漏极包括一n+掺杂部分314和一与沟道351的漏极端351d相邻的n′保护部分360。一锗-金(Au/Ge)漏极材料311覆盖在至少一部分漏极302的n+区域314上。漏极镀金属或导体22a覆盖在至少一部分漏极302的锗-金区域311上，并与其形成欧姆接触。在本发明的一实施例中，层311和314的总厚度是300纳米(nm)。图3中的FET元件1的源极通常用301表示，它包括一n+掺杂部分312和一覆盖层锗/金(Au/Ge)部分313。金(Au)导体20a覆盖在源极301的层313上，并与其形成电接触。
在图3中，栅极导体51覆盖一部分沟道351，栅极导体51的下表面511
与半导体沟道351接触，从而形成一肖特基结。栅极导体51不对称地设置在沟道区域340上，原因是它更接近源极301，而远离漏极302。氮氧化硅(SiON)介电绝缘材料318覆盖了最接近栅极电极51的部分源极n+材料312，还覆盖了位于栅极电极51和锗/金层313之间的部分沟道351，从而使栅极电极51与源极301绝缘。一导电场电极240与栅极导体51的上表面51u形成机械和电接触。
在图3的横截面视图中，栅极导体51和沟道351的长度尺寸延伸入附图中。图3中所示的沟道51的“长度”沿平行于漏-源电流流动的方向延伸，其中电流沿平行于标号为“L1”和“L2”的箭头方向流动。
图3的导电场电极240沿源-漏电流流动的方向向右侧延伸，超出最接近漏极302的栅极导体51的边缘51d，还向左侧延伸，超出邻近或最接近源极20a的栅极导体51的边缘51s。没有受到栅极导体51支撑的部分场电极240覆盖在一具有用“d”表示厚度的介电层318上，并受其支撑，其中介电层318自身受到源极301的部分n+层312、沟道351和Au/Ge部分311的支撑。
在图3中示出的图1所示部分芯片10的全部上表面覆盖有一如氮化硅(SiN)的介电材料的保护涂层或层350。
在图3中，FET元件1位于又一FET元件2的左侧。由于FET元件1的漏极302直接邻接FET元件2，因此通过使FET元件1和2的漏极采用相同结构的元件，减小了整体结构的尺寸。因此，在图3中可视的FET元件2部分包括衬底310的延续部分、n+掺杂部分314、Au/Ge层311和栅极镀金属22a。作为整体的FET芯片的镜像布图，允许每个漏极结构用于两个分离或不同的、但是必须是相互邻接的FET元件，从而实现每个漏极结构的“双重”用途，使一对FET元件的体积最小化，如图1所示的FET元件1和2。同样，与源极导体22c相关的、位于栅极导体52和53之间的源极结构可使用于一对相互邻接的FET元件，如FET元件2和3的源极结构具有“双重”用途。
根据本发明所述的一方面，通过使场电极240伸向漏极302尺寸方向，图3中用L2表示，大约为1.3微米，和使最接近漏极302处和栅极导体51的边缘51d之间形成大约为1.8(nm)的间距，该尺寸在图3中用L1表示，并使SiON层340的厚度等于100nm，就可进一步提高图1所示平面型晶体管的每单位容积的功率，或使其趋于最大化。当然，根据代替SiON使用的材料的介电常数，介电材料层340的厚度可从该尺寸增加或减小。
图4是一曲线图，显示当施加一-4v的栅-源电压时，由作用于图1、图2和图3所示的多元件FET优选实施例的源极和漏极之间的电压所产生的漏极电流。如图所示，图4的曲线显示在30～35V电压附近电流发生急剧突变，这些电压值中任何一个值可视为击穿电压，取决于怎样的泄漏电流被认为是可接受的。该电压大于现有平面型GaAs MESFETs的击穿电压值。
图5是一优选实施例的曲线图，显示3GHz时的输出功率与漏-源极电压(VDS)的函数关系，其中的输出功率用dBm表示。该优选实施例具有一大约为0.625平方毫米的有源表面积。在VDS等于20v时，在该频率下的增益是12dB，输出功率是+30dBm，相当于1W。在这个功率水平，晶体管的每平方毫米的有源表面积产生大约1.6W，高于利用现有平面型MESFETS获得的值。
图6是本发明一优选实施例的曲线图，显示在3GHz时的功率-增加效率(PAE)，用百分比(％)表示。在图6中，VDS等于20V时的PAE是58％，即使在20V时，根据图5所示，它还具有一1.6W/mm的功率密度。
图7表示与图5相似的输出功率的曲线图，但是它是在10GHz时而不是3GHz。在VDS＝20V时，10GHz时的增益是5dB，输出功率是28.6dBm，相当于1.15W/mm，。
图8表示与图6相似的功率-增加效率的曲线图，但是它是在10GHz时而不是3GHz时测量出的。如图所示，PAE在35％至40％的范围内。
对于本领域的技术人员，本发明的其它实施例是明显的。例如，虽然在多元件FET中说明和描述了四个FET元件，但是可使用多于或少于四个元件。虽然已经描述了源极和漏极镀金属或导电部分20和22通过诸如区域312和/或314的中间掺杂区分别与沟道351连接，但是源极和/或漏极可直接与沟道351的端部形成电连接，而不需要掺杂或未掺杂的中间半导体材料。沟道的厚度或掺杂水平也可被改变。
因此，根据本发明的一方面，砷化镓MESFET(10)包括一源极(301)、一栅极(51，351)和一漏极(302)。该晶体管(10)包括一定义一平表面(301)的半绝缘砷化镓衬底(310)和一位于该平表面(301)中的沟道区(351)，该沟道区的掺杂浓度是4×1017施主/平方厘米、厚度大约是150nm。该沟道区(351)沿源-漏传导方向(箭头L1和L2)延长，并定义源极(351s)的端部和漏极(351d)的端部。一导电栅极导体(51)定义上表面(51u)和下表面(511)。栅极导体(51)覆盖一部分沟道区(351)，栅极导体(51)的下表面(511)与沟道区(351)形成接触，从而形成一肖特基结。在漏-源传导方向上，该栅极导体(51)具有被间隔开的第一边缘(51s)和第二边缘(52d)，其中栅极导体(51)的第一边缘(51s)和第二边缘(52d)分别接近于沟道区(351)的源极端部(351s)和漏极端部(351d)。栅极导体(51)的第二边缘(51d)与沟道区(351)的漏极端部(351d)间隔1.8微米。源极或源电极(301)与沟道区(351)的源极端部(351s)电连接，漏极或漏极电极(302)与沟道区(351)的漏极端部(351d)电连接。源极(301)和/或漏极(302)的导电电极(20a、22a)可直接与沟道(351)连接，或者通过中间半导体区域(312；314，360)相连接。导电场电极(240)与栅极导体(51)的上表面(51u)进行机械和电连接。场电极(240)从栅极导体(51)的第二边缘(51d)向沟道区(351)的第二端部(351d)延伸大约1.3微米，并且与沟道区(351)中除了栅极导体(51)外的区域形成电绝缘(通过电介质318)。电绝缘由一绝缘物质提供的，其厚度大约为100nm，介电常数(γ R)大约为5。在一具体实施例中，该绝缘物质由氮氧化硅(SiON)组成。在另一个实施例中，源极(301)和漏极(302)中至少一个电极包括一n-掺杂半导体区(312，314)。在该实施例的一更具体的方案中，n-掺杂半导体区被掺杂的浓度大约为1018施主/平方厘米。在本发明的又一实施例中，源极(301)和漏极(302)中至少一个电极还包括一本征半导体区(360)。
本发明的一个特别客观的优点是一多元件晶体管(10)，其具有平行的第一(1)、第二(2)和第三(3)FET元件，第一(1)和第二(2)FET元件具有共用的漏极结构(302)，第二(2)和第三(3)FET元件具有共用的源极结构(20c)。
Claims (17)
1.一种MESFET晶体管，包括源极、栅极和漏极结构，所述晶体管包括：
一衬底，定义一平表面；
一位于所述平表面中的掺杂沟道区，所述沟道区沿源-漏传导方向延长，并定义源极端和漏极端；
一导电栅极导体，定义上表面和下表面，所述栅极导体覆盖一部分所述沟道区，沿源-漏传导方向，所述栅极导体具有分隔开的第一和第二边缘，所述栅极区的第一和第二边缘分别接近所述沟道区的所述源极端和漏极端，所述栅极导体的所述第二边缘与所述沟道区的所述漏极端相距大约1.8微米；
一源极，与所述沟道区的所述源极端电连接；
一漏极，与所述沟道区的所述漏极端电连接；
一导电的场电极，与所述栅极导体的所述上表面相连接，并从所述栅极导体的所述第二边缘向所述沟道区的所述第二端延伸大约1.3微米。
2.如权利要求1所述的晶体管，其中一介电层被设置在沟道区和场电极之间。
3.如权利要求2所述的晶体管，其中所述介电层包括氮氧化硅介电层。
4.如权利要求1所述的晶体管，其中该掺杂沟道区包括一大约为4×1017施主/平方厘米的n型掺杂浓度。
5.如权利要求1所述的晶体管，其中该沟道区的厚度大约是150nm。
6.如权利要求1所述的晶体管，其中所述源极和漏极中的至少一个包括一n-掺杂半导体区。
7.如权利要求6所述的晶体管，其中所述n-掺杂半导体区被掺杂的浓度大约1018施主/平方厘米。
8.如权利要求6所述的晶体管，其中所述源极和漏极中的至少一个电极还包括轻-掺杂和本征保护环半导体区的其中之一。
9.如权利要求1所述的晶体管，其中该衬底由一半绝缘砷化镓衬底组成。
10.一种多元件MESFET，包括第一、第二和第三FET元件，每个所述第一、第二和第三FET元件包括被定义在一平面衬底上的源极、栅极和漏极电极，每个所述晶体管元件包括：
一掺杂沟道区，形成在所述平表面中并具有一规定的厚度，所述沟道区沿源-漏传导方向延长，并定义源极端和漏极端；
一导电栅极导体，定义上表面和下表面，所述栅极导体覆盖一部分所述沟道区，在源-漏传导方向上，所述栅极导体具有分隔开的第一和第二边缘，所述栅极导体的所述第二边缘与所述沟道区的所述漏极端相距大约1.8微米；
一源极，与所述沟道区的所述源极端电连接；
一漏极，与所述沟道区的所述漏极端电连接；
一导电的场电极，与所述栅极导体的所述上表面进行机械和电连接，所述场电极从所述栅极导体的所述第二边缘向所述沟道区的所述第二端延伸大约1.3微米，其中：
所述第一FET元件和所述第二FET元件具有共用的漏极；以及
所述第二FET元件和所述第三FET元件具有共用的源极。
11.如权利要求10所述的多元件MESFET，其中该衬底由一半绝缘GaAs衬底组成。
12.如权利要求10所述的多元件MESFET，其中所述栅极区的第一和第二边缘分别接近所述沟道区的所述源极端和漏极端，
13.如权利要求10所述的多元件MESFET，其中一介电层被设置在沟道区和场电极之间。
14.如权利要求13所述的多元件MESFET，其中所述介电层包括氮氧化硅介电层。
15.如权利要求10所述的多元件MESFET，其中该掺杂沟道区包括一大约为4×1017施主/平方厘米的n-掺杂浓度。
16.如权利要求10所述的多元件MESFET，其中所述栅极导体覆盖一部分所述沟道区。
17.一种MESFET晶体管，包括源极、栅极和漏极结构，所述晶体管包括：
一衬底，定义一平表面；
一位于所述平表面中的掺杂沟道区，所述沟道区沿源-漏传导方向延长，并定义源极端和漏极端；
一导电栅极导体，定义上表面和下表面，在源-漏传导方向上，所述栅极导体具有分隔开的第一和第二边缘，所述栅极导体的所述第二边缘与所述沟道区的所述漏极端相距大约1.8微米；
一源极，与所述沟道区的所述源极端电连接；
一漏极，与所述沟道区的所述漏极端电连接；
一导电的场电极，与所述栅极导体的所述上表面相连接，并从所述栅极导体的所述第二边缘向所述沟道区的所述第二端延伸大约1.3微米。
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