CN1463498A - 码分多址移动通信系统中的编码/解码设备和方法 - Google Patents

码分多址移动通信系统中的编码/解码设备和方法 Download PDF

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Abstract

本发明公开了在CDMA(码分多址)移动通信系统中发送R－RICH(反向速率指示符信道)的设备和方法。提供了为最佳(24，1)编码到(24，7)编码生成最佳码字，和支持从(24，1)编码器到(24，7)编码器全部编码器的编码/解码设备和方法。

Description

码分多址移动通信系统中的编码/解码设备和方法
                       发明背景
1.发明领域
本发明一般涉及CDMA(码分多址)移动通信系统中的编码/解码设备和方法，尤其涉及发送用在同步移动通信系统中的反向速率指示符信道(R-RICH)的设备和方法。
2.相关技术描述
一般说来，反向辅助信道(R-SCH)基本上支持可变速率传输方案。在“可变速率传输方案”中，移动台任意改变它的传输速率。通常，数据速率的改变引起用在构造帧中的纠错码的代码率、码元重复频率、和用于扩展的Walsh(沃尔什)码的长度和类型的改变。因此，移动台应该把当前发送的反向辅助信道的数据速率通知基站，以便基站接收器能够正确地接收反向辅助信道。为了这个用途而定义的信道被称为反向速率指示符信道(R-RICH)。
移动台可以在反向辅助信道上发送的数据速率的种数取决于移动台同时可以使用的反向辅助信道的个数。反向辅助信道的个数由基站在呼叫建立期间考虑了要在反向链路上发送的数据量之后确定下来，然后向移动台报告。因此，在反向速率指示符信道上发送的信息位数随反向辅助信道的个数而改变。也就是说，当反向辅助信道的个数是1时，移动台利用4个位通知反向数据速率。并且，当反向辅助信道的个数是2时，移动台利用7个位通知反向数据速率。由于可同时供移动台使用的可用反向辅助信道的个数在从基站接收到单独命令之前是不能改变的，因此，移动台在反向速率指示符信道上发送4-位信息或7-位信息。也就是说，移动台决不会同时发送4-位信息和7-位信息两者。传统上，把(24，4)和(24，7)代码称为要用在反向速率指示符信道中的纠错码。
反向速率指示符信道(R-RICH)的缺点在于，为发送反向速率而发送的位数只取决于反向辅助信道的个数。也就是说，在确定在反向辅助信道上发送的位数时，不考虑可以由移动台在反向辅助信道上发送的不同数据速率的个数。当与可以由移动台在反向辅助信道上发送的不同数据速率的个数无关地确定发送位数时，移动台可以发送比实现需要的位数更多的位数。例如，当反向辅助信道的个数是1和可以由移动台在反向辅助信道上发送的不同数据速率的个数(种数)是4时，发送数据速率所需的最小位数是2。但是，在现有技术中，当反向辅助信道的个数是1时，发送数据速率所需的最小位数是4。
在要在反向速率指示符信道上的位数取决于反向辅助信道的个数的传统方法中，在反向速率指示符信道上发送的位数大于所需的。在反向速率指示符信道上发送不必要那么多的位数使编码器的代码率增加，从而难以应用最佳编码方法。
图1显示了R-RICH发送器的结构。参照图1，编码器100编码4-位或7-位输入速率指示符，并且输出24个编码码元。码元重复器110重复编码器100提供的24个编码码元16次。信号映射器120对从码元重复器110输出的编码码元进行信号映射，把0映射成1和把1映射成-1。扩展器130扩展经信号映射码元。
如图1所示，具有4个位或7个位的速率指示符在发送之前被编码成24个编码码元。当在发送编码成编码码元的速率指示符期间出现错误时，速率指示符可能不正确地指示相应反向辅助信道的代码率、码元重复频率、和扩展Walsh码的长度和类型。结果是，接收器不能正确地接收分析反向辅助信道。因此，速率指示符应该由性能好的(24，4)或(24，7)编码器来编码。另外，应该尽可能快地解码速率指示符，以便分析相应的辅助信道。
                         发明概述
因此，本发明的一个目的是提供一种性能最佳的速率指示符编码设备和方法。
本发明的另一个目的是提供一种复杂度最低的速率指示符编码设备和方法。
本发明的另一个目的是提供一种通过利用收缩扩充一阶Reed-Muller(里德-缪勒)码，以便在解码过程中进行快速Hadamard(哈达玛)逆变换的方法，使硬件复杂度降到最低的设备和方法。
本发明的另一个目的是提供一种通过利用收缩扩充一阶Reed-Muller码，以便在解码过程中进行快速Hadamard(哈达玛)逆变换的方法，使用最佳码字的设备和方法。
本发明的另一个目的是提供一种通过在收缩之前，使正交码的长度最短，使硬件复杂度降到最低的设备和方法。
本发明的另一个目的是提供一种不仅通过收缩扩充正交码使硬件复杂度降到最低，而且生成在纠错性能方面最佳的代码的设备和方法。
本发明的另一个目的是提供一种使硬件复杂度降到最低，和进行从(24，1)编码到(24，7)编码全部，以便生成在纠错性能方面最佳的代码的设备和方法。
按照本发明的一个方面，提供了在移动通信系统中的编码方法，用于接收1到7个输入信息位，和取决于预定个数的输入信息位，输出具有24个编码码元的编码码元流。该编码方法包括(a)利用均具有预定长度的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2，编码输入信息位的每一个，和输出具有预定个数编码码元的编码码元流；(b)事先确定与可能个输入信息位的每一位相对应的数组收缩位置，和确定事先确定的数组收缩位置当中，与输入信息位数相对应的收缩位置；和(c)从具有预定个数的编码码元的编码码元流中，收缩确定收缩位置中的编码码元，和输出具有24个编码码元的编码码元流。
按照本发明的另一个方面，提供了在移动通信系统中的编码设备，用于接收1到7个输入信息位，和取决于预定个数的输入信息位，输出具有24个编码码元的编码码元流。该编码设备包括Walsh码发生器，用于生成具有预定长度的5个不同Walsh码W1、W2、W4、W8和W16；掩码发生器，用于生成2个不同的掩码M1和M2；数个乘法器，用于一一对应地将输入信息位与Walsh码W1、W2、W4、W8和W16和掩码M1和M2相乘，输出预定个数的编码码元流；XOR(异或)运算器，用于对乘法器输出的编码码元流进行异或运算，和输出一个编码码元流；和收缩器，用于确定在与可能个输入信息位的每一位相对应的数组收缩位置当中，与输入信息位数相对应的收缩位置，从来自XOR运算器的编码码元流中，收缩确定收缩位置中的编码码元，和输出具有24个编码码元的编码码元流。
根据本发明的另一个方面，提供了在移动通信系统中的解码方法，用于接收具有24个编码码元的编码码元流，和从编码码元流中输出1到7个输入信息位。该解码方法包括根据输入信息位的长度信息，确定收缩位置；把零(0)插入编码码元流的确定收缩位置中，和输出具有预定个数编码码元的编码码元流；通过具有根据输入信息位的长度信息确定的长度的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2，测量零插入编码码元流的相关值；和根据测量的相关值输出输入信息位。
根据本发明的另一个方面，提供了在移动通信系统中的解码设备，用于接收具有24个编码码元的编码码元流，和从编码码元流中输出1到7个输入信息位。该解码设备包括零插入器，用于根据输入信息位的长度信息，把零(0)插入编码码元流的不同收缩位置中，相关性测量器，用于通过具有根据输入信息位的长度信息确定的长度的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2，测量零插入编码码元流的相关值；和相关性比较器，用于根据测量的相关值输出输入信息位。
                         附图简述
通过结合附图，进行如下详细描述，本发明的上面和其它目的、特征和优点将更加清楚，在附图中：
图1显示了一般CDMA移动通信系统中R-RICH(反向速率指示符信道)发送器的结构；
图2显示了根据本发明实施例的CDMA移动通信系统中最佳(24，4)编码器的结构；
图3显示了根据本发明实施例的码字的结构；
图4显示了根据本发明实施例的CDMA移动通信系统中最佳(24，7)编码器的结构；
图5显示了根据本发明实施例的CDMA移动通信系统中用作最佳(24，4)编码器和最佳(24，7)编码器两者的编码器的结构；
图6显示了根据本发明实施例的CDMA移动通信系统中解码器的结构；
图7显示了根据本发明实施例的基于生成矩阵的(24，4)编码器的结构；
图8显示了根据本发明实施例的基于生成矩阵的(24，7)编码器的结构；和
图9显示了根据本发明实施例的CDMA移动通信系统中用作从最佳(24，4)编码器到最佳(24，7)编码器全部的编码器的改进结构。
图10显示了根据本发明实施例的、使指定给速率指示符的位数达到最小的R-RICH发送器的结构；
图11显示了包括在根据本发明实施例的发送器中的(24，1)编码器的结构；
图12显示了图11中基于生成矩阵的(24，1)编码器；
图13显示了包括在根据本发明实施例的发送器中的(24，2)编码器的结构；
图14显示了图13中基于生成矩阵的(24，2)编码器；
图15显示了包括在根据本发明实施例的发送器中的(24，3)编码器的结构；
图16显示了图15中基于生成矩阵的(24，3)编码器；
图17显示了包括在根据本发明实施例的发送器中的(24，5)编码器的结构；
图18显示了图17中基于生成矩阵的(24，5)编码器；
图19显示了根据本发明实施例的扩充正交码的结构；
图20显示了包括在根据本发明实施例的发送器中的(24，6)编码器的结构；
图21显示了图20中基于生成矩阵的(24，6)编码器。
                     优选实施例详述
下文参照附图描述本发明的优选实施例。在如下的描述中，对那些众所周知的功能或结构将不作详细描述，否则的话，本发明的重点将不突出。
一般说来，纠错码的码字的Hamming(汉明)距离分布用作指示线性纠错码的性能的量度。“Hamming距离”指的是码字中非零码元的个数。也就是说，对于一定的码字“0111”，包含在码字中的“1”的个数是3，因此，Hamming距离是3。Hamming距离当中的最小值被称为“最小距离dmin”，码字最小距离的增大提高纠错码的纠错性能。换句话说，“最佳码”意味着具有最佳纠错性能的代码。 F.J.Macwilliams和N.J.A.Sloane发表的论文《纠错码理论》详细公开了这方面的内容(The Theory of Error Correcting Codes，F.J.Macwilliams，N.J.A.Sloane，North_Holland)。另外，A.E.Brouwer和Tom Verhoeff发表的论文《二进制线性码最小距离范围更新表》(An Updated Table ofMinimum-Distance Bounds for Binary Linear Codes，A.E.Brouwer and TomVerhoeff，IEEE Transactions on information Theory，VOL 39，NO.2，MARCH1993)也公开了取决于与最佳码有关的二进制线性码的输入和输出值的码间最小距离。
图10显示了根据本发明实施例的、使指定给速率指示符的位数达到最小的R-RICH发送器的结构。参照图10，编码器1200编码k-位速率指示符，并且输出由24个编码码元组成的编码码元流。根据可以由移动台在反向辅助信道上发送的速率指示符的种数，确定指定给速率指示符的位数k。取决于输入位数k，编码器1200用作(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器之一。码元重复器1210重复编码器1200提供的24个编码码元16次。信号映射器1220对从码元重复器1210输出的编码码元进行信号映射，把0映射成1和把1映射成-1。扩展器1230扩展经信号映射码元。
如上所述，使指定给速率指示符的位数达到最小使编码器的代码率降低，从而提高了速率指示符信道的性能。
编码速率指示符信道的编码器包括(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器。根据上述论文，存在1个输入位和24个输出位的最佳(24，1)线性编码器具有最大距离24；存在2个输入位和24个输出位的最佳(24，2)线性编码器具有最大距离16；存在3个输入位和24个输出位的最佳(24，3)线性编码器具有最大距离13；存在4个输入位和24个输出位的最佳(24，4)线性编码器具有最大距离12；存在5个输入位和24个输出位的最佳(24，5)线性编码器具有最大距离12；存在6个输入位和24个输出位的最佳(24，6)线性编码器具有最大距离10；和存在7个输入位和24个输出位的最佳(24，7)线性编码器具有最大距离10。
下面依次描述编码速率指示符的(24，1)编码器到(24，7)编码器。
1.(24，1)编码器
本发明提供的(24，1)编码器被构造成通过重复(2，1)Reed-Muller码32次，然后从重复码中收缩40个码元，生成最佳(24，1)码。尽管存在许多可以建立(24，1)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。
假设本发明的实施例利用Reed-Muller码生成纠错码。此外，通过在收缩之前，使Reed-Muller码的长度达到最小，可以使硬件复杂度降到最低。
(24，1)编码器通过重复从(2，1)Reed-Muller码发生器输出的2个编码码元32次，然后从重复编码码元中收缩40个码元，输出长度为24的编码码元。从长度为64的重复编码码元中收缩40个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对长度为64的编码码元纠错性能卓越的(24，1)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，1)线性码所需的40个收缩位置的最简单收缩模式是{偶数收缩位置和位置1、3、5、7、9、11、13、15}。在这种情况下，利用根据本发明的编码/解码方法发送1个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存40个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
参照图11，描述根据本发明实施例编码最佳(24，1)码的方法。图11显示了包括在根据本发明实施例的发送器中的编码器的结构。参照图11，把一个输入信息位a0施加给(2，1)Reed-Muller编码器1300。这里，输入信息位a0构成速率指示符。Reed-Muller编码器1300编码输入信息位a0，输出长度为2的编码码元(或编码码元流)。编码码元构成Reed-Muller码。把2个编码码元提供给重复器1310。重复器1310通过重复接收的2个编码码元32次，输出64个编码码元。一旦接收到64个编码码元，收缩器1320就从接收的64个编码码元中收缩40个最佳收缩位置中的编码码元，输出长度为24的编码码元。收缩器1320从接收的64个编码码元中收缩上述40个最佳收缩位置中的偶数码元和第1、3、5、7、9、11、13、15码元，然后，输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，1)编码器的生成矩阵表示为：
方程1
M＝[111111111111111111111111]
如果1-位输入信号是1，那么，方程1的生成矩阵选择第1行中的24个码元，如果1-位输入信号是0，那么，不选择码元。当没有选择码元时，码元流由24个‘0’组成。
图12显示了基于上面生成矩阵的(24，1)编码器。参照图12，把含有值0或1的输入信息位a0施加给乘法器1410。同时，信号发生器1400输出存储在存储器中的、构成生成矩阵的一个码元流。也就是说，信号发生器1400把与生成矩阵相对应的长度为24的码元流R1＝1111 1111 1111 1111 1111 1111存储在存储器中，并且把存储的码元流R1提供给乘法器1410。然后，乘法器1410将码元流R1的码元与输入信息位a0相乘，输出长度为24的编码码元流。
2.(24，2)编码器
本发明提供的(24，2)编码器被构造成通过重复(4，2)Reed-Muller码8次，然后从重复码中收缩8个码元，生成最佳(24，2)码。尽管存在许多可以建立(24，2)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。假设本发明的实施例利用Reed-Muller码生成纠错码。此外，通过在收缩之前，使Reed-Muller码的长度达到最小，可以使硬件复杂度降到最低。
(24，2)编码器通过重复从(4，2)Reed-Muller码发生器输出的4个编码码元8次，然后从重复编码码元中收缩8个码元，输出长度为24的编码码元。从长度为32的重复编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对长度为32的编码码元纠错性能卓越的(24，2)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，2)线性码所需的8个收缩位置的最简单收缩模式是{0、4、8、12、16、20、24、28}。在这种情况下，利用根据本发明的编码/解码方法发送2个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
参照图13，描述根据本发明实施例编码最佳(24，2)码的方法。图13显示了包括在根据本发明实施例的发送器中的编码器的结构。参照图13，把2个输入信息位a0和a1施加给(4，2)Reed-Muller编码器1500。这里，输入信息位a0和a1构成速率指示符。Reed-Muller编码器1500编码输入信息位a0和a1，输出长度为4的编码码元(或编码码元流)。编码码元构成Reed-Muller码。把4个编码码元提供给重复器1510。重复器1510通过重复长度为4的接收编码码元8次，输出32码码元。一旦接收到32个编码码元，收缩器1520就从32个编码码元中收缩8个最佳收缩位置中的第0、4、8、12、16、20、24和28码元，从而输出长度为24的编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，2)编码器的生成矩阵表示为：
方程2 M = 101101101101101101101101 011011011011011011011011
如果2个输入信息位的第1输入信息位是1，那么，方程2的生成矩阵选择第1行中的24个码元，如果第1输入信息位是0，那么，不选择码元。如果2个输入信息位的第2输入信息位是1，那么，方程2的生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选流进行异或运算，生成输入信息位的编码码元流。
图14显示了基于上面生成矩阵的(24，2)编码器。参照图14，在含有值0或1的输入信息位a0和a1中，分别把输入信息位a0施加给乘法器1620，和把输入信息位a1施加给乘法器1622。同时，信号发生器1600把存储在存储器中的、构成生成矩阵的2个码元流提供给相关乘法器。也就是说，信号发生器1600把与生成矩阵的第1行相对应的长度为24的码元流R1＝101 101101 101 101 101 101 101存储在存储器中，和把存储的码元流R1提供给乘法器1620。并且，信号发生器1600把与生成矩阵的第2行相对应的长度为24的码元流R2＝011 011 011 011 011 011 011 011存储在存储器中，和把存储的码元流R2提供给乘法器1622。然后，乘法器1620将码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器1640。并且，乘法器1622将码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器1640。然后，XOR运算器1640以码元为单位对接收的长度为24的2个码元流进行异或运算，输出长度为24的编码码元流。
3.(24，3)编码器
本发明提供的(24，3)编码器被构造成通过重复(8，3)Reed-Muller码4次，然后从重复码中收缩8个码元，生成最佳(24，3)码。尽管存在许多可以建立(24，3)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。假设本发明的实施例利用Reed-Muller码生成纠错码。此外，通过在收缩之前，使Reed-Muller码的长度达到最小，可以使硬件复杂度降到最低。
(24，3)编码器通过重复从(8，3)Reed-Muller码发生器输出的8个编码码元4次，然后从重复编码码元中收缩8个码元，输出长度为24的编码码元。从长度为32的编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对长度为32的编码码元纠错性能卓越的(24，3)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，3)线性码所需的8个收缩位置的最简单收缩模式是{0、3、5、6、7、8、16、24}。在这种情况下，利用根据本发明的编码/解码方法发送3个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
参照图15，描述根据本发明实施例编码最佳(24，3)码的方法。图15显示了包括在根据本发明实施例的发送器中的编码器的结构。参照图15，把3个输入信息位a0、a1和a2施加给(8，3)Reed-Muller编码器1700。这里，输入信息位a0、a1和a2构成速率指示符。Reed-Muller编码器1700编码输入信息位a0、a1和a2，输出长度为8的编码码元(或编码码元流)。编码码元构成Reed-Muller码。把8个编码码元提供给重复器1710。重复器1710通过重复长度为8的接收编码码元4次，输出32码码元。一旦接收到32个编码码元，收缩器1520就从32个编码码元中收缩8个最佳收缩位置中的第0、3、5、6、7、8、16和24码元，从而输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，3)编码器的生成矩阵表示为：
方程3 M = 100101010110101011010101 010011001101100110110011 001000111100011110001111
如果3个输入信息位中的第1输入信息位是1，那么，方程3的生成矩阵选择第1行中的24个码元，如果第1输入信息位是0，那么，不选择码元。如果3个输入信息位中的第2输入信息位是1，那么，方程3的生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。如果3个输入信息位中的第3输入信息位是1，那么，方程3的生成矩阵选择第3行中的24个码元，如果第3输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选流进行异或运算，生成输入信息位的编码码元流。
图16显示了基于上面生成矩阵的(24，3)编码器。参照图16，在含有值0或1的输入信息位a0、a1和a2中，分别把输入信息位a0施加给乘法器1820，把输入信息位a1施加给乘法器1822，和把输入信息位a2施加给乘法器1824。同时，信号发生器1800把存储在存储器中的、构成生成矩阵的3个码元流提供给相关乘法器。也就是说，信号发生器1800把与生成矩阵的第1行相对应的长度为24的码元流R1＝100 101 0101 101 0101 101 0101存储在存储器中，和把存储的码元流R1提供给乘法器1820。信号发生器1800把与生成矩阵的第2行相对应的长度为24的码元流R2＝010 011 0011 011 0011 011 0011存储在存储器中，和把存储的码元流R2提供给乘法器1822。并且，信号发生器1800把与生成矩阵的第3行相对应的长度为24的码元流R3＝001 000 1111000 1111 000 1111存储在存储器中，和把存储的码元流R3提供给乘法器1824。然后，乘法器1820将码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器1840。乘法器1822将码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器1640。并且，乘法器1824将码元流R3的码元与输入信息位a2相乘，把长度为24的码元流输出到XOR运算器1840。然后，XOR运算器1840以码元为单位对接收的长度为24的3个码元流进行异或运算，输出长度为24的编码码元流。
4.(24，4)编码器
本发明提供的(24，4)编码器被构造成通过重复(16，4)Reed-Muller码4次，然后从重复码中收缩8个码元，生成最佳(24，4)码。尽管存在许多可以建立(24，4)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。此外，通过在收缩之前，使Reed-Muller码的长度达到最小，可以使硬件复杂度降到最低。假设本发明的实施例利用Reed-Muller码生成纠错码。
(24，4)编码器通过重复从(16，4)Reed-Muller码发生器输出的16个编码码元2次，然后从重复编码码元中收缩8个码元，输出长度为24的编码码元。从长度为32的编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对长度为32的编码码元纠错性能卓越的(24，4)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，4)线性码所需的8个收缩位置的最简单收缩模式是{0、1、2、3、4、5、6、16}。在这种情况下，利用根据本发明的编码/解码方法发送4个信息位的移动通信系统的发送器和接收器事先商定8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
参照图2，描述根据本发明实施例编码最佳(24，4)码的方法。图2显示了包括在根据本发明实施例的发送器中的编码器的结构。参照图2，把4个输入信息位a0、a1、a2和a3施加给(16，4)Reed-Muller编码器200。这里，输入信息位a0、a1、a2和a3构成速率指示符。Reed-Muller编码器200编码输入信息位a0、a1、a2和a3，输出长度为16的编码码元(或编码码元流)。编码码元构成Reed-Muller码。把16个编码码元提供给重复器210。重复器210通过重复长度为16的接收编码码元2次，输出32码码元。一旦接收到32个编码码元，收缩器220就从32个编码码元中收缩8个最佳收缩位置中的第0、1、2、3、4、5、6和16码元，从而输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，4)编码器的生成矩阵表示为：
方程4 M = 101010101101010101010101 100110011011001100110011 100001111000111100001111 011111111000000011111111
如果4个输入信息位中的第1输入信息位是1，那么，方程4的生成矩阵选择第1行中的24个码元，如果第1输入信息位是0，那么，不选择码元。如果4个输入信息位中的第2输入信息位是1，那么，方程4的生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。如果4个输入信息位中的第3输入信息位是1，那么，方程4的生成矩阵选择第3行中的24个码元，如果第3输入信息位是0，那么，不选择码元。如果4个输入信息位中的第4输入信息位是1，那么，方程4的生成矩阵选择第4行中的24个码元，如果第4输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选流进行异或运算，生成输入信息位的编码码元流。
图7显示了基于上面生成矩阵的(24，4)编码器。参照图7，在含有值0或1的输入信息位a0-a3中，分别把输入信息位a0施加给乘法器920，把输入信息位a1施加给乘法器922，把输入信息位a2施加给乘法器924，和把输入信息位a3施加给乘法器926。同时，信号发生器900把存储在存储器中的、构成生成矩阵的4个码元流R1-R4分别提供给乘法器920-926。具体地说，信号发生器900读取存储在存储器的、与生成矩阵的第1行相对应的长度为24的码元流R1＝1010 1010 1101 0101 0101 0101，和把读取的码元流R1提供给乘法器920。信号发生器900读取存储在存储器中的、与生成矩阵的第2行相对应的长度为24的码元流R2＝1001 1001 1011 0011 0011 0011，和把读取的码元流R2提供给乘法器922。信号发生器900把存储在存储器中的、与生成矩阵的第3行相对应的长度为24的码元流R3＝1000 0111 1000 1111 00001111，和把读取的码元流R3提供给乘法器924。最后，信号发生器900把存储在存储器中的、与生成矩阵的第4行相对应的长度为24的码元流R4＝01111111 1000 0000 1111 1111，和把读取的码元流R4提供给乘法器926。然后，乘法器920将码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器940。乘法器922将码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器940。乘法器924将码元流R3的码元与输入信息位a2相乘，把长度为24的码元流输出到XOR运算器940。乘法器926将码元流R4的码元与输入信息位a3相乘，把长度为24的码元流输出到XOR运算器940。然后，XOR运算器1840以码元为单位对长度为24的4个码元流进行异或运算，输出长度为24的编码码元流。
5.(24，5)编码器
本发明提供的(24，5)编码器被构造成通过从(32，5)一阶Reed-Muller码中收缩8个码元，生成最佳(24，5)码。尽管存在许多可以建立(24，5)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。假设本发明的实施例利用Reed-Muller码生成纠错码。此外，通过在收缩之前，使Reed-Muller码的长度达到最小，可以使硬件复杂度降到最低。
(24，5)编码器通过输出由(32，5)Reed-Muller码发生器输出的32个编码码元，然后从32个编码码元中收缩8个码元，输出长度为24的编码码元。从长度为32的编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对(32，5)一阶Reed-Muller码纠错性能卓越的(24，5)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，5)线性码所需的8个收缩位置的最简单收缩模式是{0、1、2、3、4、5、6、7}。在这种情况下，利用根据本发明的编码/解码方法发送5个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
参照图17，描述根据本发明实施例编码最佳(24，5)码的方法。图17显示了包括在根据本发明实施例的发送器中的编码器的结构。参照图17，把5个输入信息位a0、a1、a2、a3和a4施加给(32，5)Reed-Muller编码器1900。这里，输入信息位a0、a1、a2、a3和a4构成速率指示符。Reed-Muller编码器1900编码输入信息位a0、a1、a2、a3和a4，输出长度为32的编码码元(或编码码元流)。一旦接收到32个编码码元，收缩器1920就从32个编码码元中收缩8个最佳收缩位置中的第0、1、2、3、4、5、6和7码元，从而输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，5)编码器的生成矩阵表示为：
方程5 M = 010101010101010101010101 001100110011001100110011 000011110000111100001111 111111110000000011111111 000000001111111111111111
如果5个输入信息位中的第1输入信息位是1，那么，方程5的生成矩阵选择第1行中的24个码元，如果第1输入信息位是0，那么，不选择码元。如果5个输入信息位中的第2输入信息位是1，那么，方程5的生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。如果5个输入信息位中的第3输入信息位是1，那么，方程5的生成矩阵选择第3行中的24个码元，如果第3输入信息位是0，那么，不选择码元。如果5个输入信息位中的第4输入信息位是1，那么，方程5的生成矩阵选择第4行中的24个码元，如果第4输入信息位是0，那么，不选择码元。如果5个输入信息位中的第5输入信息位是1，那么，方程5的生成矩阵选择第5行中的24个码元，如果第5输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选流进行异或运算，生成输入信息位的编码码元流。
图18显示了基于上面生成矩阵的(24，5)编码器。参照图18，在含有值0或1的输入信息位a0-a4中，分别把输入信息位a0施加给乘法器2020，把输入信息位a1施加给乘法器2022，把输入信息位a2施加给乘法器2024，把输入信息位a3施加给乘法器2026，和把输入信息位a4施加给乘法器2028。同时，信号发生器900把存储在存储器中的、构成生成矩阵的5个码元流R1-R5分别提供给乘法器2020-2028。具体地说，信号发生器2000读取存储在存储器的、与生成矩阵的第1行相对应的长度为24的码元流R1＝0101 0101 01010101 0101 0101，和把读取的码元流R1提供给乘法器2020。信号发生器2000读取存储在存储器中的、与生成矩阵的第2行相对应的长度为24的码元流R2＝0011 0011 0011 0011 0011 0011，和把读取的码元流R2提供给乘法器2022。信号发生器2000把存储在存储器中的、与生成矩阵的第3行相对应的长度为24的码元流R3＝0000 1111 0000 1111 0000 1111，和把读取的码元流R3提供给乘法器2024。信号发生器2000把存储在存储器中的、与生成矩阵的第4行相对应的长度为24的码元流R4＝1111 1111 0000 0000 1111 1111，和把读取的码元流R4提供给乘法器2026。最后，信号发生器2000把存储在存储器中的、与生成矩阵的第5行相对应的长度为24的码元流R5＝0000 00001111 1111 1111 1111，和把读取的码元流R5提供给乘法器2028。然后，乘法器2020将码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器2040。乘法器2022将码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器2040。乘法器2024将码元流R3的码元与输入信息位a2相乘，把长度为24的码元流输出到XOR运算器2040。乘法器2026将码元流R4的码元与输入信息位a3相乘，把长度为24的码元流输出到XOR运算器2040。乘法器2028将码元流R5的码元与输入信息位a4相乘，把长度为24的码元流输出到XOR运算器2040。然后，XOR运算器2040以码元为单位对长度为24的5个码元流进行异或运算，输出长度为24的编码码元流。
6.(24，6)编码器
本发明提供的(24，6)编码器被构造成通过从把一个掩码函数用于(32，5)正交码(或一阶Reed-Muller码)来扩充码字获得的扩充正交码中收缩8个码元，生成最佳(24，6)码。
图19显示了扩充正交码的结构。参照图3，当M1是正在使用的掩码函数时，长度为32的32个正交码字用于上面32个码字，和通过对掩码函数M1和32个正交码字W进行异或运算确定的32个码字(M1+W)用作下面32个码字。因此，总共26＝64个码字用作扩充正交码。优化(24，6)代码的掩码函数通过试验法来确定。
例如，掩码函数M1如下：
M1＝0000 0000 1110 1000 1101 1000 1100 0000
尽管存在许多可以建立(24，6)码的方法，但是，通过利用根据本发明实施例，收缩一阶Reed-Muller码，以便在解码过程中进行快速Hadamard逆变换的方法，不仅可以使硬件复杂度降到最低，而且可以建立在纠错性能方面最佳的码字。本发明的实施例利用扩充正交码生成纠错码。并且，通过在收缩之前，使正交码的长度达到最小，可以使硬件复杂度降到最低。
(24，6)码字是通过从(32，6)扩充码发生器输出的32个编码码元中收缩8个码元生成的。从32个扩充编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对(32，6)扩充正交码纠错性能卓越的(24，6)编码器，重要的是计算可以获得最大的最小距离的收缩位置。
生成最佳(24，6)线性码所需的8个收缩位置通过实验计算出来。最简单收缩模式是{0、1、2、3、4、5、6、7}。在这种情况下，利用根据本发明的编码/解码方法发送6个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以事先提供有关收缩位置的信息。
图20显示了包括在根据本发明实施例的发送器中的最佳(24，6)编码器的结构。参照图20，把6个输入信息位a0、a1、a2、a3、a4和a5施加给(32，6)扩充正交编码器2100。这里，6个输入信息位a0、a1、a2、a3、a4构成速率指示符。扩充正交编码器2100编码6个输入信息位a0、a1、a2、a3、a4和a5，输出长度为32的编码码元(或编码码元流)。把扩充正交编码器2100输出的32个编码码元提供给收缩器2110。收缩器2110从32个编码码元中收缩8个最佳收缩位置中的第0、1、2、3、4、5、6和7码元，从而输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元重复和收缩时，最终(24，6)编码器的生成矩阵表示为：
方程6 M = 010101010101010101010101 001100110011001100110011 000011110000111100001111 111111110000000011111111 000000001111111111111111 111010001101100011000000
如果6个输入信息位中的第1输入信息位是1，那么，方程6的生成矩阵选择第1行中的24个码元，如果第1输入信息位是0，那么，不选择码元。如果6个输入信息位中的第2输入信息位是1，那么，方程6的生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。如果6个输入信息位中的第3输入信息位是1，那么，方程6的生成矩阵选择第3行中的24个码元，如果第3输入信息位是0，那么，不选择码元。如果6个输入信息位中的第4输入信息位是1，那么，方程6的生成矩阵选择第4行中的24个码元，如果第4输入信息位是0，那么，不选择码元。如果6个输入信息位中的第5输入信息位是1，那么，方程6的生成矩阵选择第5行中的24个码元，如果第5输入信息位是0，那么，不选择码元。如果6个输入信息位中的第6输入信息位是1，那么，方程6的生成矩阵选择第6行中的24个码元，如果第6输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选流进行异或运算，生成输入信息位的编码码元流。
图21显示了基于上面生成矩阵的(24，6)编码器。参照图21，在含有值0或1的输入信息位a0-a5中，分别把输入信息位a0施加给乘法器2220，把输入信息位a1施加给乘法器2222，把输入信息位a2施加给乘法器2224，把输入信息位a3施加给乘法器2226，把输入信息位a4施加给乘法器2228，和输入信息位a5施加给乘法器2230。同时，信号发生器2200把存储在存储器中的、构成生成矩阵的6个码元流R1-R6分别提供给乘法器2220-2230。9具体地说，信号发生器2200读取存储在存储器的、与生成矩阵的第1行相对应的长度为24的码元流R1＝0101 0101 0101 0101 0101 0101，和把读取的码元流R1提供给乘法器2220。信号发生器2200读取存储在存储器中的、与生成矩阵的第2行相对应的长度为24的码元流R2＝0011 0011 0011 0011 0011 0011，和把读取的码元流R2提供给乘法器2222。信号发生器2200把存储在存储器中的、与生成矩阵的第3行相对应的长度为24的码元流R3＝0000 1111 00001111 0000 1111，和把读取的码元流R3提供给乘法器2224。信号发生器2200把存储在存储器中的、与生成矩阵的第4行相对应的长度为24的码元流R4＝1111 1111 0000 0000 1111 1111，和把读取的码元流R4提供给乘法器2226。信号发生器2200把存储在存储器中的、与生成矩阵的第5行相对应的长度为24的码元流R5＝0000 0000 1111 1111 1111 1111，和把读取的码元流R5提供给乘法器2228。信号发生器2200把存储在存储器中的、与生成矩阵的第6行相对应的长度为24的码元流R6＝1110 1000 1101 1000 1100 0000，和把读取的码元流R6提供给乘法器2230。然后，乘法器2220将接收码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器2240。乘法器2222将接收码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器2240。乘法器2224将接收码元流R3的码元与输入信息位a2相乘，把长度为24的码元流输出到XOR运算器2240。乘法器2226将接收码元流R4的码元与输入信息位a3相乘，把长度为24的码元流输出到XOR运算器2240。乘法器2228将接收码元流R5的码元与输入信息位a4相乘，把长度为24的码元流输出到XOR运算器2240。乘法器2230将接收码元流R6的码元与输入信息位a5相乘，把长度为24的码元流输出到XOR运算器2240。然后，XOR运算器2240以码元为单位对长度为24的6个码元流进行异或运算，输出长度为24的编码码元流。
7.(24，7)编码器
本发明提供的(24，7)编码器被构造成通过从把2个掩码函数用于(32，5)正交码(或一阶Reed-Muller码)来扩展码字获得的扩充正交码中收缩8个码元，生成最佳(24，7)代码。
图3显示了扩充正交码的结构。参照图3，当M1和M2是如上所述的2个掩码函数时，长度为32的32个正交码字W用作最上面32个码字，通过对掩码函数M1和32个正交码字W进行异或运算确定的32个码字(M1+W)用作接下来的32个码字。并且，通过对掩码函数M2和32个正交码字W进行异或运算确定的32个码字(M2+W)用作再接下来的32个码字，和通过对掩码函数M1、M2和32个正交码字W进行异或运算确定的32个码字(M1+M2+W)用作最后32个码字。因此，总共27＝128个码字用作扩充正交码。优化(24，7)代码的2个掩码函数可以通过试验法来确定。
例如，2个掩码函数M1+M2如下：
M1＝0000 0000 1110 1000 1101 1000 1100 0000
M2＝0000 0000 1100 0000 0111 1110 0010 1000
尽管存在许多种可以创建(24，7)线性码的方法，但是，通过利用根据本发明实施例收缩扩充一阶Reed-Muller码，以便在解码过程中进行快速Hadamahd逆变换的方法，不仅可以使硬件复杂度降到最低，而且可以使用最佳码字。并且，通过在收缩之前，使正交码的长度达到最短，可以使硬件复杂度降到最低。假设本发明的实施例利用扩充正交码生成纠错码。
(24，7)码字是通过从(32，7)扩充代码发生器输出的32个编码码元中收缩8个码元生成的。从32个扩充编码码元中收缩8个码元的收缩位置的改变引起码字的最小距离dmin的改变。因此，为了做出对(32，7)扩充正交码纠错性能卓越的(24，7)编码器，重要的是计算出可以获得最大的最小距离的收缩位置。
生成最佳(24，7)线性码所需的8个收缩位置可以通过试验法计算出来。最简单的收缩模式是{0、4、8、12、16、20、24、28}或[0、1、2、3、4、5、6、7]。在这种情况下，利用基于本发明的编码/解码方法传输7个信息位的移动通信系统的发送器和接收器事先交换，要不然，预存8个收缩位置。收缩位置通常定义在通信协议中。可选地，发送器可以预先提供有关收缩位置的信息。
图4显示了包含在根据本发明实施例的发送器中的最佳(24，7)编码器的结构。参照图4，把7个输入信息位a0、a1、a2、a3、a4、a5和a6施加给(32，7)扩充正交编码器400。这里，7个输入信息位a0、a1、a2、a3、a4、a5和a6构成一个速率指示符。扩充正交编码器400编码7个输入信息位a0、a1、a2、a3、a4、a5和a6，输出长度为32的编码码元(或编码码元流)。把从扩充正交编码器400输出的32个编码码元提供给收缩器410。收缩器410从32个编码码元中收缩8个最佳收缩位置中的第0、4、8、12、16、20、24和28码元或第0、1、2、3、4、5、6和7码元，输出24个编码码元。
一般代码理论定义生成矩阵，以便显示输入信息与编码码元之间的映射关系。当包括码元收缩时，最终(24，7)编码器的生成矩阵表示为：
方程7 M = 010101010101010101010101 001100110011001100110011 000011110000111100001111 111111110000000011111111 000000001111111111111111 111010001101100011000000 110000000111111000101000
如果7个输入信息位当中的第1输入信息位是1，那么，方程7的生成矩阵选择第1行中的24个码元，如果第1个输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第2输入信息位是1，那么，生成矩阵选择第2行中的24个码元，如果第2输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第3输入信息位是1，那么，生成矩阵选择第3行中的24个码元，如果第3输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第4输入信息位是1，那么，生成矩阵选择第4行中的24个码元，如果第4输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第5输入信息位是1，那么，生成矩阵选择第5行中的24个码元，如果第5输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第6输入信息位是1，那么生成矩阵选择第6行中的24个码元，如果第6输入信息位是0，那么，不选择码元。如果7个输入信息位当中的第7输入信息位是1，那么，生成矩阵选择第7行中的24个码元，如果第7输入信息位是0，那么，不选择码元。通过以码元为单位对所有所选行进行异或运算，输出输入信息位的编码码元流。
图8显示了基于上述生成矩阵的(24，7)编码器。参照图8，在含有值0或1的输入信息位a0-a6中，分别把输入信息位a0施加给乘法器1020，把输入信息位a1施加给乘法器1022，把输入信息位a2施加给乘法器1024，把输入信息位a3施加给乘法器1026，把输入信息位a4施加给乘法器1028，把输入信息位a5施加给乘法器1030，和把输入信息位a6施加给乘法器1032。同时，信号发生器1000把存储在存储器中的、构成生成矩阵的7个码元流R1-R7分别提供给乘法器1020-1032。具体地说，信号发生器1000读取存储在存储器中的、与生成矩阵的第1行相对应的长度为24的码元流R1＝0101 01010101 0101 0101 0101，把读取的码元流R1提供给乘法器1020。信号发生器1000读取存储在存储器中的、与生成矩阵的第2行相对应的长度为24的码元流R2＝0011 0011 0011 0011 0011 0011，把读取的码元流R2提供给乘法器1022。信号发生器1000读取存储在存储器中的、与生成矩阵的第3行相对应的长度为24的码元流R3＝0000 1111 0000 1111 0000 1111，把读取的码元流R3提供给乘法器1024。信号发生器1000读取存储在存储器中的、与生成矩阵的第4行相对应的长度为24的码元流R4＝1111 1111 0000 0000 1111 1111，把读取的码元流R4提供给乘法器1926。信号发生器1000读取存储在存储器中的、与生成矩阵的第5行相对应的长度为24的码元流R5＝0000 0000 11111111 1111 1111，把读取的码元流R5提供给乘法器1028。信号发生器1000读取存储在存储器中的、与生成矩阵的第6行相对应的长度为24的码元流R6＝1110 1000 1101 1000 1100 0000，把读取的码元流R6提供给乘法器1030。信号发生器1000读取存储在存储器中的、与生成矩阵的第7行相对应的长度为24的码元流R7＝1100 0000 0111 1110 0010 1000，把读取的码元流R7提供给乘法器1032。然后，乘法器1020将码元流R1的码元与输入信息位a0相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1022将码元流R2的码元与输入信息位a1相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1024将码元流R3的码元与输入信息位a2相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1026将码元流R4的码元与输入信息位a3相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1028将码元流R5的码元与输入信息位a4相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1030将码元流R6的码元与输入信息位a5相乘，把长度为24的码元流输出到XOR运算器1040。乘法器1032将码元流R7的码元与输入信息位a6相乘，把长度为24的码元流输出到XOR运算器1040。然后，X0R运算器1040以码元为单位对长度为24的7个码元流进行异或运算，从而输出长度为24的编码码元流。
上面(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器彼此之间的共同之处在于，根据编码器的结构，可以从正交码的结构中类推出它们。也就是说，(24，1)编码器使用了(2，1)正交码，(24，2)编码器使用了(4，2)正交码，(24，3)编码器使用了(8，3)正交码，(24，4)编码器使用了(16，4)正交码，和(24，5)编码器使用了(32，5)正交码。用在(24，6)编码器中的(32，6)扩充正交码是(32，5)编码器利用一个附加码字的基(掩码函数)扩充的正交码。用在(24，7)编码器中的(32，7)扩充正交码是(32，5)编码器利用两个附加码字的基(掩码函数)扩充的正交码。因此，(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器和(24，7)编码器具有如上所述的共同点。据此，本发明的第一实施例提供了能够用作具有不同长度的(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器和(24，7)编码器全部的单个编码器。
第一实施例(编码器)
图5显示了用作具有不同长度的(24，1)编码器、(24，2)编码器、(24，3)编码器、(24，4)编码器、(24，5)编码器、(24，6)编码器和(24，7)编码器和(24，7)编码器全部的编码器的结构。也就是说，图5所示的编码器利用长度为2、4、8、16或32的不同Walsh码或掩码编码1到7个输入信息位，输出具有24个编码码元的编码码元流。
参照图5，控制器510通过确定输入信息位数，控制编码操作。也就是说，当输入信息位数是1时，控制器510控制Walsh码发生器500生成长度为2的Walsh码。并且，控制器510把重复器550的重复频率设置成32，和控制收缩器560收缩与1个输入信息位相对应的40个收缩位置中的码元。当输入信息位数是2时，控制器510控制Walsh码发生器500生成长度为4的2个不同Walsh码。并且，控制器5 10把重复器550的重复频率设置成8，和控制收缩器560收缩与2个输入信息位相对应的8个收缩位置中的码元。当输入信息位数是3时，控制器510控制Walsh码发生器500生成长度为8的3个不同Walsh码。并且，控制器510把重复器550的重复频率设置成4，和控制收缩器560收缩与3个输入信息位相对应的8个收缩位置中的码元。当输入信息位数是4时，控制器510控制Walsh码发生器500生成长度为16的4个不同Walsh码。并且，控制器510把重复器550的重复频率设置成2，和控制收缩器560收缩与4个输入信息位相对应的8个收缩位置中的码元。当输入信息位数是5时，控制器510控制Walsh码发生器500生成长度为32的5个不同Walsh码。并且，控制器510把重复器550的重复频率设置成1，和控制收缩器560收缩与5个输入信息位相对应的8个收缩位置中的码元。当输入信息位数是6时，控制器510控制Walsh码发生器500和掩码发生器505分别生成长度均为32的5个不同Walsh码和1个掩码。并且，控制器510把重复器550的重复频率设置成1，和控制收缩器560收缩与6个输入信息位相对应的8个收缩位置中的码元。当输入信息位数是7时，控制器510控制Walsh码发生器500和掩码发生器505分别生成长度均为32的5个不同Walsh码和2个不同掩码。并且，控制器510把重复器550的重复频率设置成1，和控制收缩器560收缩与7个输入信息位相对应的8个收缩位置中的码元。
在控制器510的控制下，Walsh码发生器500有选择地生成长度为2、4、8、16或32的不同Walsh码。例如，一旦接收到1个输入信息位，Walsh码发生器500就在控制器510的控制下，生成长度为2的1个Walsh码。一旦接收到2个输入信息位，Walsh码发生器500就在控制器510的控制下，生成长度为4的2个不同Walsh码。一旦接收到3个输入信息位，Walsh码发生器500就在控制器510的控制下，生成长度为8的3个不同Walsh码。一旦接收到4个输入信息位，Walsh码发生器500就在控制器510的控制下，生成长度为16的4个不同Walsh码。一旦接收到5到7个输入信息位，Walsh码发生器500就在控制器510的控制下，生成长度为32的5个不同Walsh码。
在控制器510的控制下，掩码发生器505有选择地生成长度为32的掩码。例如，一旦接收到1到5个输入信息位，掩码发生器505就在控制器510的控制下，不生成掩码。但是，一旦接收到6个输入信息位，掩码发生器505就在控制器510的控制下，生成长度为32的1个掩码。并且，一旦接收到7个输入信息位，掩码发生器505就在控制器510的控制下，生成长度为32的2个不同掩码。可选地，可以把掩码发生器505设计成不受控制器510控制地连续生成2个不同掩码。在这种情况下，为了不影响XOR运算器540的输出，输入0作为输入信息位。
乘法器520-532将1到7个输入信息位与来自Walsh码发生器500和掩码发生器505的Walsh码和掩码一一对应地相乘，输出每一个具有2、4、8、16或32个编码码元的编码码元流。当接收到4个输入位作为输入信息位时，提供具有值‘0’的输入位作为其余的输入信息位a4、a5和a6，以便不影响输出值。XOR运算器540对来自乘法器520-532的编码码元流进行异或运算，输出具有2、4、8、16或32个编码码元的一个编码码元流。在控制器510的控制下，重复器550重复来自XOR运算器540的编码码元流预定次数，输出具有64个编码码元的编码码元流。例如，当接收到1个输入位作为输入信息位时，重复器550在控制器510的控制下，重复从XOR运算器540输出的2个编码码元32次，输出具有64个编码码元的编码码元流。但是，当接收到2到7个输入位作为输入信息位时，重复器550在控制器510的控制下，重复从XOR运算器540输出的4、8、16或32个编码码元8、4、2或1次，输出具有32个编码码元的编码码元流。存储器570存储与1到7个输入信息位的每一个相对应的8个收缩位置。存储在存储器570中的、与1个输入信息位相对应的40个收缩位置是所有偶数码元位置和第1、3、5、7、9、11、13和15码元位置。存储在存储器570中的、与2个输入信息位相对应的8个收缩位置是第0、4、8、12、16、20、24和28码元位置。存储在存储器570中的、与3个输入信息位相对应的8个收缩位置是第0、3、5、6、7、8、16和24码元位置。存储在存储器570中的、与4个输入信息位相对应的8个收缩位置是第0、1、2、3、4、5、6和16码元位置。存储在存储器570中的、与5个输入信息位相对应的8个收缩位置是第1、2、3、4、5、6和7码元位置。存储在存储器570中的、与6个输入信息位相对应的8个收缩位置是第1、2、3、4、5、6和7码元位置。存储在存储器570中的、与7个输入信息位相对应的8个收缩位置是第0、1、2、3、4、5、6和7码元位置。
表1所示的是存储在存储器550的存储表中的、与输入信息位的个数相联系的收缩位置。
表1
  输入信息位数 收缩位置
  1 偶数码元位置和第1、3、5、7、9、11、13和15码元位置
  2 第0、4、8、12、16、20、24和28码元位置
  3 第0、3、5、6、7、8、16和24码元位置
  4 第0、1、2、3、4、5、6和16码元位置
  5 第0、1、2、3、4、5、6和7码元位置(或第0、4、8、12、16、20、24和28码元位置)
  6 第0、1、2、3、4、5、6和7码元位置(或第0、4、8、12、16、20、24和28码元位置)
  7 第0、1、2、3、4、5、6和7码元位置(或第0、4、8、12、16、20、24和28码元位置)
收缩器560从重复器550接收具有32或64个编码码元的编码码元流，在控制器510的控制下，从32或64个编码码元中收缩从存储器570中读取的8或40个收缩位置中的编码码元，输出具有24个编码码元的编码码元流。也就是说，如果输入信息位数是1，收缩器560在控制器510的控制下，从重复器550输出的64个编码码元中收缩从存储器750读取的40个收缩位置中编码码元，输出具有24个编码码元的编码码元流。但是，如果输入信息位数是2到7，那么，收缩器560在控制器510的控制下，从重复器550输出的32个编码码元中收缩从存储器750读取的8个收缩位置中的编码码元，输出具有24个编码码元的编码码元流。具体地说，如果输入信息位数是1，收缩器560从重复器550输出的64个编码码元中收缩所有偶数编码码元和第1、3、5、7、9、11、13和15编码码元(如表1所示)，输出具有24个编码码元的编码码元流。如果输入信息位数是2，收缩器560从重复器550输出的32个编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出具有24个编码码元的编码码元流。如果输入信息位数是3，收缩器560从重复器550输出的32个编码码元中收缩第0、3、5、6、7、8、16和24编码码元，输出具有24个编码码元的编码码元流。如果输入信息位数是4，收缩器560从重复器550输出的32个编码码元中收缩第0、1、2、3、4、5、6和16编码码元，输出具有24个编码码元的编码码元流。如果输入信息位数是5，收缩器560从重复器550输出的32个编码码元中收缩第0、4、8、12、16、20、24和28编码码元或第1、2、3、4、5、6和7编码码元，输出具有24个编码码元的编码码元流。如果输入信息位数是6，收缩器560从重复器550输出的32个编码码元中收缩第0、4、8、12、16、20、24和28编码码元或第1、2、3、4、5、6和7编码码元，输出具有24个编码码元的编码码元流。如果输入信息位数是7，收缩器560从重复器550输出的32个编码码元中收缩第0、4、8、12、16、20、24和28编码码元或第1、2、3、4、5、6和7编码码元，输出具有24个编码码元的编码码元流。
下面参照图5，针对编码器用作(24，1)编码器到(24，7)编码器的各种情况分别对编码器加以描述。这里假设施加给编码器的输入信息位构成速率指示符。
首先，对编码器用作(24，7)编码器的一种情况加以描述。把a0、a1、a2、a3、a4、a5和a6的7-位速率指示符施加给编码器，同时，把指示把7-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为32的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为32的Walsh码W1、W2、W4、W8和W16，并且把生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，把Walsh码W2提供给乘法器522，把Walsh码W4提供给乘法器524，把Walsh码W8提供给乘法器526，和把Walsh码W16提供给乘法器528。表2所示的是由Walsh码发生器500生成的长度为32的Walsh码。
表2
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
  W8     0000 0000 1111 1111 0000 0000 1111 1111
  W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，掩码发生器505生成掩码M1＝0111 0111 0010 0100 0110 0000 00000000和M2＝0010 0110 0101 0100 0101 0100 0100 0000，并且把生成的掩码M1和M2分别提供给乘法器530和532。
同时，把速率指示符的7个输入信息位分别提供给相关乘法器。表3所示的是7个输入信息位与相关乘法器之间的关系。
表3
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
    a2     乘法器524
    a3     乘法器526
    a4     乘法器528
    a5     乘法器530
    a6     乘法器532
因此，表4所示的是提供给各个乘法器的输入信息位和Walsh码或掩码。
表4
  乘法器     Walsh码/掩码     输入信息位
  乘法器520   W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器522   W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器524   W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器526   W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
  乘法器528   W16＝0000 0000 0000 0000 1111 1111 1111 1111     a4
  乘法器530   M1＝0111 0111 0010 0100 0110 0000 0000 0000     a5
  乘法器532   M2＝0010 0110 0101 0100 0101 0100 0100 0000     a6
乘法器将如表4所示提供给它的输入信息位与Walsh码或掩码相乘，并且把它们的输出提供给XOR运算器540。
具体地说，乘法器520逐个码元地(即，以码元为单位)将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。乘法器524逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器540。乘法器526逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器540。乘法器528逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器540。乘法器530逐个码元地将输入信息位a5与掩码M1相乘，并且把它的输出提供给XOR运算器540。乘法器532逐个码元地将输入信息位a6与掩码M2相乘，并且把它的输出提供给XOR运算器540。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为32的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为32的编码码元流Ws定义为：
方程8
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)+(M1×a5)+(M2×a6)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，7)编码器中，由于从XOR运算器540输出的码元流具有32的长度，重复器550不进行重复(这里，定义为重复1次)。为此，控制器510向重复器550提供指令它输出原样输入信号的控制信号。响应该控制信号，重复器550把从XOR运算器540输出的长度为32的原样码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，7)代码有关的收缩位置中的码元的控制信号。控制器510可以把速率指示符的长度信息(7个位)作为控制信号提供给收缩器560。然后，收缩器560从存储器570接收与速率指示符的7个输入信息位相对应的8个收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、4、8、12、16、20、24和28码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元。
到现在为止，针对编码器具有收缩模式{0，4，8，12，16，20，24，28}的一种情况描述了(24，7)编码器的操作。但是，可选地，编码器可以从长度为32的编码码元流中收缩第0、1、2、3、4、5、6和7编码码元，以便降低硬件的复杂度。在这种情况下，掩码发生器505生成掩码M1＝0000 0000 1110 1000 11011000 1100 0000和掩码M2＝0000 0000 1100 0000 0111 1110 0010 1000。
其次，对编码器用作(24，6)编码器的一种情况加以描述。把a0、a1、a2、a3、a4和a5的6-位速率指示符施加给编码器，并且，把其余速率指示符初始化成0，和将其施加给编码器。同时，把指示把6-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为32的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为32的Walsh码W1、W2、W4、W8和W16，并且把生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，把Walsh码W2提供给乘法器522，把Walsh码W4提供给乘法器524，把Walsh码W8提供给乘法器526，和把Walsh码W16提供给乘法器528。表5所示的是由Walsh码发生器500生成的长度为32的Walsh码。
表5
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
  W8     0000 0000 1111 1111 0000 0000 1111 1111
  W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，掩码发生器505生成掩码M1＝0111 0111 0010 0100 0110 0000 00000000，并且把生成的掩码M1和M2分别提供给乘法器530。
同时，把速率指示符的6个输入信息位分别提供给相关乘法器。表6所示的是6个输入信息位与相关乘法器之间的关系。
表6
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
    a2     乘法器524
    a3     乘法器526
    a4     乘法器528
    a5     乘法器530
因此，表7所示的是提供给各个乘法器的输入信息位和Walsh码或掩码。
表7
  乘法器     Walsh码/掩码   输入信息位
  乘法器520   W1＝0101 0101 0101 0101 0101 0101 0101 0101   a0
  乘法器522   W2＝0011 0011 0011 0011 0011 0011 0011 0011   a1
  乘法器524   W4＝0000 1111 0000 1111 0000 1111 0000 1111   a2
  乘法器526   W8＝0000 0000 1111 1111 0000 0000 1111 1111   a3
  乘法器528   W16＝0000 0000 0000 0000 1111 1111 1111 1111   a4
  乘法器530   M1＝0111 0111 0010 0100 0110 0000 0000 0000   a5
乘法器将如表7所示提供给它的输入信息位与Walsh码或掩码相乘，并且把它们的输出提供给XOR运算器540。
具体地说，乘法器520逐个码元地(即，以码元为单位)将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。乘法器524逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器540。乘法器526逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器540。乘法器528逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器540。乘法器530逐个码元地将输入信息位a5与掩码M1相乘，并且把它的输出提供给XOR运算器540。
同时，由于施加给乘法器532的输入信息位a6被初始化成0，因此，与来自掩码发生器505的掩码M2无关，乘法器532的输出不影响XOR运算器540的输出。也就是说，乘法器532与来自掩码发生器505的码元流的码元值无关地输出由均为值‘0’的编码码元组成的码元流。因此，乘法器532的输出不影响XOR运算器540的输出。把输入信息位初始化成0等效于切断乘法器532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为32的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为32的编码码元流Ws定义为：
方程9
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)+(M1×a5)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，6)编码器中，由于从XOR运算器540输出的码元流具有32的长度，重复器550具有1的重复频率。因此，控制器510向重复器550提供指令它重复输入信号一次(即，输出原样输入信号)的控制信号。响应该控制信号，重复器550把从XOR运算器540输出的长度为32的原样码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，6)代码有关的收缩位置中的码元的控制信号。控制器510可以把速率指示符的长度信息(6个位)作为控制信号提供给收缩器560。然后，收缩器560从存储器570接收与速率指示符的6个输入信息位相对应的8个收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、4、8、12、16、20、24和28码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元。
但是，可选地，编码器可以从长度为32的编码码元流中收缩第0、1、2、3、4、5、6和7编码码元，以便降低硬件的复杂度。在这种情况下，掩码发生器505生成掩码M1＝0000 0000 1110 1000 1101 1000 1100 0000。
第三，对编码器用作(24，5)编码器的一种情况加以描述。把a0、a1、a2、a3和a4的5-位速率指示符施加给编码器，并且，把其余速率指示符a5和a6初始化成0，和将其施加给编码器。同时，把指示把5-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为32的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为32的Walsh码W1、W2、W4、W8和W16，并且把生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，把Walsh码W2提供给乘法器522，把Walsh码W4提供给乘法器524，把Walsh码W8提供给乘法器526，和把Walsh码W16提供给乘法器528。表8所示的是由Walsh码发生器500生成的长度为32的Walsh码。
表8
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
  W8     0000 0000 1111 1111 0000 0000 1111 1111
  W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，把速率指示符的5个输入信息位分别提供给相关乘法器。表9所示的是5个输入信息位与相关乘法器之间的关系。
表9
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
    a2     乘法器524
    a3     乘法器526
    a4     乘法器528
因此，表10所示的是提供给各个乘法器的输入信息位和Walsh码。
表10
  乘法器   Walsh码/掩码     输入信息位
  乘法器520   W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器522   W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器524   W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器526   W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
  乘法器528   W16＝0000 0000 0000 0000 1111 1111 1111 1111     a4
乘法器将如表10所示提供给它的输入信息位与Walsh码相乘，并且把它们的输出提供给XOR运算器540。
具体地说，乘法器520逐个码元地(即，以码元为单位)将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。乘法器524逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器540。乘法器526逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器540。乘法器528逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器540。
同时，由于施加给乘法器530和532的输入信息位a5和a6被初始化成0，因此，与来自掩码发生器505的掩码M1和M2无关，乘法器530和532的输出不影响XOR运算器540的输出。也就是说，乘法器530和532与来自掩码发生器505的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器530和532的输出不影响XOR运算器540的输出。把输入信息位a5和a6初始化成0等效于切断乘法器530和532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为32的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为32的编码码元流Ws定义为：
方程10
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，5)编码器中，由于从XOR运算器540输出的码元流具有32的长度，重复器550具有1的重复频率。因此，控制器510向重复器550提供指令它重复输入信号一次(即，输出原样输入信号)的控制信号。响应该控制信号，重复器550把从XOR运算器540输出的长度为32的原样码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，5)代码有关的收缩位置中的码元的控制信号。然后，收缩器560接收从存储器570读取的收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、4、8、12、16、20、24和28码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元。
但是，可选地，编码器可以从长度为32的编码码元流中收缩第0、1、2、3、4、5、6和7编码码元，以便降低硬件的复杂度。
第四，对编码器用作(24，4)编码器的另一种情况加以描述。把a0、a1、a2和a3的4-位速率指示符施加给编码器，并且，把其余速率指示符a4、a5和a6初始化成0，和将其施加给编码器。同时，把指示把4-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为16的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为16的Walsh码W1、W2、W4和W8，并且把生成的Walsh码W1、W2、W4和W8分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，把Walsh码W2提供给乘法器522，把Walsh码W4提供给乘法器524，和把Walsh码W8提供给乘法器526。表11所示的是由Walsh码发生器500生成的长度为16的Walsh码。
表11
   Walsh码序号     Walsh码
   W1     0101 0101 0101 0101
   W2     0011 0011 0011 0011
   W4     0000 1111 0000 1111
   W8     0000 0000 1111 1111
同时，把速率指示符的4个输入信息位分别提供给相关乘法器。表12所示的是4个输入信息位与相关乘法器之间的关系。
表12
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
    a2     乘法器524
    a3     乘法器526
因此，表13所示的是提供给各个乘法器的输入信息位和Walsh码。
表13
  乘法器     Walsh码/掩码     输入信息位
  乘法器520     W1＝0101 0101 0101 0101     a0
  乘法器522     W2＝0011 0011 0011 0011     a1
  乘法器524     W4＝0000 1111 0000 1111     a2
  乘法器526     W8＝0000 0000 1111 1111     a3
乘法器将如表13所示提供给它的输入信息位与Walsh码相乘，并且把它们的输出提供给XOR运算器540。具体地说，乘法器520逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。乘法器524逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器540。乘法器526逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器540。
同时，由于乘法器528、530和532接收到被初始化成‘0’的输入信息位a4、a5和a6，因此，与来自Walsh码发生器500的Walsh码W16和来自掩码发生器505的掩码M1和M2无关，乘法器528、530和532的输出不影响XOR运算器540的输出。具体地说，乘法器528与来自Walsh码发生器500的Walsh码W16的值无关地输出含有均为值‘0’的编码码元的码元流。类似地，乘法器530和532与来自掩码发生器505的掩码M1和M2的值无关地输出每一个都含有均为值‘0’的编码码元的码元流。因此，乘法器528、530和532的输出不影响XOR运算器540的输出，尽管把它们提供给XOR运算器540。把输入信息位a4、a5和a6初始化成0等效于切断乘法器528、530和532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为16的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为16的编码码元流Ws定义为：
方程11
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，4)编码器中，由于从XOR运算器540输出的码元流具有16的长度，重复器550的重复频率是2。因此，控制器510向重复器550提供指令它重复输入信号两次的控制信号。响应该控制信号，重复器550重复从XOR运算器540输出的长度为16的码元流两次，把长度为32的码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，4)代码有关的收缩位置中的码元的控制信号。然后，收缩器560接收从存储器570读取的8个收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、1、2、3、4、5、6和16码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、1、2、3、4、5、6和16编码码元，输出24个编码码元。
第五，对编码器用作(24，3)编码器的另一种情况加以描述。把a0、a1和a2的3-位速率指示符施加给编码器，并且，把施加给编码器的其余速率指示符a3、a4、a5和a6初始化成0。同时，把指示把3-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为8的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为8的Walsh码W1、W2和W4，并且把生成的Walsh码W1、W2和W4分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，把Walsh码W2提供给乘法器522，和把Walsh码W4提供给乘法器524。表14所示的是由Walsh码发生器500生成的长度为8的Walsh码。
表14
   Walsh码序号     Walsh码
   W1     0101 0101
   W2     0011 0011
   W4     0000 1111
同时，把速率指示符的3个输入信息位分别提供给相关乘法器。表15所示的是3个输入信息位与相关乘法器之间的关系。
表15
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
    a2     乘法器524
因此，表16所示的是提供给各个乘法器的输入信息位和Walsh码。
表16
  乘法器     Walsh码/掩码     输入信息位
  乘法器520     W1＝0101 0101     a0
  乘法器522     W2＝0011 0011     a1
  乘法器524     W4＝0000 1111     a2
乘法器将如表16所示提供给它的输入信息位与Walsh码相乘，并且把它们的输出提供给XOR运算器540。具体地说，乘法器520逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。乘法器524逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器540。
同时，由于乘法器526、528、530和532接收到被初始化成‘0’的输入信息位a3、a4、a5和a6，因此，与来自Walsh码发生器500的Walsh码W8和W16和来自掩码发生器505的掩码M1和M2无关，乘法器526、528、530和532的输出不影响XOR运算器540的输出。具体地说，乘法器526和528与来自Walsh码发生器500的Walsh码W8和W16的值无关地输出含有均为值‘0’的编码码元的码元流。类似地，乘法器530和532与来自掩码发生器505的掩码M1和M2的值无关地输出每一个都含有均为值‘0’的编码码元的码元流。因此，乘法器526、528、530和532的输出不影响XOR运算器540的输出。把输入信息位a3、a4、a5和a6初始化成0等效于切断乘法器526、528、530和532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为8的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为8的编码码元流Ws定义为：
方程12
Ws＝(W1×a0)+(W2×a1)+(W4×a2)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，3)编码器中，由于从XOR运算器540输出的码元流具有8的长度，重复器550的重复频率是4。因此，控制器510向重复器550提供指令它重复输入信号四次的控制信号。响应该控制信号，重复器550重复从XOR运算器540输出的长度为8的码元流四次，把长度为32的码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，3)代码有关的收缩位置中的码元的控制信号。控制器510可以把速率指示符的长度信息(3个位)作为控制信号提供给收缩器560。然后，收缩器560从存储器570接收与速率指示符的3个输入信息位相对应的8个收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、3、5、6、7、8、16和24码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、3、5、6、7、8、16和24编码码元，输出24个编码码元。
第六，对编码器用作(24，2)编码器的另一种情况加以描述。把a0和a1的2-位速率指示符施加给编码器，并且，把施加给编码器的其余速率指示符a2、a3、a4、a5和a6初始化成0。同时，把指示把2-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为4的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为4的Walsh码W1和W2，并且把生成的Walsh码W1和W2分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520，和把Walsh码W2提供给乘法器522。表17所示的是由Walsh码发生器500生成的长度为8的Walsh码。
表17
  Walsh码序号     Walsh码
  W1     0101
  W2     0011
同时，把速率指示符的2个输入信息位分别提供给相关乘法器。表18所示的是2个输入信息位与相关乘法器之间的关系。
表18
    输入信息位     乘法器
    a0     乘法器520
    a1     乘法器522
因此，表19所示的是提供给各个乘法器的输入信息位和Walsh码。
表19
  乘法器     Walsh码/掩码     输入信息位
  乘法器520     W1＝0101     a0
  乘法器522     W2＝0011     a1
乘法器将如表19所示提供给它的输入信息位与Walsh码相乘，并且把它们的输出提供给XOR运算器540。具体地说，乘法器520逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。乘法器522逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器540。
同时，由于乘法器524、526、528、530和532接收到被初始化成‘0’的输入信息位a2、a3、a4、a5和a6，因此，与来自Walsh码发生器500的Walsh码W4、W8和W16和来自掩码发生器505的掩码M1和M2无关，乘法器524、526、528、530和532的输出不影响XOR运算器540的输出。具体地说，乘法器524、526和528与来自Walsh码发生器500的Walsh码W4、W8和W16的值无关地输出含有均为值‘0’的编码码元的码元流。类似地，乘法器530和532与来自掩码发生器505的掩码M1和M2的值无关地输出每一个都含有均为值‘0’的编码码元的码元流。因此，乘法器524、526、528、530和532的输出不影响XOR运算器540的输出，尽管把它们提供给XOR运算器540。把输入信息位a2、a3、a4、a5和a6初始化成0等效于切断乘法器524、526、528、530和532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为4的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为4的编码码元流Ws定义为：
方程13
Ws＝(W1×a0)+(W2×a1)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，2)编码器中，由于从XOR运算器540输出的码元流具有4的长度，重复器550的重复频率是8。因此，控制器510向重复器550提供指令它重复输入信号八次的控制信号。响应该控制信号，重复器550重复从XOR运算器540输出的长度为4的码元流八次，把长度为32的码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，2)代码有关的收缩位置中的码元的控制信号。然后，收缩器560接收从存储器570读取的8个收缩位置，并且从重复器550提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为32的编码码元当中，从存储器570读取的收缩位置中的8个码元。例如，当来自存储器570的收缩位置是第0、4、8、12、16、20、24和28码元位置时(如表1所示)，收缩器560从长度为32的编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元。
第七，对编码器用作(24，1)编码器的另一种情况加以描述。把a0的1-位速率指示符施加给编码器，并且，把施加给编码器的其余速率指示符a1、a2、a3、a4、a5和a6初始化成0。同时，把指示把1-位速率指示符施加给编码器的位信息提供给控制器510。然后，控制器510向Walsh码发生器500提供指令它生成长度为2的Walsh码的控制信号。一旦接收到控制信号，Walsh码发生器500就生成长度为2的Walsh码W1，并且把生成的Walsh码W1提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器520。表20所示的是由Walsh码发生器500生成的长度为2的Walsh码。
表20
   Walsh码序号     Walsh码
   W1     01
同时，把速率指示符的1个输入信息位提供给相关乘法器。表21所示的是1个输入信息位与相关乘法器之间的关系。
表21
    输入信息位     乘法器
    a0     乘法器520
因此，表22所示的是提供给乘法器的输入信息位和Walsh码。
表22
  乘法器     Walsh码/掩码   输入信息位
  乘法器520     W1＝01   a0
乘法器将如表22所示提供给它的输入信息位与Walsh码相乘，并且把它们的输出提供给XOR运算器540。具体地说，乘法器520逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器540。
同时，由于乘法器522、524、526、528、530和532接收到被初始化成‘0’的输入信息位a1、a2、a3、a4、a5和a6，因此，与来自Walsh码发生器500的Walsh码W2、W4、W8和W16和来自掩码发生器505的掩码M1和M2无关，乘法器522、524、526、528、530和532的输出不影响XOR运算器540的输出。具体地说，乘法器522、524、526和528与来自Walsh码发生器500的Walsh码W2、W4、W8和W16的值无关地输出每一个都由含有均为值‘0’的编码码元组成的码元流。类似地，乘法器530和532与来自掩码发生器505的掩码M1和M2的值无关地输出每一个都含有均为值‘0’的编码码元的码元流。因此，乘法器522、524、526、528、530和532的输出不影响XOR运算器540的输出，尽管把它们提供给XOR运算器540。把输入信息位a1、a2、a3、a4、a5和a6初始化成0等效于切断乘法器522、524、526、528、530和532的输出的开关操作。
然后，XOR运算器540以码元为单位对从乘法器520、522、524、526、528、530和532输出的长度为4的码元流进行异或运算，并且把它的输出提供给重复器550。
可以把从XOR运算器540输出的、长度为2的编码码元流Ws定义为：
方程14
Ws＝(W1×a0)
此刻，控制器510把在XOR运算器540的输出端上控制重复频率的控制信号提供给重复器550。在(24，1)编码器中，由于从XOR运算器540输出的码元流具有2的长度，重复器550的重复频率是32。因此，控制器510向重复器550提供指令它重复输入信号32次的控制信号。响应该控制信号，重复器550重复从XOR运算器540输出的长度为2的码元流32次，把长度为64的码元流提供给收缩器560。
此时，控制器510向收缩器560提供指令它收缩与(24，1)代码有关的收缩位置中的码元的控制信号。然后，收缩器560接收从存储器570读取的40个收缩位置，并且从重复器550提供的长度为64的编码码元中收缩40个收缩位置中的编码码元。也就是说，收缩器560收缩重复器550提供的长度为64的编码码元当中，从存储器570读取的收缩位置中的40个码元。例如，当来自存储器570的收缩位置是所有偶数码元位置和第1、3、5、7、9、11、13和15码元位置时(如表1所示)，收缩器560从长度为64的编码码元中收缩所有偶数编码码元和第1、3、5、7、9、11、13和15编码码元，输出24个编码码元。
第一实施例(解码器)
图6显示了与图5所示的编码器相对应的解码器的结构。下面针对解码器用作(24，1)解码器到(24，7)解码器的各种情况分别对解码器加以描述。
首先，对解码器用作与结合图5所述的(24，7)编码器相对应的(24，7)解码器的情况加以描述。(24，7)解码器接收由(24，7)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零(0)插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向(24，7)解码器提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，7)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与7个输入信息位相对应的8个收缩位置的信息。例如，与7个输入信息位相对应的收缩位置是第0、4、8、12、16、20、24和28码元位置或第0、1、2、3、4、5、6和7码元位置。
因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把具有32个编码码元的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，7)编码器的重复频率那么多次的码元的控制信号。由于(24，7)编码器没有进行码元重复，码元累加器600输出32个原样接收码元，把32个接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。然后，掩码发生器610生成长度均为32的掩码函数M1、M2和M1+M2，并且把掩码函数M1提供给乘法器602，把掩码函数M2提供给乘法器604，和把掩码函数M1+M2提供给乘法器606。掩码函数随收缩位置(或收缩模式)而改变。当使用收缩位置时，使用用在编码器中的掩码函数。然后，乘法器602以码元为单元将接收码元与掩码函数M1相乘，和乘法器604以码元为单元将接收码元与掩码函数M2相乘。此外，乘法器606以码元为单元将接收码元与掩码函数M1+M2相乘。在控制器630的控制下，切换器652把从乘法器602输出的码元流提供给相关性计算器622。在控制器630的控制下，切换器654把从乘法器604输出的码元流提供给相关性计算器624。在控制器630的控制下，切换器656把从乘法器606输出的码元流提供给相关性计算器626。然后，相关性计算器620计算长度为32的接收码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级没有使用掩码函数的掩码序号‘0’。相关性计算器622计算将长度为32的接收码元流与掩码函数M1相乘确定的码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级使用了掩码函数的掩码序号‘1’。相关性计算器624计算将长度为32的接收码元流与掩码函数M1相乘确定的码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级使用了掩码函数的掩码序号‘2’。相关性计算器626计算将长度为32的接收码元流与掩码函数M1+M2相乘确定的码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级使用了掩码函数的掩码序号‘3’。然后，相关性比较器640选择从相关性计算器620、622、624和626接收的值当中的最大值，将相应Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
其次，对解码器用作与结合图5所述的(24，6)编码器相对应的(24，6)解码器的情况加以描述。(24，6)解码器接收由(24，6)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零(0)插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向(24，6)解码器提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，6)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与6个输入信息位相对应的8个收缩位置的信息。例如，与6个输入信息位相对应的收缩位置是第0、1、2、3、4、5、6和7码元位置。
因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把具有32个编码码元的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，6)编码器的重复频率那么多次的码元的控制信号。由于(24，6)编码器已经进行了一次码元重复，码元累加器600输出32个原样接收码元，把32个接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。然后，掩码发生器610生成长度均为32的掩码函数M1和M2，并且把掩码函数M1提供给乘法器602，和把掩码函数M2提供给乘法器604。掩码函数随收缩位置(或收缩模式)而改变。当使用收缩位置时，使用用在编码器中的掩码函数。然后，乘法器602以码元为单元将接收码元与掩码函数M1相乘，和乘法器604以码元为单元将接收码元与掩码函数M2相乘。在控制器630的控制下，切换器652把从乘法器602输出的码元流提供给相关性计算器622。在控制器630的控制下，切换器654和656切断从乘法器604和606输出的码元流，因此，没有使用乘法器604和606的输出。然后，相关性计算器620计算长度为32的接收码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级没有使用掩码函数的掩码序号‘0’。相关性计算器622计算将长度为32的接收码元流与掩码函数M1相乘确定的码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示在前一级使用了掩码函数的掩码序号‘1’。然后，相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第三，对解码器用作与结合图5所述的(24，5)编码器相对应的(24，5)解码器的情况加以描述。(24，5)解码器接收由(24，5)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零(0)插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向(24，5)解码器提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，5)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与5个输入信息位相对应的8个收缩位置的信息。例如，与5个输入信息位相对应的收缩位置是第0、1、2、3、4、5、6和7码元位置。因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把具有32个编码码元的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，65编码器的重复频率那么多次的码元的控制信号。由于(24，5)编码器已经进行了一次码元重复，码元累加器600输出32个原样接收码元。把32个接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。由于在控制器6304的控制下，在乘法器602、604和606的输出节点上的切换器652、654是断开的，因此，乘法器602、604和606的输出被切断，使乘法器602、604和606不起作用。然后，控制器630向相关性计算器620提供指令它计算长度为32的接收码元流与具有相同码元长度的Wlash码(即长度为32的Wlash码)之间的相关性的控制信号。然后，相关性计算器620计算长度为32的接收码元流与长度为32的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和‘0’的掩码序列值。相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第四，对解码器用作与(24，4)编码器相对应的(24，4)解码器的另一种情况加以描述。(24，4)解码器接收由(24，4)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向零插入器650提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，4)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与4个输入信息位相对应的8个收缩位置的信息。例如，与4个输入信息位相对应的收缩位置是第0、1、2、3、4、5、6和16码元位置。因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把由32个编码码元组成的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，4)编码器的重复频率那么多次的码元的控制信号。
由于(24，4)编码器进行了两次码元重复，码元累加器600累加32个接收码元当中重复位置中的2个码元，并且输出长度为16的码元流。把从累加器600输出的16个接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。在控制器630的控制下，与乘法器602、604和606的输出节点相连接的切换器652、654和656断开，致使乘法器602、604和606的输出不起作用。然后，控制器630向相关性计算器620提供指令它计算接收码元流与长度相同的Walsh码(即长度为16的Walsh码)之间的相关性的控制信号。然后，相关性计算器620计算长度为16的接收码元流与长度为16的Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示掩码序号的值‘0’。然后，相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第五，对解码器用作与(24，3)编码器相对应的(24，3)解码器的另一种情况加以描述。(24，3)解码器接收由(24，3)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向零插入器650提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，3)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与3个输入信息位相对应的8个收缩位置的信息。例如，与3个输入信息位相对应的收缩位置是第0、3、5、6、7、8、16和24码元位置。因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把由32个编码码元组成的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，3)编码器的重复频率那么多次的码元的控制信号。
由于(24，3)编码器进行了四次码元重复，码元累加器600累加32个接收码元当中重复位置中的4个码元，并且输出长度为8的码元流。把从累加器600输出的长度为8的接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。在控制器630的控制下，与乘法器602、604和606的输出节点相连接的切换器652、654和656断开，致使乘法器602、604和606的输出不起作用。然后，控制器630向相关性计算器620提供指令它计算接收码元流与长度相同的Walsh码(即长度为8的Walsh码)之间的相关性的控制信号。然后，相关性计算器620计算长度为8的接收码元流与长度为8的8个Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示掩码序号的值‘0’。然后，相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第六，对解码器用作与(24，2)编码器相对应的(24，2)解码器的另一种情况加以描述。(24，2)解码器接收由(24，2)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向零插入器650提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，2)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与2个输入信息位相对应的收缩位置的信息。例如，与2个输入信息位相对应的8个收缩位置是第0、4、8、12、16、20、24和28码元位置。因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把由32个编码码元组成的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，2)编码器的重复频率那么多次的码元的控制信号。
由于(24，2)编码器进行了八次码元重复，码元累加器600累加32个接收码元当中重复位置中的8个码元，并且输出长度为4的码元流。把从累加器600输出的长度为4的接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。在控制器630的控制下，与乘法器602、604和606的输出节点相连接的切换器652、654和656断开，致使乘法器602、604和606的输出不起作用。然后，控制器630向相关性计算器620提供指令它计算接收码元流与长度相同的Walsh码(即长度为4的Walsh码)之间的相关性的控制信号。然后，相关性计算器620计算长度为4的接收码元流与长度为4的4个Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示掩码序号的值‘0’。然后，相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第七，对解码器用作与(24，1)编码器相对应的(24，1)解码器的另一种情况加以描述。(24，1)解码器接收由(24，1)编码器编码的、由其值为‘+1’或‘-1’的24个编码码元组成的编码码元流。将接收的编码码元流施加给零插入器650。
同时，一旦接收到预定代码长度信息，控制器630就向零插入器650提供指令它把‘0’，即‘+1’与‘-1’之间的中值插入与(24，1)编码器有关的收缩位置中的控制信号。在控制器630的控制下，零插入器650从存储器660接收有关与1个输入信息位相对应的收缩位置的信息。例如，与1个输入信息位相对应的收缩位置是所有偶数码元位置和第1、3、5、7、9、11、12和15码元位置。因此，零插入器650把‘0’插入构成接收编码码元流的24个编码码元当中存储器660提供的收缩位置中，并且把由64个编码码元组成的零插入码元流提供给码元累加器600。然后，控制器630向码元累加器600提供指令它累加重复了(24，1)编码器的重复频率那么多次的码元的控制信号。
由于(24，1)编码器进行了32次码元重复，码元累加器600累加32个接收码元当中重复位置中的32个码元，并且输出长度为2的码元流。把从累加器600输出的长度为2的接收码元提供给相关性计算器620，并且还把它提供给乘法器602、604和606。在控制器630的控制下，与乘法器602、604和606的输出节点相连接的切换器652、654和656断开，致使乘法器602、604和606的输出不起作用。然后，控制器630向相关性计算器620提供指令它计算接收码元流与长度相同的Walsh码(即长度为2的Walsh码)之间的相关性的控制信号。然后，相关性计算器620计算长度为2的接收码元流与长度为2的2个Walsh码之间的所有相关性，并且向相关性比较器640提供相关性最高的Walsh码序号、相关值、和指示掩码序号的值‘0’。然后，相关性比较器640将从相关性计算器620接收的Walsh码序号和掩码序号连接在一起，并且输出连接值作为解码位。
第二实施例(编码器)
图9显示了根据本发明第二实施例的、用作具有不同长度的(24，1)编码器到(24，7)编码器全部的编码器的结构。也就是说，图9所示的编码器利用长度为32的不同Walsh码或掩码编码1到7个输入信息位，输出具有24个编码码元的编码码元流。与根据第一实施例的编码器不同，根据第二实施例的编码器不包括码元重复器。
参照图9，控制器1110通过确定输入信息位数，控制编码操作。也就是说，控制器1110向收缩器1160提供指令它收缩与输入信息位相对应的8个收缩位置中的码元的控制信号。Walsh码发生器1100生成长度为32的Walsh码。例如，一旦接收到输入信息位，Walsh码发生器1100就生成长度为32的5个不同Walsh码。掩码发生器1105生成长度为32的掩码。例如，一旦接收到输入信息位，掩码发生器505就生成长度为32的2个不同掩码。
乘法器1120-1132将1到7个输入信息位与来自Walsh码发生器1100和掩码发生器1105的Walsh码和掩码一一对应地相乘，并且输出每一个都具有32个编码码元的编码码元流。XOR运算器1140对来自乘法器1120-1132的编码码元流进行异或运算，输出具有32个编码码元的一个编码码元流。把从XOR运算器1140输出的长度为32的编码码元流提供给收缩器1160。存储器1170存储与1到7个输入信息位的每一个相对应的8个收缩位置
表23所示的是存储在存储器1170的存储表中的、与输入信息位的个数相联系的收缩位置。
表23
输入信息位数 收缩位置
1 第1、3、5、7、9、11、13和15码元位置
2 第0、4、8、12、16、20、24和28码元位置
3 第0、3、5、6、7、8、16和24码元位置
4 第0、1、2、3、4、5、6和16码元位置
5 第0、1、2、3、4、5、6和7码元位置
6 第0、1、2、3、4、5、6和7码元位置
7 第0、1、2、3、4、5、6和7码元位置
收缩器1160从XOR运算器1140接收具有32个编码码元的编码码元流，在控制器1110的控制下，从32个编码码元中收缩从存储器1170中读取的8个收缩位置中的编码码元，输出具有24个编码码元的编码码元流。也就是说，如果输入信息位数是1，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第1、3、5、7、9、11、13和15码元，输出具有24个编码码元的编码码元流。如果输入信息位数是2，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、4、8、1 2、16、20、24和28码元，输出具有24个编码码元的编码码元流。如果输入信息位数是3，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、3、5、6、7、8、16和24码元，输出具有24个编码码元的编码码元流。如果输入信息位数是4，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、1、2、3、4、5、6和16码元，输出具有24个编码码元的编码码元流。如果输入信息位数是5，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、1、2、3、4、5、6和7码元，输出具有24个编码码元的编码码元流。如果输入信息位数是6，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、1、2、3、4、5、6和7码元，输出具有24个编码码元的编码码元流。如果输入信息位数是7，收缩器1160在控制器1110的控制下，从XOR运算器1140输出的32个编码码元中收缩第0、1、2、3、4、5、6和7码元，输出具有24个编码码元的编码码元流。
下面参照图9，针对编码器用作(24，1)编码器到(24，7)编码器的各种情况，分别对编码器加以描述。这里假设施加给编码器的输入信息位构成一个速率指示符。
首先，对编码器用作(24，7)编码器的一种情况加以描述。把a0、a1、a2、a3、a4、a5和a6的7-位速率指示符施加给编码器。然后，Walsh码发生器1100生成长度为32的Walsh码W1、W2、W4、W8和W16。Walsh码发生器1100可以在控制器1110的控制下进行操作，也可以在没有独立控制的情况下进行操作。图9显示了Walsh码发生器1100在没有独立控制的情况下进行操作的例子。把Walsh码发生器1100生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，把Walsh码W2提供给乘法器1122，把Walsh码W4提供给乘法器1124，把Walsh码W8提供给乘法器1126，和把Walsh码W16提供给乘法器1128。表24所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表24
   Walsh码序号     Walsh码
   W1     0101 0101 0101 0101 0101 0101 0101 0101
   W2     0011 0011 0011 0011 0011 0011 0011 0011
   W4     0000 1111 0000 1111 0000 1111 0000 1111
   W8     0000 0000 1111 1111 0000 0000 1111 1111
   W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，掩码发生器1105生成掩码M1＝0111 0111 0010 0100 0110 00000000 0000和M2＝0010 0110 0101 0100 0101 0100 0100 0000，并且把生成的掩码M1和M2分别提供给乘法器1130和1132。
同时，把速率指示符的7个输入信息位分别提供给相关乘法器。表25所示的是7个输入信息位与相关乘法器之间的关系。
表25
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
    a2     乘法器1124
    a3     乘法器1126
    a4     乘法器1128
    a5     乘法器1130
    a6     乘法器1132
因此，表26所示的是提供给各个乘法器的输入信息位和Walsh码或掩码。
表26
  乘法器  Walsh码/掩码     输入信息位
  乘法器1120  W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器1122  W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器1124  W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器1126  W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
  乘法器1128  W16＝0000 0000 0000 0000 1111 1111 1111 1111     a4
  乘法器1130  M1＝0111 0111 0010 0100 0110 0000 0000 0000     a5
  乘法器1132  M2＝0010 0110 0101 0100 0101 0100 0100 0000     a6
乘法器将如表26所示提供给它的输入信息位与Walsh码或掩码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。乘法器1124逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器1140。乘法器1126逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器1140。乘法器1128逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器1140。乘法器1130逐个码元地将输入信息位a5与掩码M1相乘，并且把它的输出提供给XOR运算器1140。乘法器1132逐个码元地将输入信息位a6与掩码M2相乘，并且把它的输出提供给XOR运算器1140。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程15
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)+(M1×a5)+(M2×a6)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，7)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、1、2、3、4、5、6和7码元位置时，收缩器1160从长度为32的编码码元中收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元。
其次，对编码器用作(24，6)编码器的一种情况加以描述。把a0、a1、a2、a3、a4和a5的6-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1、W2、W4、W8和W16。把Walsh码发生器1100生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，把Walsh码W2提供给乘法器1122，把Walsh码W4提供给乘法器1124，把Walsh码W8提供给乘法器1126，和把Walsh码W16提供给乘法器1128。表27所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表27
   Walsh码序号     Walsh码
   W1     0101 0101 0101 0101 0101 0101 0101 0101
   W2     0011 0011 0011 0011 0011 0011 0011 0011
   W4     0000 1111 0000 1111 0000 1111 0000 1111
   W8     0000 0000 1111 1111 0000 0000 1111 1111
   W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，掩码发生器1105生成掩码M1＝0111 0111 0010 0100 0110 00000000 0000，并且把生成的掩码M1提供给乘法器1130。
同时，把速率指示符的6个输入信息位分别提供给相关乘法器。表28所示的是6个输入信息位与相关乘法器之间的关系。
表28
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
    a2     乘法器1124
    a3     乘法器1126
    a4     乘法器1128
    a5     乘法器1130
因此，表29所示的是提供给各个乘法器的输入信息位和Walsh码或掩码。
表29
  乘法器   Walsh码/掩码     输入信息位
  乘法器1120   W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器1122   W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器1124   W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器1126   W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
  乘法器1128   W16＝0000 0000 0000 0000 1111 1111 1111 1111     a4
  乘法器1130   M1＝0111 0111 0010 0100 0110 0000 0000 0000     a5
乘法器将如表29所示提供给它的输入信息位与Walsh码或掩码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。乘法器1124逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器1140。乘法器1126逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器1140。乘法器1128逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器1140。乘法器1130逐个码元地将输入信息位a5与掩码M1相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1132的输入信息位a6被初始化成0，因此，与来自掩码发生器1105的掩码M2无关，乘法器1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1132与来自掩码发生器1105的码元流的码元值无关地输出由均为值‘0’的编码码元组成的码元流。因此，乘法器1132的输出不影响XOR运算器1140的输出。把输入信息位初始化成0等效于切断乘法器1132的输出的开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程16
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)+(M1×a5)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，6)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩X0R运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、4、8、12、20、24和28码元位置时，收缩器1160从长度为32的编码码元中收缩第0、4、8、12、20、24和28编码码元，输出24个编码码元。
但是，可选地，(24，6)编码器可以从长度为32的编码码元流中收缩第0、1、2、3、4、5、6和7代码码元，以便降低硬件复杂度。在这种情况下，掩码发生器1105生成掩码M1＝0000 0000 1110 1000 1101 1000 1100 0000。例如，当来自存储器1170的收缩位置是第0、1、2、3、4、5、6和7码元位置时，收缩器1160从长度为32的编码码元中收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元。
第三，对编码器用作(24，5)编码器的一种情况加以描述。把a0、a1、a2、a3和a4的5-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a5和a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1、W2、W4、W8和W16。把Walsh码发生器1100生成的Walsh码W1、W2、W4、W8和W16分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，把Walsh码W2提供给乘法器1122，把Walsh码W4提供给乘法器1124，把Walsh码W8提供给乘法器1126，和把Walsh码W16提供给乘法器1128。表30所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表30
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
  W8     0000 0000 1111 1111 0000 0000 1111 1111
  W16     0000 0000 0000 0000 1111 1111 1111 1111
同时，把速率指示符的5个输入信息位分别提供给相关乘法器。表31所示的是5个输入信息位与相关乘法器之间的关系。
表31
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
    a2     乘法器1124
    a3     乘法器1126
    a4     乘法器1128
因此，表32所示的是提供给各个乘法器的输入信息位和Walsh码。
表32
  乘法器  Walsh码/掩码     输入信息位
  乘法器1120  W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器1122  W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器1124  W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器1126  W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
  乘法器1128  W16＝0000 0000 0000 0000 1111 1111 1111 1111     a4
乘法器将如表32所示提供给它的输入信息位与Walsh码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。乘法器1124逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器1140。乘法器1126逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器1140。乘法器1128逐个码元地将输入信息位a4与Walsh码W16相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1130和1132的输入信息位a5和a6被初始化成0，因此，与来自掩码发生器1105的掩码M1和M2无关，乘法器1130和1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1130和1132与来自掩码发生器1105的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器1130和1132的输出不影响XOR运算器1140的输出。把输入信息位a5和a6初始化成0等效于切断乘法器1130和1132的输出的开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程17
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)+(W16×a4)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，5)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、4、8、12、20、24和28码元位置时，收缩器1160从长度为32的编码码元中收缩第0、4、8、12、20、24和28编码码元，输出24个编码码元。
但是，可选地，(24，5)编码器可以从长度为32的编码码元流中收缩第0、1、2、3、4、5、6和7代码码元，以便降低硬件复杂度。例如，当来自存储器1170的收缩位置是第0、1、2、3、4、5、6和7码元位置时，收缩器1160从长度为32的编码码元中收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元。
第四，对编码器用作(24，4)编码器的一种情况加以描述。把a0、a1、a2和a3的4-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a4、a5和a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1、W2、W4和W8。把Walsh码发生器1100生成的Walsh码W1、W2、W4和W8分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，把Walsh码W2提供给乘法器1122，把Walsh码W4提供给乘法器1124，和把Walsh码W8提供给乘法器1126。表33所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表33
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
  W8     0000 0000 1111 1111 0000 0000 1111 1111
同时，把速率指示符的4个输入信息位分别提供给相关乘法器。表34所示的是4个输入信息位与相关乘法器之间的关系。
表34
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
    a2     乘法器1124
    a3     乘法器1126
因此，表35所示的是提供给各个乘法器的输入信息位和Walsh码。
表35
  乘法器  Walsh码/掩码     输入信息位
  乘法器1120  W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器1122  W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器1124  W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
  乘法器1126   W8＝0000 0000 1111 1111 0000 0000 1111 1111     a3
乘法器将如表35所示提供给它的输入信息位与Walsh码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。乘法器1124逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器1140。乘法器1126逐个码元地将输入信息位a3与Walsh码W8相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1128、1130和1132的输入信息位a4、a5和a6被初始化成0，因此，与来自Walsh码发生器1100的Walsh码W16和来自掩码发生器1105的掩码M1和M2无关，乘法器1128、1130和1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1128、1130和1132与来自Walsh码发生器1100和掩码发生器1105的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器1128、1130和1132的输出不影响XOR运算器1140的输出。把输入信息位a4、a5和a6初始化成0等效于切断乘法器1128、1130和1132的输出的开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程18
Ws＝(W1×a0)+(W2×a1)+(W4×a2)+(W8×a3)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，4)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收与4个输入信息位相对应的8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、1、2、3、4、5、6和16码元位置时，收缩器1160从长度为32的编码码元中收缩第0、1、2、3、4、5、6和16编码码元，输出24个编码码元。
第五，对编码器用作(24，3)编码器的一种情况加以描述。把a0、a1和a2的3-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a3、a4、a5和a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1、W2和W4。把Walsh码发生器1100生成的Walsh码W1、W2和W4分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，把Walsh码W2提供给乘法器1122，和把Walsh码W4提供给乘法器1124。表36所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表36
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
  W4     0000 1111 0000 1111 0000 1111 0000 1111
同时，把速率指示符的3个输入信息位分别提供给相关乘法器。表37所示的是3个输入信息位与相关乘法器之间的关系。
表37
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
    a2     乘法器1124
因此，表38所示的是提供给各个乘法器的输入信息位和Walsh码。
表38
  乘法器   Walsh码/掩码     输入信息位
  乘法器1120   W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
  乘法器1122   W2＝0011 0011 0011 0011 0011 0011 0011 0011     a1
  乘法器1124   W4＝0000 1111 0000 1111 0000 1111 0000 1111     a2
乘法器将如表38所示提供给它的输入信息位与Walsh码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。乘法器1124逐个码元地将输入信息位a2与Walsh码W4相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1126、1128、1130和1132的输入信息位a3、a4、a5和a6被初始化成0，因此，与来自Walsh码发生器1100的Walsh码W8和W16和来自掩码发生器1105的掩码M1和M2无关，乘法器1126、1128、1130和1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1126、1128、1130和1132与来自Walsh码发生器1100和掩码发生器1105的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器1126、1128、1130和1132的输出不影响XOR运算器1140的输出。把输入信息位a3、a4、a5和a6初始化成0等效于切断乘法器1126、1128、1130和1132的输出的开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程19
Ws＝(W1×a0)+(W2×a1)+(W4×a2)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，3)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、3、5、6、7、8、16和24码元位置时，收缩器1160从长度为32的编码码元中收缩第0、3、5、6、7、8、16和24编码码元，输出24个编码码元。
第六，对编码器用作(24，2)编码器的一种情况加以描述。把a0和a1的2-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a2、a3、a4、a5和a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1和W2。把Walsh码发生器1100生成的Walsh码W1和W2分别提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120，和把Walsh码W2提供给乘法器1122。表39所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表39
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
  W2     0011 0011 0011 0011 0011 0011 0011 0011
同时，把速率指示符的2个输入信息位分别提供给相关乘法器。表40所示的是2个输入信息位与相关乘法器之间的关系。
表40
    输入信息位     乘法器
    a0     乘法器1120
    a1     乘法器1122
因此，表41所示的是提供给各个乘法器的输入信息位和Walsh码。
表41
  乘法器  Walsh码/掩码   输入信息位
  乘法器1120  W1＝0101 0101 0101 0101 0101 0101 0101 0101   a0
  乘法器1122  W2＝0011 0011 0011 0011 0011 0011 0011 0011   a1
乘法器将如表41所示提供给它的输入信息位与Walsh码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。乘法器1122逐个码元地将输入信息位a1与Walsh码W2相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1124、1126、1128、1130和1132的输入信息位a2、a3、a4、a5和a6被初始化成0，因此，与来自Walsh码发生器1100的Walsh码W4、W8和W16和来自掩码发生器1105的掩码M1和M2无关，乘法器1124、1126、1128、1130和1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1124、1126、1128、1130和1132与来自Walsh码发生器1100和掩码发生器1105的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器1124、1126、1128、1130和1132的输出不影响XOR运算器1140的输出。把输入信息位a2、a3、a4、a5和a6初始化成0等效于切断乘法器1124、1126、1128、1130和1132的输出均开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程20
Ws＝(W1×a0)+(W2×a1)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，2)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第0、4、8、12、16、20、24和28码元位置时，收缩器1160从长度为32的编码码元中收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元。
第七，对编码器用作(24，1)编码器的一种情况加以描述。把a0的1-位速率指示符施加给编码器，并且，把施加给编码器的其它速率指示符a1、a2、a3、a4、a5和a6初始化成0。然后，Walsh码发生器1100生成长度为32的Walsh码W1。把Walsh码发生器1100生成的Walsh码W1提供给相关乘法器。具体地说，把Walsh码W1提供给乘法器1120。表42所示的是由Walsh码发生器1100生成的长度为32的Walsh码。
表42
  Walsh码序号     Walsh码
  W1     0101 0101 0101 0101 0101 0101 0101 0101
同时，把速率指示符的1个输入信息位提供给相关乘法器。表43所示的是1个输入信息位与相关乘法器之间的关系。
表43
    输入信息位     乘法器
    a0     乘法器1120
因此，表44所示的是提供给各个乘法器的输入信息位和Walsh码。
表44
    乘法器     Walsh码/掩码   输入信息位
  乘法器1120   W1＝0101 0101 0101 0101 0101 0101 0101 0101     a0
乘法器将如表44所示提供给它的输入信息位与Walsh码相乘，并且把它们的结果提供给XOR运算器1140。具体地说，乘法器1120逐个码元地将输入信息位a0与Walsh码W1相乘，并且把它的输出提供给XOR运算器1140。
同时，由于施加给乘法器1122、1124、1126、1128、1130和1132的输入信息位a1、a2、a3、a4、a5和a6被初始化成0，因此，与来自Walsh码发生器1100的Walsh码W2、W4、W8和W16和来自掩码发生器1105的掩码M1和M2无关，乘法器1122、1124、1126、1128、1130和1132的输出不影响XOR运算器1140的输出。也就是说，乘法器1122、1124、1126、1128、1130和1132与来自Walsh码发生器1100和掩码发生器1105的码元流的码元值无关地输出每一个由均为值‘0’的编码码元组成的码元流。因此，乘法器1122、1124、1126、1128、1130和1132的输出不影响XOR运算器1140的输出。把输入信息位a1、a2、a3、a4、a5和a6初始化成0等效于切断乘法器1122、1124、1126、1128、1130和1132的输出的开关操作。
然后，XOR运算器1140以码元为单位对从乘法器1120、1122、1124、1126、1128、11130和1132输出的长度为32的码元流进行异或运算，并且把它的输出提供给收缩器1160。
然后，把从XOR运算器1140输出的、长度为32的编码码元流Ws定义为：
方程21
Ws＝(W1×a0)
此刻，控制器1110向收缩器1160提供指令它收缩与(24，1)代码有关的收缩位置中的码元的控制信号。然后，收缩器1160从存储器1170接收8个收缩位置，并且从XOR运算器1140提供的长度为32的编码码元中收缩8个收缩位置中的编码码元。也就是说，收缩器1160收缩XOR运算器1140提供的长度为32的编码码元当中，从存储器1170读取的收缩位置中的8个码元。例如，当来自存储器1170的收缩位置是第1、3、5、7、9、11、13和15码元位置时，收缩器1160从长度为32的编码码元中收缩第1、3、5、7、9、11、13和15编码码元，输出24个编码码元。
如上所述，本发明不仅实现了复杂度最低、性能最佳的速率指示符编码设备和方法，而且通过利用收缩扩充一阶Reed-Muller码的设备和方法，使用了最佳码字。并且，本发明利用收缩扩充一阶Reed-Muller码的设备和方法，以便在解码过程中使用快速Hadmard逆变换，从而可以使硬件复杂度降到最低，和生成在纠错性能方面最佳的代码。最后，本发明支持从(24，4)编码器到(24，7)编码器的全部编码器，因此保证了有效的编码。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (74)

1.一种在移动通信系统中的编码方法，用于接收1到7个输入信息位，和输出取决于输入信息位的、具有24个编码码元的编码码元流，该编码方法包括如下步骤：
(a)利用均具有预定长度的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2，编码输入信息位的每一位，和输出具有预定个数编码码元的编码码元流；
(b)事先确定数组收缩位置，每一个与可能个输入信息位的每一位相对应，和从事先确定的那个组的收缩位置当中，确定与输入信息位数相对应的收缩位置；和
(c)从具有预定个数的编码码元的编码码元流中，收缩确定收缩位置中的编码码元，和输出具有24个编码码元的编码码元流。
2.根据权利要求1所述的编码方法，其中，步骤(a)包括如下步骤：
确定取决于输入信息位的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2的长度，和输出Walsh码W1、W2、W4、W8和W16、和掩码M1和M2当中，与依次选择的输入信息位相对应的Walsh码和掩码；
用相应的Walsh码和掩码编码输入信息位，和输出输入信息位那么多的编码码元流；
对编码码元流进行异或运算，以获得一个编码码元流；和
重复一个编码码元流预定次数，输出具有预定个数编码码元的编码码元流。
3.根据权利要求2所述的编码方法，其中，当输入信息位数是1时，输出与1个输入信息位相对应的长度为2的Walsh码W1。
4.根据权利要求3所述的编码方法，其中，当输入信息位数是1时，用长度为2的Walsh码W1编码输入信息位，输出编码码元流，和重复编码码元流32次，从而输出具有64个编码码元的编码码元流。
5.根据权利要求4所述的编码方法，其中，当输入信息位数是1时，把所有偶数码元位置和第1、3、5、7、9、11、13和15码元位置确定为收缩位置。
6.根据权利要求2所述的编码方法，其中，当输入信息位数是2时，输出与2个输入信息位相对应的长度为4的Walsh码W1和W2。
7.根据权利要求6所述的编码方法，其中，当输入信息位数是2时，用长度为4的2个Walsh码W1和W2编码输入信息位，输出2个编码码元流，和重复通过对输出的2个编码码元流进行异或运算获得的一个编码码元流8次，输出具有32个编码码元的编码码元流。
8.根据权利要求7所述的编码方法，其中，当输入信息位数是2时，把第0、4、8、12、16、20、24和28码元位置确定为收缩位置。
9.根据权利要求2所述的编码方法，其中，当输入信息位数是3时，输出与3个输入信息位相对应的长度为8的Walsh码W1、W2和W4。
10.根据权利要求9所述的编码方法，其中，当输入信息位数是3时，用长度为8的3个Walsh码W1、W2和W4编码输入信息位，输出3个编码码元流，和重复通过对3个编码码元流进行异或运算获得的一个编码码元流4次，输出具有32个编码码元的编码码元流。
11.根据权利要求10所述的编码方法，其中，当输入信息位数是3时，把第0、3、5、6、7、8、16和24码元位置确定为收缩位置。
12.根据权利要求2所述的编码方法，其中，当输入信息位数是4时，输出与4个输入信息位相对应的长度为16的Walsh码W1、W2、W4和W8。
13.根据权利要求12所述的编码方法，其中，当输入信息位数是4时，用长度为16的4个Walsh码W1、W2、W4和W8编码输入信息位，输出4个编码码元流，和重复通过对4个编码码元流进行异或运算获得的一个编码码元流2次，输出具有32个编码码元的编码码元流。
14.根据权利要求13所述的编码方法，其中，当输入信息位数是4时，把第0、1、2、3、4、5、6和16码元位置确定为收缩位置。
15.根据权利要求2所述的编码方法，其中，当输入信息位数是5时，输出长度为32的所有Walsh码W1、W2、W4、W8和W16。
16.根据权利要求15所述的编码方法，其中，当输入信息位数是5时，用长度为32的5个Walsh码W1、W2、W4、W8和W16编码输入信息位，输出5个编码码元流，和对5个编码码元流进行异或运算，输出一个编码码元流。
17.根据权利要求16所述的编码方法，其中，当输入信息位数是5时，把第0、4、8、12、16、20、24和28码元位置确定为收缩位置。
18.根据权利要求16所述的编码方法，其中，当输入信息位数是5时，把第0、1、2、3、4、5、6和7码元位置确定为收缩位置。
19.根据权利要求2所述的编码方法，其中，当输入信息位数是6时，输出长度为32的所有Walsh码W1、W2、W4、W8和W16、和长度为32的一个掩码M1。
20.根据权利要求19所述的编码方法，其中，当输入信息位数是6时，用长度为32的5个Walsh码W1、W2、W4、W8和W16和长度为32的一个掩码M1编码输入信息位，输出6个编码码元流，和对6个编码码元流进行异或运算，输出一个编码码元流。
21.根据权利要求20所述的编码方法，其中，当输入信息位数是6时，掩码M1是0000 0000 1110 1000 1101 1000 1100 0000和把第0、4、8、12、16、20、24和28码元位置确定为收缩位置。
22.根据权利要求20所述的编码方法，其中，当输入信息位数是6时，掩码M1是0000 0000 1110 1000 11011000 1100 0000和把第0、1、2、3、4、5、6和7码元位置确定为收缩位置。
23.根据权利要求2所述的编码方法，其中，当输入信息位数是7时，输出长度为32的所有Walsh码W1、W2、W4、W8和W16、和长度为32的一个掩码M1和M2。
24.根据权利要求23所述的编码方法，其中，当输入信息位数是7时，用长度为32的5个Walsh码W1、W2、W4、W8和W16和长度为32的2个掩码M1和M2编码输入信息位，输出7个编码码元流，和对7个编码码元流进行异或运算，输出一个编码码元流。
25.根据权利要求24所述的编码方法，其中，当输入信息位数是7时，掩码M1是0111 0111 0010 0100 0110 0000 0000 0000，掩码M2是0010 01100101 0100 0101 0100 0100 0000，和把第0、4、8、12、16、20、24和28码元位置确定为收缩位置。
26.根据权利要求24所述的编码方法，其中，当输入信息位数是7时，掩码M1是0111 0111 0010 0100 0110 0000 0000 0000，掩码M2是0010 01100101 0100 0101 0100 0100 0000，和把第0、1、2、3、4、5、6和7码元位置确定为收缩位置。
27.根据权利要求1所述的编码方法，其中，Walsh码W1、W2、W4、W8和W16和掩码M1和M2都具有32的预定长度。
28.根据权利要求27所述的编码方法，其中，对通过利用相应Walsh码W1、W2、W4、W8和W16或掩码M1和M2编码输入信息位确定的编码码元流进行异或运算，输出一个编码码元流，和取决于输入信息位数的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置     7 第0、1、2、3、4、5、6和7码元位置
29.根据权利要求27所述的编码方法，其中，对通过利用相应Walsh码W1、W2、W4、W8和W16或掩码M1和M2编码输入信息位确定的编码码元流进行异或运算，输出一个编码码元流，和取决于输入信息位数的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
30.根据权利要求27所述的编码方法，其中，为7个输入信息位生成的掩码M1和M2分别是0111 0111 0010 0100 0110 0000 0000 0000、和0010 01100101 0100 0101 0100 0100 0000。
31.根据权利要求27所述的编码方法，其中，为6个输入信息位生成的掩码M1是0111 0111 0010 0100 0110 0000 0000 0000。
32.一种在移动通信系统中的编码设备，用于接收1到7个输入信息位，和取决于输入信息位，输出具有24个编码码元的编码码元流，该编码设备包括：
Walsh码发生器，用于生成具有预定长度的5个不同Walsh码W1、W2、W4、W8和W16；
掩码发生器，用于生成2个不同的掩码M1和M2；
数个乘法器，用于一一对应地将输入信息位与从Walsh码W1、W2、W4、W8和W16和掩码M1和M2中选出的一个相乘，输出预定个数的编码码元流；
XOR运算器，用于对乘法器输出的编码码元流进行异或运算，和输出一个编码码元流；和
收缩器，用于确定与输入信息位数相对应的收缩位置，收缩位置是为输入信息位从与可能个输入信息位的每一位相对应的数组收缩位置中选出的，从来自XOR运算器的编码码元流中，收缩确定收缩位置中的编码码元，和输出具有24个编码码元的编码码元流。
33.根据权利要求32所述的编码设备，还包括重复器，用于重复来自XOR运算器的编码码元流，以便使来自XOR运算器的编码码元流具有所需个数的编码码元。
34.根据权利要求33所述的编码设备，还包括控制器，用于确定取决于输入信息位数的Walsh码W1、W2、W4、W8和W16、和掩码M1和M2的长度，控制Walsh码发生器和掩码发生器输出与数个输入信息位的每一位相对应的Walsh码和掩码，和确定重复器的重复频率和收缩位置。
35.根据权利要求34所述的编码设备，其中，当输入信息位数是1时，控制器控制Walsh码发生器生成与1个输入信息位相对应的长度为2的Walsh码W1，和控制重复器重复来自XOR运算器的编码码元流32次。
36.根据权利要求35所述的编码方法，其中，收缩器在控制器的控制下，从来自重复器的64个编码码元流当中，收缩所有偶数编码码元和第1、3、5、7、9、11、13和15编码码元、输出24个编码码元的编码码元流。
37.根据权利要求34所述的编码设备，其中，当输入信息位数是2时，控制器控制Walsh码发生器生成与2个输入信息位相对应的长度为4的Walsh码W1和W2，和控制重复器重复来自XOR运算器的编码码元流8次。
38.根据权利要求35所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、4、8、12、16、20、24和28编码码元、输出24个编码码元的编码码元流。
39.根据权利要求34所述的编码设备，其中，当输入信息位数是3时，控制器控制Walsh码发生器生成与3个输入信息位相对应的长度为8的Walsh码W1、W2和W4，和控制重复器重复来自XOR运算器的编码码元流4次。
40.根据权利要求39所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、3、5、6、7、8、16和24编码码元，输出24个编码码元的编码码元流。
41.根据权利要求34所述的编码设备，其中，当输入信息位数是4时，控制器控制Walsh码发生器生成与4个输入信息位相对应的长度为16的Walsh码W1、W2、W4和W8，和控制重复器重复来自XOR运算器的编码码元流2次。
42.根据权利要求41所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、1、2、3、4、5、6和16编码码元，输出24个编码码元的编码码元流。
43.根据权利要求34所述的编码设备，其中，当输入信息位数是5时，控制器控制Walsh码发生器生成长度为32的所有Walsh码W1、W2、W4、W8和W16，和控制重复器不重复来自XOR运算器的编码码元流。
44.根据权利要求43所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元的编码码元流。
45.根据权利要求43所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元的编码码元流。
46.根据权利要求34所述的编码设备，其中，当输入信息位数是6时，控制器控制Walsh码发生器生成长度为32的所有Walsh码W1、W2、W4、W8和W16，控制掩码发生器生成长度为32的一个掩码M1，和控制重复器不重复来自XOR运算器的编码码元流。
47.根据权利要求46所述的编码设备，其中，由掩码发生器生成的掩码M1是0000 0000 1110 1000 1101 1000 1100 0000。
48.根据权利要求47所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元的编码码元流。
49.根据权利要求47所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元的编码码元流。
50.根据权利要求34所述的编码设备，其中，当输入信息位数是7时，控制器控制Walsh码发生器生成长度为32的所有Walsh码W1、W2、W4、W8和W16，控制掩码发生器生成长度为32的2个掩码M1和M2，和控制重复器不重复来自XOR运算器的编码码元流。
51.根据权利要求50所述的编码设备，其中，由掩码发生器生成的掩码M1是0111 0111 0010 0100 0110 0000 0000 0000。
52.根据权利要求51所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、4、8、12、16、20、24和28编码码元，输出24个编码码元的编码码元流。
53.根据权利要求51所述的编码设备，其中，收缩器在控制器的控制下，从来自重复器的32个编码码元流当中，收缩第0、1、2、3、4、5、6和7编码码元，输出24个编码码元的编码码元流。
54.根据权利要求32所述的编码设备，其中，Walsh码W1、W2、W4、W8和W16、和掩码M1和M2都具有32的长度。
55.根据权利要求54所述的编码设备，其中，与输入信息位数相对应的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置     7 第0、1、2、3、4、5、6和7码元位置
56.根据权利要求54所述的编码设备，其中，与输入信息位数的收缩位置如下：   输入信息位数     收缩位置
    1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
57.根据权利要求54所述的编码设备，其中，如果输入信息位数是7，那么，掩码发生器生成的掩码M1和M2分别是0111 0111 0010 0100 0110 00000000 0000、和0010 0110 0101 0100 0101 0100 0100 0000。
58.根据权利要求54所述的编码设备，其中，如果输入信息位数是6，那么，掩码发生器生成的掩码M1是0111 0111 0010 0100 0110 0000 00000000。
59.一种在移动通信系统中的解码方法，用于接收具有24个编码码元的编码码元流，和从编码码元流中输出1到7个输入信息位，该解码方法包括如下步骤：
根据输入信息位的长度信息，确定收缩位置；
把零(0)插入接收的编码码元流的确定收缩位置中，和输出具有预定个数编码码元的编码码元流；
通过具有根据输入信息位的长度信息确定的长度的那些Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2，测量零插入编码码元流的相关值；和
根据测量的相关值输出输入信息位。
60.根据权利要求59所述的解码方法，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 偶数码元位置和第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置     7 第0、1、2、3、4、5、6和7码元位置
61.根据权利要求59所述的解码方法，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 偶数码元位置和第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
62.根据权利要求59所述的解码方法，其中，根据输入信息位的长度信息确定的那些Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2的长度如下：     输入信息位的长度信息    Walsh码和掩码的长度     1个位    2     2个位    4     3个位    8     4个位    15     5个位    32     6个位    32     7个位    32
63.根据权利要求62所述的解码方法，还包括如下步骤，以Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2的长度为单位累加零插入编码码元流的编码码元，和输出多达那些Walsh码和掩码的长度的累加编码码元。
64.根据权利要求59所述的解码方法，其中，零插入编码码元流含有32个编码码元。
65.根据权利要求64所述的解码方法，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置
    2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置     7 第0、1、2、3、4、5、6和7码元位置
66.根据权利要求64所述的解码方法，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
67.一种在移动通信系统中的解码设备，用于接收具有24个编码码元的编码码元流，和从编码码元流中输出1到7个输入信息位。该解码设备包括：
零插入器，用于根据输入信息位的长度信息，把零(0)插入编码码元流的不同收缩位置中；
相关性测量器，用于通过具有根据输入信息位的长度信息确定的长度的那些Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2，测量零插入编码码元流的相关值；和
相关性比较器，用于根据测量的相关值输出输入信息位。
68.根据权利要求67所述的解码设备，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 偶数码元位置和第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置
    7 第0、1、2、3、4、5、6和7码元位置
69.根据权利要求67所述的解码设备，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 偶数码元位置和第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
70.根据权利要求67所述的解码设备，其中，根据输入信息位的长度信息确定的那些Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2的长度如下：     输入信息位的长度信息    Walsh码和掩码的长度     1个位    2     2个位    4     3个位    8     4个位    15     5个位    32     6个位    32     7个位    32
71.根据权利要求70所述的解码设备，还包括码元累加器，用于以那些Walsh码W1、W2、W4、W8和W16、和那些掩码M1和M2的长度为单位累加零插入编码码元流的编码码元，和输出多达那些Walsh码和那些掩码的长度的累加编码码元。
72.根据权利要求67所述的解码设备，其中，零插入编码码元流含有32个编码码元。
73.根据权利要求72所述的解码设备，其中，取决于输入信息位的长度信息的收缩位置如下：   输入信息位数     收缩位置
    1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、1、2、3、4、5、6和7码元位置     6 第0、1、2、3、4、5、6和7码元位置     7 第0、1、2、3、4、5、6和7码元位置
74.根据权利要求72所述的解码设备，其中，取决于输入信息位的长度信息的收缩位置如下：     输入信息位数 收缩位置     1 第1、3、5、7、9、11、13和15码元位置     2 第0、4、8、12、16、20、24和28码元位置     3 第0、3、5、6、7、8、16和24码元位置     4 第0、1、2、3、4、5、6和16码元位置     5 第0、4、8、12、16、20、24和28码元位置     6 第0、4、8、12、16、20、24和28码元位置     7 第0、4、8、12、16、20、24和28码元位置
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