CN1460000A - 电路基板的图案化制程 - Google Patents

Abstract

一种电路基板的图案化制程，适用于电路基板上的极细微线路及微小通孔的制作。是利用至少一印模，其表面吸附有可抑制金属成核特性的薄膜，在需要形成图案化金属层的步骤时，先将该印模接触于基板表面，使该薄膜转印至基板上，然后进行金属层沉积步骤，则金属将选择性沉积于未被自组装分子覆盖的部分，而直接形成图案化的金属层。

Description

电路基板的图案化制程

技术领域

本发明涉及一种电路基板的图案化制程，特别是一种有关于通过吸附具有抑制金属成核特性的薄膜，如自组装单层膜(Self-AssembledMonolayers，也称自组装分子层)的印模(stamp)，对电路基板进行金属层选择性沉积步骤，以形成微小通孔及线路图案的制程。

背景技术

目前电路板或基板制造厂商制造的多层集成电路基板有向微小化发展的趋势，不但其电路布线的线宽极细，且布设的电路布线导通管道的通孔(via)、导通孔(Plate Through Hole，简称PTH)等，其孔径皆在100μm以下，而线宽更在50μm以下。因而为实现更高的密度及精确度要求，制造微小孔径且具备高密度良好电路设计的单层或多层集成电路基板的技术也得到了迅速的发展。随着电路板的广泛应用，且深宽比愈高的情况下，在相当精密的集成电路基板中制造电性能良好的导通孔、微细线路及微小盲孔是该行业尽力钻研发展的目标。

图1A至图1E是现有技术于集成电路基板的图案化制程，其步骤包括：

(a)提供一基材作为集成电路基板10的主体，在该集成电路基板10的上、下侧表面分别覆盖有上、下金属层11、12，以作为后续定义电路布线之用；

(b)在集成电路基板10表面预定位置处定位出通孔位置，以机械钻孔等方式穿透，形成多个贯穿该集成电路基板10的通孔13；

(c)在上述通孔13的内侧表面上镀上一层完整面铜14，以形成具导通作用的导通孔13a；

(d)对集成电路基板10的上、下侧表面的上、下金属层11、12依所设计的电路布线形态进行微影、蚀刻等步骤，以定义出上、下电路层11a、12a；

(e)以填充材如缘漆等材质，对所述各导通孔13a进行塞孔，以形成完整的导电栓15结构。最后通常会再以将保护层(图中未示)覆盖于集成电路基板10的上、下电路层11a、12a表面作保护。

以上所述仅为单层集成电路基板的一般制程，在多层集成电路基板的趋势下，只要将各单层电路基板施以定义通孔的上述标准制程，叠合各该电路基板，即可制成多层复杂的集成电路基板。

以上所述是现有技术的集成电路基板10的制程，但即使发展多年，现有技术的集成电路基板10的可靠度和良好率仍须提高，其原因主要在于：

1.现有技术的电路布线线路制作一般皆须使用曝光显影制程，不仅生产成本高，且制作极为耗时，生产效率太低。

2.优良通孔制作难度高，制程极为烦杂，生产时间过长，且机台设备费用非常昂贵，成本过高。

由上述说明可知，利用现有技术的制程所制造的集成电路的基板具有可靠度不佳、导电栓塞孔强度差等缺点，经常无法满足客户所要求的标准，不仅影响了市场的竞争力也造成生产成本的浪费，由此从事基板生产的厂商莫不致力于通孔制程的改良，以提高基板的可靠度进而实现增加市场竞争力和降低生产成本的目标。

发明内容

本发明提供了一种电路基板的图案化制程，通过吸附一抑制金属成核特性的薄膜，如一自组装单层膜的印模，并以转印方式对电路基板进行金属层选择性沉积步骤，从而快速形成图案化的微细电路、微小盲孔或通孔等构造，进而在不需昂贵的设备投资的前提下极大地提高了电路板的制作速度。为了实现上述目的，本发明提供的这种电路基板的图案化制程的主要步骤包括：

(a)先提供一利用母模(Master Mold)形成的印模，该印模表面已图案化，其是与后续欲制作的电路基板的电路布线图案相对应；将该印模浸渍于一自组装分子溶液中，使该印模表面吸附有一抑制金属成核特性的薄膜。

(b)提供一已完成前段制作步骤的电路基板，将上述印模与该电路基板的表面接触。

(c)移开所述印模，以使该印模上吸附的抑制金属成核特性的薄膜转印在该电路基板上，使电路基板上吸附有抑制金属成核特性的薄膜。

(d)接着于该电路基板被图案转印的表面上沉积一金属层，因为电路基板上的薄膜具有抑制金属成核的特性，故金属层生成在该电路基板未吸附有该薄膜的部分，因而可直接形成已图案化的金属层。

(e)进行表面处(surface treatment)，移除未被金属层覆盖的部分薄膜。

本发明可应用于增层法制程(build-up process)。在该核心(core)电路基板的至少一面叠上若干介电层，各该介电层由此印模接触，使得其吸附抑制金属成核特性的薄膜，再沉积金属层，而直接形成图案化金属层、盲孔(blind via)或不等程度贯穿基板的导通孔等，以制作出更多层电路基板形式，可广泛应用。

另一方面，本发明亦可无须先对印模进行图案化，而是对覆盖在电路基板、电路板或核心板的介电层进行图案化，因此进行转印时，抑制金属成核特性的薄膜就被吸附于已图案化的介电层上，省去了以图案化母模形成图案化印模的步骤，改为以形成图案化较易的介电层来实现。

附图说明

图1A至图1E是现有技术集成电路基板的图案化示意图；

图2A至图2N是本发明第一实施例电路基板的图案化制程示意图；

图3A至图3G是本发明第二实施例电路基板的图案化制程示意图。

具体实施方式

第一实施例

图2A至图2N是本发明第一实施例电路基板的图案化制程示意图，其步骤包括：

(a)先提供一母模形成的一印模1，该印模1是为一弹性基材(elastomeric base)，如二甲基硅烷聚合物(poly dimethalsiloxane，简称PDMS)等，该印模1上并已图案化形成若干图案1a，所述的图案1a是与后续欲制作的电路基板的电路布线图案相对应；将该印模1浸渍于一自组装分子溶液2中，该自组装分子溶液2如OTS(即Octadecyltrichlorosilane)、RSiCl₃、RSi(OCH₃)等溶液，它们具有抑制金属成核的特性，如图2A所示。

(b)将该印模1移离开所述自组装分子溶液2，该印模1上已吸附有一抑制金属成核特性的薄膜、也即一自组装单层膜2a在其上，如图2B所示。

(c)提供一电路基板20，该电路基板20可为如一般单位电路薄板、硬性陶瓷基板或塑料基板、软性基板等，亦可为电路板或核心板(coresheet)等，其上下表面形成有一铜箔21，并在该电路基板20的预定位置处，形成若干贯穿电路基板20并已填实的通孔22。其中铜箔21可视实际制程而采用，并非必须形成的，图2C所示为形成铜箔21的电路基板20；接着将上述的印模1与该电路基板2的表面接触。

(d)移开所述印模1，以使该印模1上吸附的自组装单层膜2a转印在该电路基板20上，而造成电路基板20上吸附有自组装分子2b，且所述自组装分子2b被吸附于该电路基板20的位置同印模1上的图案1a，如图2D所示。

(e)接着在该电路基板20被图案转印的表面上沉积一第一金属层，如铜(Cu)、铝(Al)、锌(Zn)或其它金属等，因为电路基板20转印上的自组装分子2b具有抑制金属成核的特性，故第一金属层则选择性生成于该电路基板20未吸附有自组装分子2b的部分，而直接形成已图案化的金属层23，如图2E所示。

(f)进行表面处理(surface treatment)，如电浆蚀刻(plasma etching)，以移除自组装分子2b，如图2F所示。

(g)以快闪蚀刻方式(flash etching)移除未被覆盖的铜箔21，如图2G所示；如果实际制程不需制作该铜箔21，则此步骤可省略。

(h)在所述金属层23外覆上一介电层24，其是一感光介电层(photo-dielectric)或可激光加工层(Laser processable dielectric layer)，如图2H所示。

(i)若介电层24为一感光介电层，则以曝光、显影等步骤；若介电层24为一可激光加工层，则以激光钻孔方式，以图案化该介电层24，使该介电层24形成若干电路布线位置，可包括有图案化金属层及导通孔等，如图2I所示。

(j)接着再沉积一以溅镀(sputtering)或蒸镀方式形成的薄金属层25于介电层24表面上，如铜、铝、锌或其它金属等，该薄金属层25的形成是可根据实际制程而选择的非必要性步骤。接着再使用另一第二印模(图中未示)与电路基板表面接触，使得所述薄金属层25上吸附有自组装分子2c，如图2J所示。

(k)接着在该电路基板20的最外表面上沉积一第二金属层，如铜、铝、锌或其它金属等，因电路基板20的薄金属层25上吸附自组装分子2c具有抑制金属成核的特性，第二金属层会选择性生成在该电路基板20未吸附有自组装分子2c的部分，亦即介电层24的电路布线位置处，而直接形成已图案化填实于开孔中的金属层26，如图2K所示。

(l)移除未被金属层26覆盖的部分自组装分子2c，并以快闪蚀刻方式移除薄金属层25，如图2L所示；当然如果实际制程不需制作该薄金属层25，则此移除薄金属层25的步骤可省略。

(m)本实施例的另一实施形态，在该电路基板20的最外表面上沉积所述金属层时，可采取更为精细的沉积方式，再加上薄金属层25上吸附自组装分子2c具有抑制金属成核的特性，使极细微的金属层28可形成于介电层14的电路布线位置处的边壁上的模式，如图2M所示。

(n)本实施例的再一实施形态，如图2N所示，可应用于增层法制程。在一作为核心的电路基板20上下表面叠上若干介电层24，以形成一多层电路基板形式，各该介电层24由此印模转印方式，使得其吸附有自组装分子，再沉积金属层，如铜、铝、锌或其它金属等，而形成若干图案化金属路层、盲孔或不等程度贯穿基板的导通孔29等。图中仅以上下两层介电层24表示，当然，视实际情况所需，以增层法制程可制作出可制作出更多层线路的多层电路基板形式，因而可广泛应用。

第二实施例

图3A至图3G是本发明第二实施例电路基板的图案化制程示意图，其技术要点与第一实施例相同，而详细实施步骤不尽相同，其步骤包括：

(a)首先提供一电路基板31，同上述实施例，该电路基板31可以是如一般单位电路薄板、硬性陶瓷基板或塑料基板、软性基板等，也可是电路板或核心板等，该电路基板31的预定位置处已形成若干贯穿电路基板31并已填实的通孔32；在所述电路基板31表面上覆上一介电层33，其为一感光介电层或可激光加工层，如图3A所示。

(b)若介电层33为一感光介电层，则以曝光、显影等步骤，若介电层33为一可激光加工层，则以激光钻孔方式，以图案化该介电层33，使该介电层33形成若干电路布线位置，至少包括金属层位置处34a及通孔位置处32a，如图3B所不。

(c)接着提供一印模30，该印模30的材质为弹性基材，如二甲基硅烷聚合物等；与前述实施例不同的是，该印模30上并未作图案化处理形成图案，而是一具有平整表面的印模，将该印模30均匀涂布上一抑制金属成核特性的薄膜，如一自组装单层膜3a，该自组装分子3a如OTS、RSiCl₃、Rsi(OCH₃)等类溶液分子，其具有抑制金属成核的特性；接着将上述的印模30与该电路基板31的表面接触，如图3C所示。

(d)移开所述印模30，以使该印模30上吸附的自组装单层膜3a转印在该电路基板31的介电层33上，而使已图案化的介电层33的表面吸附有自组装分子3a，如图3D所示。

(e)接着沉积一第一金属层在该电路基板31的最外表面上，如铜、铝、锌或其它金属等，因介电层33上的自组装分子3a具有抑制金属成核的特性，故第一金属层是选择性生成在该电路基板31上未吸附有自组装分子3a的部分，而直接形成已图案化的电路布线，包括金属层34以及导通孔35等，如图3E所示。

(f)再进行表面处理，如电浆蚀刻等技术，以移除自组装分子3a，如图3F所示。

(g)接下步骤则如同前述实施例一样，接续形成需要的图案化金属层、或通孔等。当然本实施例亦可应用在另一形态一增层法制程。如图3G所示，在一核心电路基板31上下表面叠上若干介电层33，以形成一多层电路基板形式，各该介电层33是先进行图案化，再以印模接触，使其吸附有自组装分子，再沉积金属层，如铜、铝、锌或其它金属等，而直接形成若干金属层34、盲孔或不等程度贯穿基板的导通孔36等。图中仅以上下两层介电层33表示，当然，视实际需要，以增层法制程可制作出更多层线路的多层电路基板形式，进而可广泛应用。

第一实施例与第二实施例不同的是，第一实施例将印模先进行图案化，再使其吸附自组装分子，因此转印在电路基板、电路板或核心板时，所述自组装分子已通过图案化方式被吸附；而第二实施例则无须对印模进行图案化，而是对覆在电路基板、电路板或核心板的介电层进行图案化，因此进行转印时，自组装分子就被吸附于已图案化的介电层上，省略了利用图案化母模形成图案化印模的步骤，而改以图案化较易的介电层实现。

本发明与现有技术的最大不同处在于舍弃了一般以沉积或电镀金属层进行电路基板的制程，而改用弹性基材印模转印图案的方式，该印模吸附有抑制金属成核特性的薄膜，如一自组装分子溶液，再转印于电路基板上。该自组装分子是有抑制金属成核的特性，为选择性沉积阻抗(selectivedeposition resist)，能够限制金属层沉积的位置，而直接形成已图案化的金属层、盲孔或通孔等构造。

如此，可应用在极小线路的制程，如100μm以下，甚至可达10μm左右，可接生更多布线空间，同时具备优良品质的电路基板结构，且不需再额外设计通孔的外环(或称面环，capture pad)，不仅制制程简易方便、应用范围广，且适于各种尺寸的集成电路构成、良品率高，完全克服了现有技术的各种缺点。

以上所述是为利用本发明电路基板的图案化制程，以印模方式制作电路基板的详细说明，本发明所揭露的制程可以事先形成微细图案的印模，快速转印出极微细的电路布线线路，不需以一般曝光显影制程同时制作线路及通孔，不需昂贵的设备机台，不仅大幅节省制作成本，且缩短生产时间，出货速率快，大幅提高导电线路的布线密度，相对地基板的品质可更加提高。

Claims (8)

1.一种电路基板的图案化制程，其特征在于该制程至少包括以下步骤：

(a)提供一已完成前段制程的电路基板；

(b)提供一印模，该印模表面已图案化并吸附有一层具有抑制金属成核特性的薄膜；

(c)将该印模接触于该电路基板的至少一表面，使该印模表面的薄膜转印在该电路基板上；

(d)沉积一金属层于该电路基板被该印模转印的表面上，以直接形成图案化的金属层；以及

(e)移除该电路基板表面的该薄膜。

2.如权利要求1所述电路基板的图案化制程，其特征在于所述的印模的材质是一弹性基材。

3.如权利要求1所述电路基板的图案化制程，其特征在于所述的印模是二甲基硅烷聚合物。

4.如权利要求1所述电路基板的图案化制程，其特征在于所述的薄膜是自组装单层膜。

5.一种电路基板的图案化制程，其特征在于该制程至少包括以下步骤：

(a)提供一已完成前段制程的电路基板，其特征在于所述的电路基板的至少一表面具有一已图案化的介电层；

(b)提供一印模，该印模的表面吸附有一层具有抑制金属成核特性的薄膜；

(c)将该印模接触于该已图案化的介电层，使该印模表面的薄膜转印在该电路基板的图案化介电层上。

(d)沉积一金属层于该电路基板表面，以直接形成图案化的金属层；以及

(e)移除该电路基板表面的该薄膜。

6.如权利要求5所述电路基板的图案化制程，其特征在于所述的印模的材质是一弹性基材。

7.如权利要求5所述电路基板的图案化制程，其特征在于所述的印模是二甲基硅烷聚合物。

8.如权利要求5所述电路基板的图案化制程，其特征在于所述的薄膜是自组装单层膜。

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