CN1449510A - 纳米电子电路的制造 - Google Patents

纳米电子电路的制造 Download PDF

Info

Publication number
CN1449510A
CN1449510A CN01814961A CN01814961A CN1449510A CN 1449510 A CN1449510 A CN 1449510A CN 01814961 A CN01814961 A CN 01814961A CN 01814961 A CN01814961 A CN 01814961A CN 1449510 A CN1449510 A CN 1449510A
Authority
CN
China
Prior art keywords
resist
ion
resist layer
comprises following
following additional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01814961A
Other languages
English (en)
Inventor
罗尔夫勃伦纳
蒂罗马克思布勒
罗伯特格莱汉姆克拉克
安德鲁史蒂夫德祖瑞克
亚历山大鲁道夫哈密尔顿
南希爱琳伦普金
瑞达帕蒂萨米金侬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisearch Ltd
Original Assignee
Unisearch Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisearch Ltd filed Critical Unisearch Ltd
Publication of CN1449510A publication Critical patent/CN1449510A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass
    • H10N99/05—Devices based on quantum mechanical effects, e.g. quantum interference devices or metal single-electron transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Mathematical Physics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Data Mining & Analysis (AREA)
  • Health & Medical Sciences (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Artificial Intelligence (AREA)
  • Software Systems (AREA)
  • Toxicology (AREA)
  • Pure & Applied Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Optimization (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

用一个或多于一个的抗蚀剂层涂覆一个硅基片。顺序曝光第一和第二电路图形，其中第二图形与第一图形交迭。对图形化抗蚀剂层进行显影，以打开仅在图形相互交迭位置向下延伸到基片的孔。这些孔提供了适用于将单个磷离子注入到用于固态量子计算机的基片中的掩模。抗蚀剂层的进一步显影提供了一个用于对准磷离子的诸如单电子晶体管的纳米电子电路的沉积的掩模。

Description

纳米电子电路的制造
技术领域
本发明涉及纳米电子电路的制造，特别是一种适合于固态量子计算机控制和读出的纳米电子电路的制造方法。本发明的另一方面涉及利用这种方法制造的电路。
背景技术
一种建议的用于制造固态量子计算机(SSQC)的结构包括一个镶嵌在硅基质中用于提供量子位(qubits)的磷-31(31P)原子的阵列。在这种设计1，2中，量子位信息是根据在低温下具有很长的自旋弛豫时间的磷原子的原子核自旋进行编码的。量子位之间的相互作用是经过与磷原子结合的施主电子中介传递的，可以利用门电极方便地对其进行控制。作为选择，量子位信息可以简单地根据电子自旋进行编码3，尽管在这种情况下，由于电子自旋弛豫时间大大短于原子核自旋弛豫时间，量子计算机对脱散误差更敏感。
原子核自旋1，2和电子自旋3SSQC设计中的量子位读出都需要能够确定一个单个电子的自旋状态的能力。Kane提出的一种方法1，4利用泡利不相容现象，使用了一个靠近一个磷原子对的单电子晶体管(SET)装置确定得到的双电子系统的自旋状态。因此，SSQC的纳米电子电路的一个关键需求是，紧邻(用于检测单个电荷位移从而进行量子位读出的)SET装置的(用于操控量子位的原子核或电子自旋的)导电控制门的集成1。SET装置可以利用一种双角度金属蒸镀技术从铝/氧化铝(Al/Al2O3)结构方便地制造5，6。还必须使控制门和SET与构成SSQC中的量子位的下层31P施主形成一条直线(或重合)。
通过使用在感兴趣区域的任一侧的两个SET和使两个装置的输出相关，可以提高SET对两个位置之间的电荷移动的敏感度。在Amlani等1997年的“量子细胞自动机的研究”7中首次应用了这种方法。
发明内容
本发明是一种用于制造纳米电子电路的方法，包括如下步骤：
给一个半导体基片涂覆一或多于一个的抗蚀剂层；
将电路图形曝光到(写入)抗蚀剂层，然后，如果需要，显影这个图形；
如果需要，给这个基片涂覆一个或多于一个的抗蚀剂层；
将第二电路图形曝光(写入)到抗蚀剂层，从而使这个图形与前面曝光的图形交迭；
显影图形化的抗蚀剂层，以打开穿过它们的仅在图形相互交迭之处向下延伸到半导体基片表面的孔；
通过每个孔注入一个离子；
进一步显影图形化抗蚀剂层，以打开孔周围的半导体基片的更大区域；
通过剩余的抗蚀剂层以不同的角度蒸镀金属，以在半导体基片表面的由蒸镀角度确定的、相对于注入离子的位置上建立有源装置和导电控制门。
一个电路图形可以定义有源装置及导电和控制门的几何形状，而另一个电路图形可以定义打开用于离子注入的孔的轨迹。两个电路图形都可以用彼此相同的分辨度和精度写入，但是可能不能用这样的精度使图形相互对齐。在这种情况下，可以适当地设计电路图形本身，以改善这种不精确性的缺点。更具体地讲，有源装置和导电门的图形可以是一系列的平行直线，而其它图形可以是一个横穿其它图形直线的直线。在这种情况下，即使该线没有精确地设置在正确的位置上，其它图形也将保证离子以横跨有源装置和导电门的直线注入。
一种制造适合于固态量子计算机控制和读出的纳米电子电路的方法使用了三(或更多)层的抗蚀剂，带有通过每个孔注入的一个或多于一个的离子，并且使用双(或三)角度金属沉积，以建立SET之类的有效装置，和在注入的离子上方足够精确地对齐的诸如“A”和“J”门之类的控制门。应当知道，在目前建议的原子核自旋和电子自旋量子计算机中，通过每个孔仅注入一个离子。
这种处理过程的一个例子包括如下步骤：
用一种第一抗蚀剂(抗蚀剂1)涂覆一个半导体基片；
将用于离子位置点的第一图形(图形A)写入到抗蚀剂1中；
显影第一图形(图形A)；
用一种第二抗蚀剂(抗蚀剂2)涂覆；然后，用一种敏感度低于抗蚀剂2的第三抗蚀剂(抗蚀剂3)涂覆，其中抗蚀剂2和抗蚀剂3都使用与抗蚀剂1不同的显影剂溶液(或处理过程)；
将金属电路的第二图形(图形B)写入到抗蚀剂层中，以便使第二图形与第一图形交迭；
局部显影第二图形(图形B)，以便仅在抗蚀剂2和抗蚀剂3中定义了图形B的位置打开沟，并且使向下通到硅基片的孔仅开在图形A和B相互交叉的位置上；
通过每个孔注入单个离子；
充分显影图形B，以在抗蚀剂3下建立空穴区；
除去残余在空穴中的抗蚀剂1；
通过抗蚀剂层以第一角度蒸镀金属；
氧化第一金属层的表面；
通过抗蚀剂层以第二角度蒸镀金属；
通过抗蚀剂层以第三角度蒸镀金属；
在溶剂中脱除所有的抗蚀剂层，以暴露出完整装置，并且根据需要对表面进行钝化或玻璃化；
给样本退火，以激活掺杂剂和消除离子束损伤。
在电子束光刻(EBL)的情况下，对准受到了在高分辨度图形曝光所需的低电子束流下在对齐零件上聚焦的能力的限制。结果，难于取得好于50nm的对准，这对于SSQC装置是不够的。上述双曝光处理过程的主要优点在于不需要超高精度对准。交迭的曝光图形产生了一个用于后续离子注入的、在一个方向上完全对准控制门的掩模。在垂直于此方向上的对准，远不是关键的。此外，构成SSQC中的量子位的施主离子全都准确地相互对准。
SET电极和控制门的同时沉积的主要优点在于，仅需要一个高分辨度光刻曝光来定义所有金属电路。如果在两个不同的处理步骤中沉积SET电极和控制门(如果它们每个使用不同的材料，将出现这种情况)，那么需要以优于SET-控制门间隔的精度使两个电路图形相互对准。因为可以在一个图形曝光中定义所有金属零件，上述技术提供了金属零件的完全自对准。
使用这种方法，可以用和量子位控制门相同的材料(例如，蒸镀Al)制造SET电极(源、漏、岛和柱塞电极)，这使得两种类型的导电零件能够在一个同时进行的处理步骤中沉积。
可以使用电子束光刻(EBL)、X射线光刻、扫描探针光刻或一些其它高分辨度光刻方法写入图形。这些方法中最方便和成熟的是EBL。
Al导电区可以用热蒸镀或电子束蒸镀产生。
如1987年Fulton和Dolan首次说明的那样6，可以在沉积之间提供控制剂量的分子氧，以形成制造SET读出装置所需的可控薄绝缘层。
与更为惯用的制造策略不同，这种方法仅需要一次EBL曝光来定义所有金属门和相互连接，并且也使得Al能够原位氧化以形成可控隧道结。
抗蚀剂2由于对电子束曝光比它上方的抗蚀剂3更敏感，因而用于产生具有外伸部分的抗蚀剂图形。外伸的抗蚀剂对于蒸镀起到遮蔽元件的作用5.6
蒸镀是从不同角度进行的，以便在交迭处形成一个结。这个交迭处的尺寸确定了隧道结电容和隧道电阻，并且可以通过改变沉积角度而变化6。
这种处理过程可以用于制造与一个完整多量子位装置的31P施主对齐的金属化电路。也可以将一种仅使用一次EBL曝光和一个双层抗蚀剂以及双角度蒸镀的类似的处理过程用于制造双SET SSQC读出模拟装置的金属化电路。
附图说明
下面参考附图说明本发明的实施例，其中
图1是双角度遮蔽蒸镀技术的示意剖面图；
图2是在用于制造双SET SSQC读出模拟装置的技术中使用的EBL曝光图形；
图3是从图2中的图形的双角度遮蔽蒸镀得到的自对准SET-控制门阵列；
图4是一个带有用于SSQC读出模拟的双岛构造的完整制造的双SET装置的扫描电子显微镜(SEM)图像；
图5(a)是显示离子注入步骤的三层抗蚀剂剖面的示意剖面图，(b)示出了用于三角度遮蔽蒸镀步骤的抗蚀剂剖面；
图6是显示一个在任何一端带有可以用本技术制造的SET读出的完整的四施主SSQC装置的示意图；
图7是制造图6中装置的一系列制造过程的示意图，具有下述步骤：
a.离子注入点的确定(图形A)
b.在双层抗蚀剂上SET和门EBL图形B的曝光，以形成交迭图形
c.离子注入
d.SET和门图形显影
e.第一金属蒸镀
f.第二金属蒸镀——SET和J门形成
g.第三金属蒸镀——A门和柱塞形成
h.金属脱除和清洁后的计算机装置
图8(a)是显示在一个三层抗蚀剂中曝光和显影的交迭图形的试验演示的示意图，(b)和(c)是蚀刻和去除剂蚀刻后的基片的AFM图像；
图9是显示一个在任何一端带有可以用本技术制造的SET读出的完整六施主SSQC装置的示意图；
图10是在制造六施主SSQC装置的技术中使用的EBL曝光图形；
图11是使用本技术制造的用于六施主SSQC装置的门阵列和SET的SEM显微图，其下方的示意图示出了通过XY线的横剖面；
图12是显示一个测试图形的SEM显微图，其中来自两个不同角度的金属沉积层已经精确地形成直线，以在空间上重合，形成双金属厚度，但是线宽仅有45nm；
图13(a)是用于制造二施主装置的EBL曝光图形，(b)是一个显示从三角度遮蔽蒸镀得到的门阵列和SET的示意图，(c)和(d)是利用(a)所示图形演示金属化的SEM显微图；
图14是Kane建议的1用于自旋读出的SET装置的示意图；
图15是一个单Al-Al2O3 SET的示意图；
图16是在一个硅晶片上制造的完整SET装置的SEM显微图；
图17是在不同源-漏偏压下的SET的低温电导特性；
图18是在作为一个峰值指数的函数的SET导电率最大时测量的门偏压的曲线图，显示了在Vg＝129mV的中断；
图19是一个用于检测依赖于自旋的隧道效应事件的双SET构造的示意图；
图20是一个用于双SET读出构造的测试结构；
图21是来自一个双SET装置的数据，显示了(a)作为SET柱塞门电压的函数测量的隧道电流，展示了库仑阻塞振荡，和(b)作为柱塞门电压的函数的源-漏极电压的灰度图，使得能够确定充电能；
图22(a)是一个双SET装置的SEM显微图，(b)和(c)是作为施加到门Al的电压的函数测量的隧道电流的曲线图；和
图23(a)是一个双SET装置的SEM显微图，(b)是对于三个不同柱塞门电压作为施加到门A1的电压(VA1＝-VA2)的函数测量的隧道电流的曲线图。
具体实施方式(i)SET-控制门对准
在SSQC的纳米电子电路中，最好是紧靠SET装置(用于检测单个电荷迁移并据此执行量子位读出)集成导电控制门(用于操纵量子位的原子核或电子自旋)。还必须把控制门和SET与构成SSQC中的量子位的下层31P施主对准(或对齐)。首先利用一个双SET读出模拟装置的制造作为一个特定示例来考虑SET-控制门对准的问题。在第(ii)节中，这一策略将被扩展到设计需要应用控制门-施主对准的全配置少量子位SSQC装置。
目前已经展示了各种类型的SET结构，但是，最方便地集成SET-控制门构造是由EBL和双角度遮蔽蒸镀定义的Al/Al2O3结构5，6。这是由于SET电极(源、漏、岛和柱塞电极)可以用与量子位控制门的相同材料，也就是用蒸镀铝(Al)制造，这使得能够在一个同时进行的处理步骤中沉积两种类型的导电零件。由于SSQC中，对于原子核自旋量子位的20nm左右1，或对于电子自旋量子位的200nm左右3的门-门间隔，刚好低于光学紫外线(UV)光刻的分辨度，因而需要使用电子束光刻(EBL)、远紫外线(EUV)光刻、X-射线光刻或扫描探针光刻之类的高分辨度处理过程。这些方法中最方便和完善的是EBL。
Al导电区可以用Al金属的热蒸镀或电子束蒸镀制造。可以利用EBL(或某些其它技术)将电路图形写入到一个抗蚀剂层中。在抗蚀剂显影曝光之后，剩余的抗蚀剂形成了一个对于蒸镀金属的掩模，因而将图形从抗蚀剂传递到基片表面上的Al电路。
如上所述，如果能够在一个金属蒸镀步骤中沉积所有的Al零件，那么SET-控制门自对准处理过程将比较简单。但是，为了形成Al/Al2O3 SET，必须在一个与Al源和漏极分离的金属沉积步骤中沉积Al岛极。在这两个沉积步骤之间，将Al表面暴露于一个控制了剂量的分子氧(O2)，以形成一个可控薄Al2O3层(1-10nm左右)。除了通过量子机构隧道效应，源和岛极之间以及漏和岛极之间的这个高度绝缘的Al2O3层起到了对电子迁移的阻挡层作用，并且装置必须作为一个单电子隧道晶体管(SET)操作。
受控Al/Al2O3/Al隧道结可以利用Dolan发明的图1中所示的称为双角度遮蔽蒸镀的处理过程制造，这种方法是由Dolan利用光致抗蚀剂发明的5，然后在1987年Fulton和Dolan利用它首次展示了一种利用人造隧道结的SET装置5。与现有的制造策略不同，这种方法仅需要一次EBL曝光来制造整个装置，并且也允许原位氧化Al，以形成可控隧道结。使用了一个其中下层抗蚀剂11对于电子束曝光比上层抗蚀剂12更敏感的双层抗蚀剂结构来产生如图1所示的具有大的外伸部分13的抗蚀剂剖面。外伸抗蚀剂13起到用于两次Al蒸镀14和15的遮蔽元件的作用。在两次蒸镀之间，将Al在蒸镀室中氧化，以形成隧道阻挡层，而不破坏真空6。
蒸镀14和15是从两个不同角度进行的，从而在交迭区16形成了有效结。这个交迭区的尺寸确定了隧道结电容和隧道电阻，并且可以通过变化沉积角度来改变。
为了达到SET-控制门自对准，需要设计一种前后一致地导致SET和控制门，而不会产生不希望的额外零件的EBL曝光图形。图2中示出了这种图形的一个例子。这种图形在双角度遮蔽蒸镀之后产生了一个双SET读出模拟装置，尽管如在下面(ii)节中讨论的那样，这个基本概念可以同样地应用于一个结合了31P施主的完整多量子位装置的金属化电路。
图3示出了在双角度遮蔽蒸镀之后的完整双SET装置的自对准SET-控制门阵列。在这个图中，区31代表了从第一Al蒸镀沉积的金属，区32代表了从第二Al蒸镀沉积的金属。区33代表了由薄Al2O3层隔离的两个层交迭的小区。
图4中示出了一个完全制造好的双SET装置。使用了一个在UNSW的具有3nm的最终斑点尺寸的Leica光刻微系统EBL-100系统来定义图2所示的初始图形。
两个SET岛41和42的中心至中心距离是750nm，而整个纳米结构(柱塞-柱塞)包容在1400nm内。连同SET的源和漏极的单个控制门的宽度是60nm。通过改进EBL焦斑和调节抗蚀剂参数，可以将所有这些零件的尺寸缩小到十分之一或更小。最终EBL分辨度限度是由使用的电子敏感抗蚀剂的分辨度设定的，已经显示出PMMA的分辨度接近5nm8。所示装置的尺寸适用于结合31P作为电子自旋量子位的装置3。对于结合31P作为原子核自旋量子位的装置1，需要以当前限度的抗蚀剂分辨度进行EBL8。
下面详细地说明制造图4所示装置的专门处理过程。
双层抗蚀剂结构使用了一种P(MMA-MAA)共聚物作为更敏感的下层，这个层具有450nm的标称厚度，并且在MMA中包含了17.5％的MAA。通过密集UV泛光灯曝光90分钟，提高共聚物层的敏感度。敏感度较低的上层是60nm厚度和平均分子量为950,000的PMMA。在使用EBL-100光刻工具进行EBL曝光之后，在IPA∶MIBK为2.7∶1的溶液中显影抗蚀剂。利用一个热蒸镀系统，以图形的精确自对准所需的偏移确定的角度，从两个不同的角度沉积Al。两个Al层都具有30nm的厚度。在两次蒸镀之间，将表面暴露在200mTorr的O2压力下3分钟，以产生Al2O3隧道阻挡层。
尽管控制门-施主对准对于SSQC是绝对关键的，但是由于SET极高的电荷灵敏度，SET与控制门和施主的对准可以放宽。在这种情况下，可以从一个与用于沉积门的金属蒸镀步骤分离的金属蒸镀步骤中沉积SET的金属。然后，可以在对一个单层抗蚀剂的初始EBL曝光中产生门，而随后的双层抗蚀剂中的EBL曝光可以产生Al/Al2O3 SET。然后，可以用一种不是Al的、具有对SiO2表面阻挡层具有较低扩散率的金属制造控制门。此外，可以在离子注入和退火步骤之后沉积SET，这将允许使用高的退火温度(＞400℃)，高的退火温度将更有效地消除可能消弱SSQC操作的离子注入过程造成的晶格破坏。在SET沉积之后进行的退火限于较低的温度，因为高于400℃的温度可能降低Al2O3隧道阻挡层的质量。(ii)控制门-施主对准
除了SET和控制门之间的对准之外，需要把构成SSQC中量子位的31P掺杂剂定位在A门正下方或SET下方。这需要控制门-施主对准。
可以考虑用两种相反的技术在SSQC中设置31P施主。第一种技术使用了“自底向上”设计，以利用扫描探针光刻构造原子级31P施主阵列。第二种技术使用了在SET和控制门沉积之前或之后，利用离子注入将31P施主注入到结构所要求的深度(表面以下5-10nm)的“自顶向下”的设计。通过使用一个阻挡31P+离子，并且其中以适当的间隔定义了一系列的孔的掩模，来获得一个规则的量子位阵列。通过掩模的离子注入是一种现有的工业半导体制造处理过程。这一思想是由Vrijen等人作为制造基于电子自旋的二施主SSQC测试装置的一种方式首次加以探讨的3。
由于在注入过程中离子位置的横向随机分布，“自顶向下”的制造路线在统计上仅可用于少量子位结构。Vrijen等人已经对此进行过讨论3，他们指出如果适当调节离子注入剂量，从而能够使平均仅仅一个31P+离子通过掩模中的一个孔，那么通过Poisssonian统计，可以算出严格地得到一个31P离子的概率是P1＝0.367(注意，由于每个孔中可以有0，1，2，3...个离子，P1不是0.5)。那么，得到具有严格一个31P+离子的严格N个相邻施主位置的概率是PN＝P1 N。对于一个四施主系统(可以用于具有原子核自旋量子位和SET读出的二量子位装置)，这产生了0.3674＝0.018，或大致50分之1的产率。
尽管产率低，但是可以展望到一个离子通道以某种可以检测的方式标记相关的位置，从而为后续的处理选择完整配置的装置的技术。一种建议是在离子注入之前使用一个60C分子单层膜，因为已知这些分子在用单个离子轰击之后将成为碎片。
仍然必须将“自顶向下”(通过掩模离子注入)技术产生的31P施主阵列以优于控制门宽度一半的精度对准(对齐)SET和控制门电路。
这可以利用一种其中使用单EBL图形曝光获得在一个横向方向(例如，x方向)上对准的自对准技术来完成。然后，曝光第二EBL图形，以提供在y方向的定位。根据用于一种特定处理过程的抗蚀剂层的排序选择，可以用任意一种顺序曝光这些图形。一个图形与其它图形的对准将需要一个EBL对准步骤，这将在用于量子位读出的31P掺杂和SET之间导致y方向上的最大未对准，Δymax＝100nm。Δymax的确切值是由使用的EBL工具的对齐精度和技术设定的。由于SET装置的高度电荷灵敏度，这种未对准是可接受的。由于下面详细说明的自对准过程，在x方向上是完全对准的(即，Δxmax＝0)。
现在详细地说明制造处理步骤。它们涉及一个三层电子感光抗蚀剂处理过程、两个EBL曝光阶段、如图5(a)所示的离子注入和如图5(b)所示的三角度遮蔽蒸镀过程。测试案例I：四施主装置
作为一个初始测试案例，我们考虑图6的具有四个相邻31P施主、每个31P施主上面具有一个控制表面A门、并且在31P施主之间带有一个耦合表面J门的四施主装置。此外，我们在阵列的每一端具有一个读出SET(带有柱塞门)。装置在SET与靠外的施主之间也具有两个附加门，它们是使用的三角度遮蔽蒸镀制造过程的副产品。如果电浮动，那么可以把这些门用于仅在计算的读出循环期间有选择地将SET耦合到靠外的施主。SET的高灵敏度仍然将保证在这种情况下读出是可能的。在计算循环期间，当无意的读出导致脱散时，可以使这些门接地，以从施主屏蔽SET。
应当强调，存在着许多可以与这里描述的处理过程一起使用的替代SET和门布置，并且图6所示的装置仅作为代表。
可以使用图7(a)至7(h)中图示的处理流程制造图6所示的四施主装置。以下顺序地讨论每个处理步骤。给出的处理参数仅是典型的值。
1.氧化物形成：
在一个高质量硅基片上生长高质量氧化物(一般2-10nm)。
2.电子束光刻写入对准标记：
用50nm厚的950,000至2,000,000分子量PMMA涂覆晶片，写入游标刻度和粗对准标记，显影图形，沉积10nm的钛(Ti)金属和40nm金(Au)金属，脱除过量的金属并清洁晶片。根据通过EBL识别的图形，可以使用诸如铂、钯或多晶硅之类的其它材料作为对准标记。
3.定义离子注入点(图形A)：
用抗蚀剂1涂覆晶片，抗蚀剂1可以是诸如PMGI(即电子束和光敏和/或离子敏感抗蚀剂)之类的抗蚀剂。注意：抗蚀剂处理的设计应当使抗蚀剂1使用一种与抗蚀剂2和3不同的显影剂溶液，从而使它能够和抗蚀剂2和3最小地混杂。
对准于EBL对准标记(+/-100nm)，并且写入图形A，这定义了后续离子注入的轨迹。用选定的显影剂(PMGI抗蚀剂使用AZ351)显影图形A，用DUV240至280nm波长泛光曝光表面，敏化PMGI抗蚀剂，以有助于它在步骤6中去除。注意：DUV敏化也可以在离子注入(步骤5)之后进行。注意：也可以通过一种Si3N4之类的无机抗蚀剂的等离子沉积，然后用PMGI之类的有机抗蚀剂涂覆形成抗蚀剂1。然后，用EBL将交迭图形写入到有机抗蚀剂并显影，此后，利用一种适合的蚀刻剂显影无机抗蚀剂。这种方法的优点在于，在后面的处理中(见步骤6)，无机蚀刻剂不会显影后续的抗蚀剂层，并且有机显影剂不会显影这种有机抗蚀剂。
4.共聚物/PMMA双层抗蚀剂上的图形B形成：
用抗蚀剂2涂覆晶片，抗蚀剂2可以是一种诸如P(MMA-MAA)(根据处理需要，MMA中含8％至25％的MAA)之类的共聚物，然后，用抗蚀剂3涂覆，抗蚀剂3可以是PMMA(950,000至2,000,000分子量PMMA，尽管也可以考虑使用一种诸如锗(Ge)或二氧化硅(SiO2)之类的硬掩模材料)，对准于EBL对准标记，并且用EBL曝光用于SET、A和J门的图形B。
用PMMA显影剂(2∶1IPA∶MIBK)部分地显影曝光的PMMA和共聚物层，从而使抗蚀剂剖面形成如图5(a)所示的形状，这相当于定义了图形B的抗蚀剂2和3中的5-50nm宽度的一系列沟(也见图7(b))。注意，图形A和B的交迭在一个将Si/SiO2基片完全暴露出的直线中(图7(b)中的白色区)产生了四个孔。
5.自对准掺杂注入：
以一个离子的面积剂量注入31P离子，这样平均每个孔中注入一个离子(见图7(c))。对于20nm的孔直径，这相当于典型的1011离子/cm2的剂量。离子源可以是气体PH3或固体P源，根据需要的注入深度，注入能量可以是1-15keV。
6.SET和门图形显影：
用PMMA/共聚物显影剂充分显影SET和门图形(图形B)，以产生如图5(b)和图7(d)中示出的底切剖面。用选定的水溶显影剂(例如，Microchem公司的“AZ351”显影剂)除去(剥离)底层的抗蚀剂1(PMGI)。注意，抗蚀剂1仅被去除到空穴的边缘，并且留下抗蚀剂2(共聚物)的下面的未显影区。还要注意，可以使用一种水溶剥离溶液(例如，Microchem公司的“纳米去除剂PG”光致抗蚀剂去除剂)去除PMGI，这将取消步骤3中用DUV敏化它的要求。
7.第一角度蒸镀：
使用一个正角度，例如，12.5度(根据需要的最终抗蚀剂厚度和图形间隔)，蒸镀30-40nm门金属(Al)，然后，氧化1-2nm的Al，以形成SET的Al2O3隧道阻挡层。如果需要，可以使用其它导电层和SET阻挡层。
8.第二角度蒸镀：
使用一个负角度，例如，-12.5度，蒸镀30-40nm的门金属(Al)。
9.第三角度蒸镀：
使用零角度蒸镀30-40nm的门金属(Al)。
10.金属脱除：
在溶剂中脱除所有的层，以暴露出完成的装置。如果需要，使表面钝化或玻璃化。
11.退火：
将样本加热(退火)到根据激活31P施主离子和退火消除由注入过程(步骤5)产生的损害所需要的温度，并持续所需时间。退火处理的具体细节是消除注入损害的需要与最小化离子扩散和对SET装置的潜在危害的需要之间的一种妥协。
图8(a)是一个带有用EBL曝光的交叉线阵列的，利用PMGI、共聚物和PMMA(从下到上)的部分显影的三层抗蚀剂的图像。垂直线是用EBL以2μm的间距在PMGI中曝光然后显影的。接下来，用旋涂法将共聚物/PMMA涂覆到样本，并且在所有的层中以5μm的间距EBL曝光水平线。用1∶1IPA∶MIBK部分显影，在共聚物/PMMA中开沟，但是如果需要，可以使PMGI不受影响。在用氢氟(HF)酸溶液蚀刻后，图8(b)和8(c)中所示的原子力显微图像证实了仅在线相互交叉之处形成了蚀刻坑。这种结果证实了用于本处理的三个抗蚀剂的相互兼容性。
测试案例II：六施主装置
作为第二例子，我们考虑了结合了六个31P施主离子、在两端带有SET读出装置的SSQC装置的制造(见图9中所示)。这种设计的中心区结合了与四施主设计相同的思想，并且，确实可以无限地连续增加A门和J门，以建立具有大的N的N量子位装置。这种方法的限制在于，获得每个A门下面带有严格一个31P施主的装置的概率随N的增大而减小，其概率PN＝P1 N，其中P1＝0.367。
六施主装置的处理流程与上述给出的四施主装置的处理流程相同，只是用于SET和门的EBL图形不同(步骤4)。图10中示出了这种图形。注意，这种图形在SET附近有少许不同布局。
图11包括一个显示了利用在处理流程中所述的三角度Al沉积而沉积的用于六施主装置的完整SET和A门及J门电路的SEM显微图像。SEM图像中较暗的区显示了共聚物(抗蚀剂2)中存在的底切剖面的范围。注意，PMMA层(抗蚀剂3)因而是跨越2μm级的距离自支撑的。图11中SEM图像下面的图示出了沿XY线的横剖面图。图中示出了计划中的31P离子的位置，尽管还没有在这个样本上进行离子注入。注意，由于EBL图形设计，电路中的J门具有相互重叠沉积的两个金属层。这导致了J门比A门稍宽(见图11中的SEM图像)，但是，如果精确地控制沉积角度，仍然可以取得窄的J门。图12中展示了这种情况，图12示出了一个利用图10的EBL图形的J门的双角度金属沉积，并且在这种情况下，门宽度仅为45nm。在这种情况下还没有进行第三(零)角度沉积，因而不存在A门。
测试案例III：二施主装置
作为第三个例子，我们考虑了结合了两个31P施主离子，并且SET读出装置在每个施主旁的SSQC装置的制造(见图13)。
这个装置的处理流程与上述四和六施主装置的相同，只是将一个不同的EBL图形用于SET和控制门。在图13(a)中示出了这个图形。图13(b)是显示在通过图13(a)的EBL定义的掩模三角度蒸镀之后得到的门和SET阵列。
图13(c)中给出了这个二施主装置的SET和A门及J门电路的试验范例，图13(c)清楚地显示了用于外部电连接的导线布置。图13(d)示出了这个装置的中心区的详细视图。这个电路是利用与图4中所示双SET装置的相同的步骤制造的，只是与一种不同的EBL一起使用了三角度蒸镀过程。注意，一旦利用这种设计进行离子注入，装置将与双SET读出模拟装置相同，只是现在有一个J门位于两个施主之间。更重要的是，这个全配置装置可以用于测量电子自旋和可能的原子核自旋弛豫时间。(iii)可以利用本技术制造的纳米电路——SSQC中的读出
对于检测一个单个电子或原子核的自旋状态的能力产生巨大兴趣，不仅在于其本身，而且是由于它可以用于量子计算。一种单个自旋检测的方法是直接检测磁场，例如，利用一个扫描磁共振力微探针9。一种替代的方法是检测依赖于自旋的隧道效应事件，从而推导出电子自旋1。图14中示出了Kane建议的这样一个试验的示意布置1，并且应当知道，这样的结构可以利用上述的技术制造。
将门极用于建立一个激励电子以发生从一个原子到另一个原子的隧道效应的电场。但是，由于泡利不相容原理，如果两个电子处于相同的自旋状态，这种隧道效应被阻止。另一方面，如果两个电子系统处于单重态，通过逆平行电子自旋，则允许隧道效应。因此，如Kane所述，可以将依赖自旋的隧道效应的测量用于确定一个量子位的自旋状态1。这种单电子隧道效应事件可以通过一种诸如单电子晶体管的高灵敏度静电计检测。SET的电导对于静电分布是极其敏感的，并且SET可以主要检测一个单电子从一个施主原子到另一个施主原子的移动。
在图16中示出了一个利用标准双层抗蚀剂、电子束光刻和双角度遮蔽蒸镀制造的Al基SET5，6。图15示意地示出了SET的配置。在低温下，由于单电子充电，SET的电导(G)随柱塞门上的偏压(Vg)的增加而周期性地震荡(见图17)。数据是高度可重现的，并且也显示了振荡是如何随源-漏偏压的增大而消失。振荡的周期是由ΔVg＝e/Cg给出的，其中Cg是柱塞门与岛之间的电容量。从这个数据和其它数据的分析，我们估算出Cg＝2.3aF，并且该点的充电能是0.12meV。
但是，SET对于它邻近的任何电荷的移动是敏感的，我们希望检测的不仅仅是依赖自旋的隧道效应过程。在图17的数据中可以清楚地看到这一点，在图17中，在Vg＝129mV时数据出现了扭折。这个扭折不可能是由一个随机隧道效应事件造成的，因为它在相同的Vg发生在图17中每个迹线中。如果我们描绘出图18中所示的相对于峰值指数发生导电率最大值的柱塞偏压的曲线，我们看到在Vg＝129mV处有一个突然的中断，这正好是在原始数据中发生扭折的位置。但是，线的斜率以及周期ΔVg远离这个中断而保持恒定。
这个中断可能是由于氧化硅层中的一个陷阱改变了它的电离状态，造成SET感测的静电势突然变化。尽管充电这个陷阱所需的门电压在装置之间是不可重现的，但是可以看到这些充电事件的重现性在于它们总是出现在相同的柱塞门电压。这里观察到的陷阱的充电很可能发生在真实SSQC中，因此需要有一种方法来区分SSQC中的依赖于自旋的隧道效应事件，和向/从SET附近的陷阱状态充电的隧道效应。
为了能够进行这种区分，提出了图19中所示的构造。这里SET设置在要发生依赖自旋的隧道效应的两个P原子的两侧。这种双SET设计使得能够从依赖自旋的隧道效应中区别出靠近一个SET的随机事件。随机充电事件将以相同的方式影响两个SET，尽管可以假定最靠近陷阱的SET将受到更强的影响。但是，当电子通过隧道从一个P原子到另一个时，它将以相等的但是相反的意义影响两个SET：左面的SET将寄存电子离开第一P原子，而右面的SET将寄存电子到达第二P原子。因此，两个SET的输出的逆相关测量使得能够拒绝来自系统的几乎所有由于随机电荷起伏造成的不必要的信号。
因此，最简单的测量方案是逐渐地增大两个A门之间的差动偏压，并且找出双SET的逆相关输出作为单电子隧道效应的信号。的确，这种概念已经展现在量子点单元自动机的环境中，在这种自动机中，将四个量子点的矩形格栅用于在点的极化中存储信息7。
这种技术的另一种改进是将一个交流调制叠加到使用到A门的直流偏压上，这调制了导致电子隧道效应的电场。因此，不是试图检测一个单隧道效应事件，而是可以观察在这种频率的相关双SET响应，和检测这种人为的双原子分子的极化性。如果电子自旋是逆平行的，那么在两个电子云之间不存在泡利不相容，并且分子是可极化的。但是，如果电子自旋是对准的，那么泡利不相容性降低了这个系统的可极化性。因此，可以把一个双量子点系统的可极化性的交流测量用于读出电子自旋状态，同时通过仅在交流调制频率测量显著地减小背景噪声。在射频操作SET，通过从1/f噪声占支配地位的低频离开，可以进一步降低不必要的噪声10。
为了测试这种测量构造，设计了图20所示的一个带有两个由隧道结连接的金属点的装置，它取代了两个P原子，并且不带J门。这种设计比参考文件[7]的量子点单位构造更为紧凑，并且门、Al岛和SET的布置与SSQC中单自旋检测所需的装置相同。这些装置是利用上述的相同技术制造的，产生了如图4所示的装置。
对于这种测试构造，测量是沿以下的线路进行的。
利用两个独立的测量电路分离地监测两个SET的电导值。然后，调节柱塞门偏压，以把两个SET设定在它们的G-Vg特性中最灵敏的点，在这时δG/δVg是最大值。图21(a)示出了一个双SET装置中的一个SET的I-Vg特征曲线，图21(b)示出了作为该装置的Vg的函数的源-漏偏压的全特征曲线，从中可以确定点充电能。
然后逐渐地增大控制A门上的直流偏压，以造成一个电子通过隧道从中央铝岛之一到另一个岛。叠加到这个直流偏压的一个在频率f的小的交流调制，使得我们能够将SET的输出锁定到这个频率，消除了背景噪声。当控制A门建立的电场足够大，而使得一个电子能够穿过隧道时，两个SET的电导将同时在相反的意义上改变，因而一个逆相关测量可以检测单电荷隧道效应。图22(a)是一个双SET装置的SEM显微图，突出了门A1。图22(b)和(c)是在这个装置上获得的数据，数据是以作为门A1上的电压的函数测量的隧道电流的试验曲线图的形式表现的，显示了看来是出自于跨越耦合的金属点的隧道结的单电荷的受控迁移的预期结构。
图23(a)是一个双SET装置的显微图，突出了门A1和A2。图23(b)是作为门A1上电压的函数的、在三个不同柱塞门电压测量的隧道电流的曲线图，用一个反向电压施加到门A2(VA1＝-VA2)以便引入一个跨越双点结构的场梯度。通过平衡VA1＝-VA2，使在SET见到的平均电位保持近似的恒定，并且将其选择为这样一种电平，使得平均电流Iac大约为最大峰值(Imax≈300pA)的一半。当VA1改变时，VA2补偿，以保证电流保持大致恒定。但是，改变VA1＝-VA2将导致从一点到另一点的电子隧道效应事件。在图23(b)中，这些事件作为Iac中的振荡被观察到。
对这种测量技术的进一步的改进是连续地调节两个柱塞门电压，以将SET在G-Vg特征曲线中保持在它们的最灵敏点。在这种情况下，与STM测量中的误差反馈信号类似，测量的输出信号是柱塞门电压。
这里插入了上面文字中使用的参考文件，以作为参考：
[1]B.E.Kane，Nature393，13(1998).
[2]B.E.Kane，Patent Applicatin PCT/AU98/00777.
[3]R.Vrijen et al.，Phys.Rev.A62，012306(2000).
[4]B.E.Kane，Patent Application PCT/AU98/00778.
[5]G.J.Dolan，Appl.Phys.Lett.31，337(1977).
[6]T.A.Fulton and G.J.Dolan，Phys.Rev.Lett.59，109(1987).
[7]I.Amlani，A.O.Orlov，G.L.Snider and G.H.Bernstein，J.Vac.Sci.Technol.B15，2382(1997).
[8]W.Chen and H.Ahmed，Appl.Phys.Lett.62，1499(1993).
[9]P.C.Hammel，Z.Zhang，G.J.Moore and M.L.Roukes，J.Low Temp.Phys.101，59(1995).
[10]R.J.Schoelkopf，P.Wahlgren，A.A.Kozhevnikov，P.Delsing，D.E.Prober，Science280，1238(1998).
熟悉本领域的人员应当知道，可以对特定实施例中所示的本发明进行多种改变和/或改进，而不脱离概括说明的本发明的精神和范围。因此，应当在所有方面将这些实施例看成是说明性的而不是限制性的。

Claims (23)

1.一种制造纳米电子电路的方法，包括如下步骤：
用一个或多于一个的抗蚀剂层涂覆一个半导体基片；
将一个第一电路图形曝光到一个或多于一个的抗蚀剂层中；
将一个第二电路图形曝光到该抗蚀剂层中，从而使这个图形与前面曝光的图形交迭；和
显影图形化的抗蚀剂层，以打开通过它们的仅在图形相互交迭之处向下延伸到半导体基片表面的孔。
2.根据权利要求1所述的方法，其中在曝光第一电路图形的步骤之后对该图形进行显影。
3.根据权利要求1所述的方法，其中在曝光第一电路图形的步骤之后用一个或多于一个的附加抗蚀剂层进行涂覆。
4.根据上述权利要求中任何一项所述的方法，进一步包括通过每个孔注入一个离子的步骤。
5.根据上述权利要求中任何一项所述的方法，进一步包括进一步显影图形化的抗蚀剂层，以打开孔周围的半导体基片的更大区域的步骤。
6.根据上述权利要求中任何一项所述的方法，进一步包括通过剩余抗蚀剂层以不同的角度蒸镀金属，以在半导体基片表面上相对于由蒸镀角度确定的注入离子的位置上建立有源装置和导电控制门的步骤。
7.根据上述权利要求中任何一项所述的方法，其中一个电路图形定义了有源装置和导电控制门的几何形状，并且另一个电路图形定义了要在其上打开用于离子注入的孔的轨迹。
8.根据上述权利要求中任何一项所述的方法，其中两个电路图形都是用彼此相同的分辨度和精度写入的。
9.根据权利要求7或权利要求7和8所述的方法，其中有源装置和导电门的部分复合图形是一系列的平行直线，并且其它图形是一个横穿其它图形直线的直线。
10.一种根据权利要求6所述的用于制造适用于固态量子计算机控制和读出的纳米电子电路的方法，使用了一个经过其通过每个孔注入一个或多于一个离子的多层抗蚀剂，和一个用于建立在注入的离子上对齐的有源装置和控制门的多角度金属沉积。
11.一种根据权利要求6所述的用于制造适用于固态量子计算机控制和读出的纳米电子电路的方法，其中使用了一个三层抗蚀剂，并且使用了双角度或三角度金属沉积。
12.根据权利要求10或权利要求11所述的方法，包括如下步骤：
用一个第一抗蚀剂涂覆一个半导体基片；
将用于离子位置的轨迹的第一图形写入到第一抗蚀剂；
显影第一图形；
用第二抗蚀剂涂覆，然后用敏感度低于第二抗蚀剂的第三抗蚀剂涂覆，第二和第三抗蚀剂都使用一种与第一抗蚀剂不同的显影剂处理；
将用于金属电路的第二图形写入到抗蚀剂层，从而使第二图形叠加到第一图形之上；
部分显影第二图形，从而仅在第二和第三抗蚀剂中的定义了第二图形的位置中打开沟，并且使得仅在第一和第二图形相互交迭之处打开向下通到硅基片的孔。
13.根据权利要求12所述的方法，包括如下附加步骤：通过每个孔注入单个离子。
14.根据权利要求13所述的方法，包括如下附加步骤：全部显影第二图形，以在第三抗蚀剂下建立一个空穴区。
15.根据权利要求14所述的方法，包括如下附加步骤：除去存在于空穴内的第一抗蚀剂的剩余部分。
16.根据权利要求15所述的方法，包括如下附加步骤：通过抗蚀剂层以第一角度蒸镀金属。
17.根据权利要求16所述的方法，包括如下附加步骤：氧化第一金属层的表面。
18.根据权利要求17所述的方法，包括如下附加步骤：通过抗蚀剂层以第二角度蒸镀金属。
19.根据权利要求18所述的方法，包括如下附加步骤：通过抗蚀剂层以第三角度蒸镀金属。
20.根据权利要求19所述的方法，包括如下附加步骤：在溶剂中脱除所有抗蚀剂层，以露出一个完整装置。
21.根据权利要求20所述的方法，包括如下附加步骤：根据需要对表面进行钝化或玻璃化。
22.根据权利要求21所述的方法，包括如下附加步骤：给样本退火以激活掺杂剂和消除离子束损伤。
23.一种根据上述权利要求中任何一项所述的方法制造的纳米电子电路。
CN01814961A 2000-08-31 2001-08-24 纳米电子电路的制造 Pending CN1449510A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AUPQ9807A AUPQ980700A0 (en) 2000-08-31 2000-08-31 Fabrication of nanoelectronic circuits
AUPQ9807 2000-08-31

Publications (1)

Publication Number Publication Date
CN1449510A true CN1449510A (zh) 2003-10-15

Family

ID=3823861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01814961A Pending CN1449510A (zh) 2000-08-31 2001-08-24 纳米电子电路的制造

Country Status (5)

Country Link
US (2) US20040029050A1 (zh)
JP (1) JP2004507117A (zh)
CN (1) CN1449510A (zh)
AU (2) AUPQ980700A0 (zh)
WO (1) WO2002019036A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100565802C (zh) * 2007-05-31 2009-12-02 中国科学院半导体研究所 以二氧化硅为掩模定位生长量子点的方法
CN101089545B (zh) * 2006-06-16 2010-04-07 中国科学院微电子研究所 一种射频单电子晶体管位移传感器的制作方法
CN1834608B (zh) * 2005-02-21 2010-10-13 精工电子纳米科技有限公司 以半导体硅加工技术制备的样品支架
CN101346829B (zh) * 2005-12-30 2010-10-13 林明农 使用半导体微影技术制备单电子晶体管的方法
CN101390193B (zh) * 2005-12-30 2011-03-16 林明农 奈米结构微型化的方法
CN109103100A (zh) * 2017-06-21 2018-12-28 清华大学 薄膜晶体管的制备方法
CN110737171A (zh) * 2019-05-07 2020-01-31 南方科技大学 纳米图形及其制备方法、纳米结构的制备方法
CN111344875A (zh) * 2017-09-18 2020-06-26 谷歌有限责任公司 减少两步沉积工艺中的结电阻变化

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPQ975900A0 (en) * 2000-08-30 2000-09-21 Unisearch Limited A process for the fabrication of a quantum computer
AUPR728901A0 (en) 2001-08-27 2001-09-20 Unisearch Limited Method and system for introducing an ion into a substrate
SG122746A1 (en) * 2001-10-01 2006-06-29 Inst Data Storage Method of magnetically patterning a thin film by mask-controlled local phase transition
JP2003345854A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp デザインルール作成システム
WO2005019095A1 (en) * 2003-08-20 2005-03-03 Qucor Pty Ltd Fabricating nanoscale and atomic scale devices
AU2004266178B2 (en) * 2003-08-20 2010-03-04 Newsouth Innovations Pty Limited Fabricating nanoscale and atomic scale devices
WO2005024716A1 (en) * 2003-09-05 2005-03-17 D-Wave Systems, Inc. Superconducting phase-charge qubits
US8828792B2 (en) * 2004-05-25 2014-09-09 The Trustees Of The University Of Pennsylvania Nanostructure assemblies, methods and devices thereof
WO2006102292A2 (en) * 2005-03-21 2006-09-28 The Trustees Of The University Of Pennsylvania Nanogaps: methods and devices containing same
JP2009506588A (ja) * 2005-06-07 2009-02-12 ザ ルーテル ユニバーシティ アソシエイション、インコーポレイテッド 量子ドットセルオートマトン方法及び素子
WO2007038164A2 (en) * 2005-09-23 2007-04-05 Nanosys, Inc. Methods for nanostructure doping
JP4334558B2 (ja) * 2006-09-20 2009-09-30 株式会社東芝 パターン形成方法
EP2248157B1 (en) * 2008-02-11 2019-09-04 Qucor Pty Ltd Control and readout of electron or hole spin
US8709267B2 (en) * 2011-07-21 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning method using tilt-angle deposition
US8993218B2 (en) * 2013-02-20 2015-03-31 Taiwan Semiconductor Manufacturing Company Limited Photo resist (PR) profile control
US9177814B2 (en) * 2013-03-15 2015-11-03 International Business Machines Corporation Suspended superconducting qubits
WO2017210790A1 (en) 2016-06-08 2017-12-14 Socpra Sciences Et Génie S.E.C. Electronic circuit for control or coupling of single charges or spins and methods therefor
WO2017217959A1 (en) * 2016-06-13 2017-12-21 Intel Corporation Suspended josephson junctions
CN109103101B (zh) * 2017-06-21 2020-09-29 清华大学 纳米微结构的制备方法
CN109103090B (zh) * 2017-06-21 2020-12-04 清华大学 纳米带的制备方法
DE102017217116A1 (de) * 2017-09-26 2019-03-28 Mahle International Gmbh Verfahren zum Beschichten von Substraten mit thermoelektrisch aktivem Material
DE102017217124A1 (de) * 2017-09-26 2019-03-28 Mahle International Gmbh Verfahren zum Herstellen eines thermoelektrischen Wandlers
US10340438B2 (en) 2017-11-28 2019-07-02 International Business Machines Corporation Laser annealing qubits for optimized frequency allocation
US11895931B2 (en) 2017-11-28 2024-02-06 International Business Machines Corporation Frequency tuning of multi-qubit systems
US10418540B2 (en) 2017-11-28 2019-09-17 International Business Machines Corporation Adjustment of qubit frequency through annealing
US10170681B1 (en) 2017-11-28 2019-01-01 International Business Machines Corporation Laser annealing of qubits with structured illumination
US10355193B2 (en) 2017-11-28 2019-07-16 International Business Machines Corporation Flip chip integration on qubit chips
US10916690B2 (en) 2018-11-28 2021-02-09 International Business Machines Corporation Electrical leads for trenched qubits
US10978631B2 (en) * 2019-09-11 2021-04-13 International Business Machines Corporation Combined dolan bridge and quantum dot josephson junction in series
US11515460B2 (en) 2019-11-11 2022-11-29 International Business Machines Corporation Majorana fermion quantum computing devices with charge sensing fabricated with ion implant methods
US11107965B2 (en) 2019-11-11 2021-08-31 International Business Machines Corporation Majorana fermion quantum computing devices fabricated with ion implant methods
WO2024069800A1 (ja) * 2022-09-28 2024-04-04 富士通株式会社 ジョセフソン接合素子の製造方法および量子ビットデバイスの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767721A (en) * 1986-02-10 1988-08-30 Hughes Aircraft Company Double layer photoresist process for well self-align and ion implantation masking
US6150256A (en) * 1998-10-30 2000-11-21 International Business Machines Corporation Method for forming self-aligned features
GB2346009B (en) * 1999-01-13 2002-03-20 Lucent Technologies Inc Define via in dual damascene process
JP2000315785A (ja) * 1999-04-30 2000-11-14 Canon Inc ナノ構造体の製造方法及びナノ構造体デバイス
JP3958485B2 (ja) 2000-01-31 2007-08-15 カヤバ システム マシナリー株式会社 バトン昇降装置
FR2812450B1 (fr) * 2000-07-26 2003-01-10 France Telecom Resine, bi-couche de resine pour photolithographie dans l'extreme ultraviolet (euv) et procede de photolithogravure en extreme ultraviolet (euv)
US6582890B2 (en) * 2001-03-05 2003-06-24 Sandia Corporation Multiple wavelength photolithography for preparing multilayer microstructures
US6358843B1 (en) * 2001-04-02 2002-03-19 Advanced Micro Devices, Inc. Method of making ultra small vias for integrated circuits

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1834608B (zh) * 2005-02-21 2010-10-13 精工电子纳米科技有限公司 以半导体硅加工技术制备的样品支架
CN101346829B (zh) * 2005-12-30 2010-10-13 林明农 使用半导体微影技术制备单电子晶体管的方法
CN101390193B (zh) * 2005-12-30 2011-03-16 林明农 奈米结构微型化的方法
CN101089545B (zh) * 2006-06-16 2010-04-07 中国科学院微电子研究所 一种射频单电子晶体管位移传感器的制作方法
CN100565802C (zh) * 2007-05-31 2009-12-02 中国科学院半导体研究所 以二氧化硅为掩模定位生长量子点的方法
CN109103100A (zh) * 2017-06-21 2018-12-28 清华大学 薄膜晶体管的制备方法
CN109103100B (zh) * 2017-06-21 2020-12-04 清华大学 薄膜晶体管的制备方法
US11903329B2 (en) 2017-09-18 2024-02-13 Google Llc Reducing junction resistance variation in two-step deposition processes
CN111344875A (zh) * 2017-09-18 2020-06-26 谷歌有限责任公司 减少两步沉积工艺中的结电阻变化
CN117998973A (zh) * 2017-09-18 2024-05-07 谷歌有限责任公司 制造约瑟夫森结的方法
CN111344875B (zh) * 2017-09-18 2024-02-02 谷歌有限责任公司 制造约瑟夫森结的方法
CN110737171A (zh) * 2019-05-07 2020-01-31 南方科技大学 纳米图形及其制备方法、纳米结构的制备方法
CN110737171B (zh) * 2019-05-07 2023-12-01 南方科技大学 纳米图形及其制备方法、纳米结构的制备方法

Also Published As

Publication number Publication date
US7176066B2 (en) 2007-02-13
JP2004507117A (ja) 2004-03-04
AU2001281594B9 (en) 2005-09-01
AUPQ980700A0 (en) 2000-09-21
WO2002019036A1 (en) 2002-03-07
US20050214689A1 (en) 2005-09-29
AU2001281594B2 (en) 2005-08-25
US20040029050A1 (en) 2004-02-12

Similar Documents

Publication Publication Date Title
CN1449510A (zh) 纳米电子电路的制造
US11069849B2 (en) Shadow mask sidewall tunnel junction for quantum computing
AU2001281594A1 (en) Fabrication of nanoelectronic circuits
US7732804B2 (en) Solid state charge qubit device
US10073347B1 (en) Semiconductor method of protecting wafer from bevel contamination
JP2011023740A (ja) アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法
US9711367B1 (en) Semiconductor method with wafer edge modification
CN107004595A (zh) 用于化学辅助图案化的光可界定的对准层
JP2011023741A (ja) アレイ
Abd Rahman et al. Design and fabrication of silicon nanowire based sensor
CN109545690A (zh) 薄膜晶体管结构及其制作方法、显示装置
CN109616417A (zh) 主动开关及其制作方法、显示装置
US20050139819A1 (en) Process for fabricating nanoelectronic device by intermittent exposure
Cheam et al. Step and flash imprint lithography for quantum dots based room temperature single electron transistor fabrication
US20070099432A1 (en) Method for photolithography in semiconductor manufacturing
WO2022012749A1 (en) Method of fabricating a semiconductor device
TWI819651B (zh) 積體電路及其製造方法
Ward et al. Fabrication and Measurement of Actomically Precise Single Electron Islands.
Ward et al. Integrated devices made using atomic precision advanced manufacturing.
EP1328847A1 (en) Fabrication of nanoelectronic circuits
De Palma Single Electron Transistor on FD SOI for Spin Qubits Sensing
Ji et al. Maskless and resistless MOSFET fabrication using ion beam lithography
Ochiai et al. Fabrication of 40nm-gate MOSFETs by Nano-electron Beam Direct Writing
CN1170319C (zh) 有自校准功能的对电荷超敏感的库仑计及其制备方法
Lutzen Single-electron devices based on nanocrystalline silicon

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned