CN1435766A - 一种基于并行总线的模块地址单元 - Google Patents

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Abstract

本发明提出一种基于并行总线的模块地址单元，特点是在模块上设计一种模块地址单元，包括总线隔离及驱动电路、模块使能产生电路、模块控制信号生产电路、读写信号开关电路。这种地址单元有以下特点：得到的地址资源数量不依赖地址总线的地址线数量的多少，从理论上可获得地址资源是无限的；模块地址的分配十分灵活；不同功能的模块的位置可以交换，不会影响模块的识别和功能；对系统的功能扩充方法很方便。

Description

一种基于并行总线的模块地址单元
技术领域
本发明涉及电子系统总线技术，具体涉及并行总线中某一模块的地址的设计技术。
背景技术
电子系统总线分串行总线和并行总线两大类，总线的功能是为电子系统各模块提供模块间通讯、数据交换、控制等操作。串行总线的特点是其所传送的数据是依序按位进行的，而并行总线特点则是所传送的数据是多位同时进行的。在电子系统中，这两种总线技术都获得广泛的运用。并行总线一般由地址总线(ADBUS)、数据库总线(DATABUS)、控制总线组成。地址总线上的信号为地址信号，数据总线上的信号为数据信号，控制总线上的信号为控制信号。控制信号的种类很多，其中读信号和写信号是控制信号中必须有的信号，在总控模块对被控模块进行读写操作时有效。基于并行总线的电子系统的各个模块都有相应接口与并行总线相连，挂在总线上的所有模块中至少有一个是总控模块，其它为被控模块。被控模块的地址是由总控模块分配的，分配的方法是利用地址译码器对送来的一个并行地址信号进行译码，译码结果就作为这些被控模块的使能信号。各被控模块根据这些使能信号的状态、结合地址总线以及数据总线上的信息，决定是否动作或怎样动作。当前，由于地址总线的地址线的数量有限，在一个基于并行总线的电子系统中，总控模块分配给被控模块的地址资源是有限的，如果系统很大，要想给被控模块分配足够的地址资源是相当困难的。另外，如果要对一个已有系统进行功能扩充时，也很不易为新增模块分配地址。
发明内容
本发明要解决的技术问题在于，提出一种为并行总线系统提供一种方便的、容易实现的、可获大量地址资源的模块地址单元，以弥补现有模块设计的缺陷。从理论上讲，本发明所提供的模块地址单元，可以获得无穷多的地址资源。
本发明通过如下技术方案实现：在被控模块上构造一个地址单元，位于被控模块上，包括：总线隔离及驱动电路、模块使能产生电路、模块控制信号生产电路、读写信号开关电路；
所述总线隔离及驱动电路的输入端与地址总线(ADBUS)、数据库总线(DATABUS)、控制总线读信号(/RD)、控制总线写信号(/WR)相连，其输出端与读写信号开关电路、模块使能产生电路、模块控制信号产生电路相连；
所述模块使能产生电路与总线隔离及驱动电路相连，所产生的模块使能信号(DS)送往读写信号开关电路、模块控制信号产生电路；
所述模块读写信号开关电路的输入端与总线隔离及驱动电路相连，当模块使能产生电路输出的DS信号有效时，信号/RDO、/WRO不输出，当模块使能产生电路输出的DS信号无效时，输出信号/RDO、/WRO。
所述模块控制信号产生电路的输入端与总线隔离及驱动电路相连，当模块使能产生电路输出的DS信号有效时，DS信号触模块控制信号(BCTRS)的产生。
在上述按照本发明提供的所述模块使能产生电路包括：
多位串入/并出移位寄存器、模块使能逻辑电路、模块地址编码电路；
所述多位串入/并出移位寄存器的输入端与总线隔离及驱动电路相连，将来自模块编码电路的地址编码信号进行串/并转换后输出给模块使能逻辑电路；
所述模块地址编码电路的输入端与总线隔离及驱动电路相连，其输出与多位串入/并出移位寄存器相连；
所述模块使能逻辑电路接收来自多位串入/并出移位寄存器的经移位后的地址编码信号，输出模块使能信号(DS)。
实施本发明提供的基于并行总线的模块地址单元，与现有的模块地址单元相比，有以下特点：1)得到的地址资源数量不依赖地址总线的地址线数量的多少，从理论上可获得地址资源是无限的。2)模块地址的分配十分灵活。3)不同功能的模块的位置可以交换，不会影响模块的识别和功能。4)对系统的功能扩充方法很方便。
附图说明
下面结合附图和优选的实施例，对本发明进一步详细描述，附图中：
图1为本发明所述模块地址单元的组成框图；
图2为图1中模块使能产生电路的组成框图。
具体实施方式
按照本发明提供并行总线的模块地址单元，是在该模块中设置如下单元来实现本发明目的，它包括总线隔离及驱动总线隔离及驱动电路101、读写信号开关电路104、模块使能产生电路102、模块控制信号产生电路103；其中所述模块使能产生电路102包括模块地址编码电路201、多位串入/并出移位寄存器202、模块使能逻辑电路203。
在图1所示模块的组成结构中，设有完成总线信号的隔离及驱动的总线隔离及驱动电路101、完成本模块使能信号产生的模块使能产生电路102、完成模块控制信号产生的模块控制信号产生电路103、完成将控制总线的读写信号与采用其它地址设计方式的模块连接或中断的读写信号开关电路104。
本发明中，每个模块的地址是由多组二进制数据组成的，每一组二进制数据的位数都是相同的并且小于等于地址总线(ADBUS)宽度。并行总线主控模块通过如下方式完成对某一个被控模块的访问：
1)主控模块将符合该模块地址的一个多组二进制数据，以读或写的方式，依次送到地址总线(ADBUS)上去。
2)在该模块的地址单元中，模块使能产生电路102将地址总线(ADBUS)上送来的这一多组并行数据进行处理，输出一个模块使能信号(DS)。
3)利用模块使能产生电路102输出的模块使能信号(DS)，配合主控模块送来的其它地址总线信号和数据总线信号，在模块控制信号产生电路103中生成该模块所需的各种控制信号，实现该模块的各种功能。
4)如果系统中还有其它类型的模块地址设计技术，利用模块使能产生电路102输出的模块使能信号(DS)控制读写信号开关电路104禁止控制总线的读写信号送到这些模块。当模块使能产生电路102没有模块使能信号(DS)输出时，控制总线读写信号通过读写信号开关电路104到采用其它地址单元的模块，这样使得不同类型的模块地址单元之间互不干扰。
5)如果主控模块送到地址总线(ADBUS)上的一个多组二进制数据，不符合该模块使能产生电路102所规定的模块地址时，模块使能产生电路102没有使能信号产生，该模块不能被激活使能。
在图2中，模块地址编码电路201从总线隔离及驱动电路101中获取从地址总线(ADBUS)送来的符合本模块地址的一个多组二进制数据后，将每组二进制数依次进行逻辑运算，每次运算都得到一个一位的二进制数，其值要么是1，要么是0。这些一位二进制数以串行的形式依次被送到多位串入/并出移位寄存器202，在以从总线隔离及驱动电路101送来的控制总线读信号或写信号作为移位时钟的情况下，这一串二进制数被作移位操作，实际上是进行串行/并行转换，转换结果送到模块使能逻辑电路203中进行逻辑运算，就得到一个本模块的使能信号。如果从总线隔离及驱动电路101中所获取的一个多组二进制数据不符合本模块地址，经模块地址编码电路201的逻辑运算后输出的还是一个串行二进制据，但这个串行数据经多位串入/并出移位寄存器202作串入/并出转换后，在模块使能逻辑电路203的逻辑运算结果不能产生本模块的使能信号。
模块地址是由模块使能产生电路102决定的，具体来讲是和模块地址编码电路201的运算逻辑、多位串入/并出移位寄存器202的移位寄存器的位数、模块使能逻辑电路203的运算逻辑共同决定，多位串入/并出移位寄存器202的移位寄存器的位数等于本模块地址二进制数的组数，而每组二进制数的值是由模块地址编码电路201和模块使能逻辑电路203决定的。
本发明提出的并行总线的模块地址单元的保护范围，不局限于本说明书的描述，在本发明的基础上，对其电路进行适当修改，从而实现不同模块地址的，也属于本发明的范围。

Claims (6)

1、一种基于并行总线的模块地址单元，位于被控模块上，其特征在于，包括总线隔离及驱动电路(101)、模块使能产生电路(102)、模块控制信号产生电路(103)、读写信号开关电路(104)；
所述总线隔离及驱动电路(101)输入端与地址总线、数据总线、控制总线的读信号、控制总线的写信号相连，输出端与读写信号开关电路、模块使能产生电路、读写信号开关电路相连；
所述模块使能产生电路(102)与总线隔离及驱动电路(101)相连，所产生的模块使能信号(DS)送往读写信号开关电路(104)、模块控制信号产生电路(103)；
所述模块读写信号开关电路(104)的输入端与总线隔离及驱动电路(101)相连，当模块使能产生电路(102)输出的DS信号有效时，信号/RDO、/WRO不输出，当模块使能产生电路(102)输出的DS信号无效时，输出信号/RDO、/WRO。
所述模块控制信号产生电路(103)的输入端与总线隔离及驱动电路(101)相连，当模块使能产生电路(102)输出的DS信号有效时，DS信号触发模块控制信号(BCTRS)的产生。
2、根据权利要求1所述的一种基于并行总线的模块地址单元，其特征在于，所述模块使能产生电路(102)包括多位串入/并出移位寄存器(202)、模块使能逻辑电路(203)、模块地址编码电路(201)；
所述多位串入/并出移位寄存器(202)的输入端与总线隔离及驱动电路(101)相连，将来自模块编码电路(201)的地址编码信号进行串/并转换后输出给模块使能逻辑电路(203)；
所述模块地址编码电路(201)的输入端与总线隔离及驱动电路(101)相连，其输出与多位串入/并出移位寄存器(202)相连；
所述模块使能逻辑电路(203)接收来自多位串入/并出移位寄存器(202)的经移位后的地址编码信号，输出模块使能信号(DS)。
3、根据权利要求1所述的一种基于并行总线的模块地址单元，其特征在于，所述模块地址是由电路模块使能电路(102)决定的。
4、根据权利要求3所述的一种基于并行总线的模块地址单元，其特征在于，所述模块地址是由是由模块地址编码电路(201)的运算逻辑、多位串入/并出移位寄存器(202)的移位寄存器的位数、模块使能逻辑电路(203)的运算逻辑共同决定。
5、根据权利要求4所述的一种基于并行总线的模块地址单元，其特征在于，多位串入/并出移位寄存器(202)的移位寄存器的位数等于本模块地址二进制数的组数，而每组二进制数的值是由模块地址编码电路(201)和模块使能逻辑电路(203)决定的。
6、根据权利要求1所述的一种基于并行总线的模块地址单元，其特征在于，模块的地址是由多组二进制数据组成的，每一组二进制数据的位数都是相同的并且小于等于地址总线宽度。
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