CN1431668A

CN1431668A - 积层电容工艺与结构

Info

Publication number: CN1431668A
Application number: CN 03103442
Authority: CN
Inventors: 何昆耀; 宫振越
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2003-07-23
Anticipated expiration: 2023-01-30
Also published as: CN100573759C

Abstract

本发明公开了一种积层电容工艺与结构，先提供一衬底层，并利用高速物理金属沉积方式以形成多层电极层，并利用介电材料涂覆的方式以形成多层介电层，而电极层与介电层相互交替堆叠，以构成一积层电容结构。此外，电极层的两侧形成一对端部电极，此对端部电极分别与电极层电连接，而端部电极所暴露出的表面形成一表面金属层，可预防端部电极的表面受到氧化。如此，电极层与介电层之间的接合性可改善，而介电层的厚度均匀比率可维持在±10％之间，且相邻二电极层的相对偏移量可小于100微米，以达到所需的积层电容的标准电容值。

Description

积层电容工艺与结构

技术领域

本发明涉及一种积层电容的工艺与结构，尤其涉及一种利用高速物理金属沉积的方式，以形成多层电极层，并利用介电材料涂覆的方式，以形成多层介电层，而电极层与介电层相互交替堆叠，以构成一积层电容的工艺与结构。

背景技术

由于半导体技术的发展，使得半导体构装的产品在市场需求提高下，不断发展出更精密、更先进的电子元件。以目前的半导体技术而言，比如倒装片构装的技术、积层基板的设计以及无源元件的设计等，均在半导体产业中占有不可或缺的地位。以倒装片/焊球阵列(Flip-Chip/Ball Grid Array，FC/BGA)封装结构为例，芯片配置于封装基板的表面上，并且芯片与封装基板电连接，而封装基板为多层图案化线路层以及多层绝缘层集合而成，其中图案化线路层可经由光刻蚀刻的方式加以定义而成，而绝缘层配置于相邻二图案化线路层之间。此外，为了得到更好的电特性，封装基板的表面上还配置有电容、电感以及电阻等无源元件，其可藉由封装基板的内部线路，而电连接于芯片以及其他电子元件。

在无源元件的设计上，由于芯片在高速运算下，会产生高热，且芯片所产生的热能会传至封装基板上，并且传至无源元件上。为了使无源元件即使在高温的环境下，也不会影响其电特性，因此必须设计具有耐高温以及高稳定性的无源元件，而积层陶瓷电容(Laminated ceramic capacity)即是其中一例。

现有积层陶瓷电容主要由多层陶瓷介电层(Ceramic dielectric layer)与多层金属层(Metallic layer)堆叠而成，其中陶瓷介电层由高介电常数的材料如钛酸钡(barium titanate)所组成，而金属层由如银、银钯合金的导电材料所组成，且多层金属层形成多个正、负极交替的内电极(internal electrode)，而内电极与陶瓷介电层构成一电容结构，其两侧还配置有一对端部电极(terminalelectrode)，分别电连接正、负极的内电极，而端部电极的表面可形成一表面金属层如镍，以防止端部电极氧化。

此外，现有积层电容的工艺包括下列步骤：首先，进行陶瓷生胚(greentape)的工艺，是将电介质粉末(dielectric powder)如钛酸钡与有机粘结剂(organic binder)均匀混合，以形成一陶瓷生胚。接着，进行金属浆印刷(metalpaste printing)的工艺，其利用网版印刷的方式将金属粉末与有机粘结剂转印在陶瓷生胚上，以形成一金属层，之后再将上述陶瓷生胚经过堆叠(stacking)、压合(pressing)的步骤，而形成多层陶瓷介电层以及金属层的结构，接着再将此积层结构在1100度～1500度的烧结温度下进行共烧(sinter)，并将已烧结的陶瓷介电层与金属层的结构两侧形成一对端部电极，最后再进行一次烧结，以固化此对端部电极，如此即完成积层电容的工艺。

值得注意的是，在上述的共烧过程中，有机溶剂在高温烧结时会蒸发去除，使得陶瓷介电层与金属层的原体积缩小，而影响陶瓷介电层与金属层的结合性，并且陶瓷介电层与金属层的厚度无法均匀一致，因而无法控制积层电容的电容值在标准范围内。另外，在共烧过程中，金属层的热膨胀系数与陶瓷介电层的热膨胀系数不同，且金属层的最佳烧结温度也不同于陶瓷介电层的最佳烧结温度，因此在无法控制诸多变数的情况下，积层电容内部会因烧结时所产生的龟裂、空隙、裂缝以及翘曲等脱层(delaminate)的现象，因而严重地影响其标准电容值。

发明内容

因此，本发明的目的在于提出一种积层电容工艺与结构，其中积层电容工艺可在常温的状态下进行，以使介电层与电极层的厚度可均匀一致，且介电层与电极层之间的接合性好，可以有效控制积层电容的电容值在标准范围内。

为实现本发明的上述目的，提出一种积层电容工艺，包括下列步骤：(1)提供一衬底层；(2)形成图案化的一第一掩模层于衬底层的表面；(3)以高速物理金属沉积的方式，形成一第一电极层于第一掩模层所暴露出的衬底层的表面；(4)移除第一掩模层；(5)以介电材料涂覆的方式，形成一第一介电层于第一电极层及衬底层之上；(6)形成图案化的一第二掩模层于第一介电层的表面；(7)以高速物理金属沉积的方式，形成一第二电极层于该第二掩模层所暴露出的该第一介电层的表面，其中第二电极层及第一电极层至少部分重叠；最后(8)移除第二掩模层。

依照本发明的积层电容工艺，上述的步骤将可形成两个电极层(2)。若重复上述的步骤(2)～步骤(4)一次，则可形成三个电极层(2+1)。若重复至少一次上述的步骤(2)～步骤(8)，将可形成偶数个电极层(2N，N为大于1的自然数)，此时再重复一次步骤(2)～步骤(4)，则可形成奇数个电极层(2N+1)。

依照本发明的积层电容工艺，还包括步骤(9)以介电材料涂覆的方式，形成一第二介电层于这些第二电极层及这些第一介电层的个别最顶层之上；(10)形成一对端部电极于这些第一电极层及这些第二电极层的两侧，并分别电连接于这些第一电极层及这些第二电极层；以及(11)形成一表面金属层于此对端部电极的所暴露出的表面。

为实现本发明的上述目的，提出一种积层电容，主要由多个电极层以及至少一介电层所构成。其中，意任两个相邻的电极层部分重叠，且任意两个相邻的电极层的相对水平偏移量小于100微米。此外，介电层配置介于任意两个相邻的电极层之间，且介电层的厚度均匀比率可维持在±10％左右。

附图说明

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举两个优选实施例，并配合附图，作详细说明如下，其中：

图1A～1H依序示出本发明第一实施例的一种积层电容工艺的剖面流程图；以及

图2A～2H示出本发明第二实施例的一种积层电容工艺的剖面流程图。

附图中的附图标记说明如下：

100、200：积层电容 110、210：衬底层

120、220：第一掩模层 222：第一掩模介电层

224：第一可去除薄膜 130a、230a：第一电极层

140、240：介电层 140a、140b：覆盖层

150、250：第二掩模层 252：第二掩模介电层

254：第二可去除薄膜 130b、230b：第二电极层

160a、160b、260a、260b：端部电极

170、270：表面金属层

具体实施方式

第一实施例

图1A～图1 H依次绘示本发明第一实施例的一种积层电容工艺的剖面流程图。

请参考图1A，首先提供一衬底层110，而衬底层110的材料可为一介电材料。接着，利用贴附(attach)薄膜或旋涂(spin coating)有机材料的方式，在衬底层110的表面上形成图案化的一第一掩模层120，接着请参考图1B，以高速物理金属沉积的方式，在第一掩模层120所暴露出的衬底层110的表面上，形成一第一电极层130a，而高速物理金属沉积技术，例如有金属喷射法(metal spray)或高速粒子固化法(high speed particle consolidation)等金属沉积技术(metal deposition technology)，其中金属喷射法更例如有电弧熔射法(arc spray)、等离子体喷射法(plasma spray)、火焰熔射法(flamespray)、高速氧气燃料喷射法(high velocity oxygen fuel spray)、阴极电弧离子溅镀法(cathode arc ion plating)等。接着将第一掩模层120除去，如此即可得到图1C的结构。

请参考图1D，利用介电材料涂覆的方式，在第一电极层130a以及衬底层110上形成一介电层140，接着在介电层140的表面上形成图案化的一第二掩模层150，所不同的是，第二掩模层150与第一掩模层120分别对应位于衬底层110的两侧，接着请参考图1E，再以高速物理金属沉积的方式，在第二掩模层150所暴露出的介电层140的表面上，形成一第二电极层130b，且第二电极层130b与第一电极层130a至少部分重叠，而重叠的面积以及间距决定第一、二电极层130a、130b之间的电容值。接着，将第二掩模层150去除，而得到图1F的结构。由以上的工艺可知，假设相邻二电极层之间的重叠面积为A而间距为d，藉由重叠面积A以及间距d可计算出相邻二电极层的电容量C，其计算公式为：C＝Ck*A/d，Ck为电容系数。值得注意的是，利用本发明的积层电容工艺，由于不需要现有的烧结步骤，故介电层140的厚度不会改变，且其厚度均匀比例可保持在±10％左右，即厚度约在标准厚度(约25微米)的90％～110％的范围内。此外，本发明利用高速物理沉积的方式所形成的第一、第二电极层130a、130b的面积固定，且比现有利用网版印刷来得精确，故相邻二电极层130a、130b之间重叠定位的偏移量可小于100微米，因此重叠面积A可维持在标准值左右。

请参考图1G，除了上述提供衬底层110的步骤外，本发明可藉由重复图1A～图1F的工艺，以得到图1G所示的积层电容100的结构，其由多层第一电极层130a、多层第二电极层130b以及多层介电层140所构成。其中，第一电极层130a、介电层140、第二电极层130b、介电层140可依序堆叠在衬底层110上，以形成多层第一、第二电极层130a、130b与介电层140交错排列的结构，且第一电极层130a可为偶数层或奇数层，第二电极层130b可为偶数层或奇数层，如此积层电容100的标准电容值可藉由第一、第二电极层130a、130b的层数加以定义而成。此外，积层电容100的顶面以及底面还可分别覆盖一定厚度以及硬度的覆盖层140a、140b，以保护积层电容100不会受外力破坏。其中，覆盖层140a为上述的衬底层110所构成，而覆盖层140b同样以介电材料涂覆的方式，形成于积层电容100结构的最顶端。

请参考图1H，在积层电容100的两侧还形成一对端部电极160a、160b，并分别电连接于第一电极层130a及第二电极层130b，而端部电极160a、160b形成的方式包括金属粉末喷敷或涂覆。接着，还可选择性地形成一表面金属层170于端部电极160a、160b的所暴露出的表面，其中表面金属层170可为镍/金复合层(Ni/Au layer)、焊料层(solder layer)或无铅焊料层(leadfree solder layer)等复合材料层或单一材料层，而形成表面金属层170于端部电极160a、160b的表面的方法例如为电镀法或浸渍法(dipping)等。值得注意的是，由于铜很容易受到氧化，所以当端部电极160a、160b的材料为铜时，包覆于端部电极160a、160b的表面的表面金属层170，可有效地预防端部电极160a、160b的表面受到氧化。

第二实施例

图2A～2H依序示出本发明第二实施例的一种积层电容工艺的剖面流程图。

请参考图2A，首先提供一衬底层210，而衬底层210的材料可为一介电材料。接着，在衬底层210的表面上形成图案化的一第一掩模层220，其中第一掩模层220包括一第一掩模介电层222及一第一可去除薄膜224，而第一掩模介电层222及第一可去除薄膜224依序堆叠于衬底层210上。接着请参考图2B，以高速物理金属沉积的方式，全面性形成一第一电极层230a于第一掩模层220所暴露出的衬底层210的表面及第一可去除薄膜224的表面，由于高速物理金属沉积技术已在第一实施例中得以叙述，在此不再多作赘述。接着去除第一可去除薄膜224，而连带除去位于第一可去除薄膜224的表面的部分第一电极层230a，以得到图2C所示的结构。

请参考图2D，利用介电材料涂覆的方式，在第一电极层230a以及第一掩模介电层222上形成一介电层240，接着在介电层240的表面上形成图案化的一第二掩模层250，其中第二掩模层250包括一第二掩模介电层252及一第二可去除薄膜254，而第二掩模介电层252及第二可移除薄膜254依序堆叠于介电层240上。所不同的是，第二掩模层250与第一掩模层220分别对应位于衬底层210的两侧。接着请参考图2E，以高速物理金属沉积的方式，全面性形成一第二电极层230b于第二掩模层250所暴露出的介电层240的表面及第二可去除薄膜254的表面。接着去除第二可去除薄膜254，而连带去除位于第二可去除薄膜254的表面的部分第二电极层230b，其中第二电极层230b与第一电极层230a至少部分重叠，以得到图2F所示的结构。

同样，本发明的第二实施例可藉由重复图2A～图2F的工艺至少一次，以得到图2G所示的积层电容200的结构。此外，积层电容200的两侧还形成一对端部电极260a、260b，并分别电连接于第一电极层230a及第二电极层230b，接着还可选择性地形成一表面金属层270于此对端部电极260a、260b的所暴露出的表面，以预防端部电极260a、260b的表面受到氧化，如此可得到图2H所示的积层电容200的结构。

由上述的说明可知，本发明的积层电容的工艺不同于现有积层电容的工艺，故在半导体的应用上亦有突破之处。特别是现有积层电容的工艺与封装基板的工艺分别进行，之后再将积层电容配置于封装基板上，而本发明的积层电容的工艺的不同之处，在于可将封装基板的表面作为衬底层，接着进行上述图1A～1G(或图2A～2G)的工艺于封装基板上，等到完成上述的积层电容的工艺后，再进行后续阶段的封装基板的工艺。如此积层电容不限定配置于封装基板的表面，也可埋设于封装基板的内部，而成为封装基板的内嵌(embedded)无源元件。

再者，本发明利用高速物理金属沉积技术所涂覆的金属粉末的外径尺寸较大，故可大幅缩短工艺周期，且电极层与介电层之间接合性好，不易产生空孔(void)、脱层(delamination)的现象，故可控制积层电容的电容值在标准范围内。

综上所述，本发明的积层电容工艺至少具有下列优点：

1.本发明的积层电容工艺不需要现有的烧结步骤，故介电层的厚度不会改变，且其厚度均匀比率可保持在±10％左右，且利用高速物理沉积的方式所形成的电极层的面积固定，比现有利用网版印刷来得精确，故相邻二电极层之间重叠定位的偏移量可小于100微米。

2.本发明的积层电容工艺，可将封装基板的表面作为衬底层，接着依序形成第一电极层、介电层及第二电极层于封装基板上，等到完成积层电容的工艺后，再进行后续的封装基板的工艺。

3.本发明的积层电容工艺，利用高速物理金属沉积的方式来形成多层电极层，并利用介电材料涂覆的方式来形成多层介电层，而电极层与介电层交替堆叠以构成一积层电容，其中利用高速物理金属沉积技术所涂覆的金属粉末的外径尺寸较大，故可大幅缩短工艺周期，且电极层与介电层之间接合性好，不易产生空孔(void)、脱层(delamination)的现象，故有助于积层电容提供更稳定的电容值。

虽然本发明已以两个优选实施例公开如上，但是其并非用以限定本发明，在不脱离本发明的精神和范围的情况下，本领域技术人员可作各种更改与润饰，因此本发明的保护范围应当以所附权利要求所确定的为准。

Claims

1.一种积层电容工艺，至少包括下列步骤：

(1)提供一衬底层；

(2)形成图案化的一第一掩模层于该衬底层的表面，其中该第一掩模层包含至少一层的结构；

(3)以高速物理金属沉积的方式，形成一第一电极层于该第一掩模层所暴露出的该衬底层的表面；

(4)去除该第一掩模层的至少一层的结构；

(5)以介电材料涂覆的方式，形成一第一介电层于该第一电极层及该衬底层之上；

(6)形成图案化的一第二掩模层于该第一介电层的表面，其中该第二掩模层包含至少一层的结构；

(7)以高速物理金属沉积的方式，形成一第二电极层于该第二掩模层所暴露出的该第一介电层的表面，其中该第二电极层及该第一电极层至少部分重叠；

(8)去除该第二掩模层的至少一层的结构；以及

(9)以介电材料涂覆的方式，形成一第二介电层于该第二电极层及该第一介电层之上。

2.如权利要求1所述的积层电容工艺，还包括重复至少一次步骤(2)～步骤(5)，其中该些第一电极层与该第二电极层至少部分重叠。

3.如权利要求1所述的积层电容工艺，还包括重复至少一次步骤(2)～步骤(9)，其中该些第一电极层与该些第二电极层至少部分重叠。

4.如权利要求3所述的积层电容工艺，还包括重复一次步骤(2)～步骤(5)，其中该些第一电极层及该些第二电极层至少部分重叠。

5.如权利要求1所述的积层电容工艺，还包括一步骤(10)：形成一对端部电极于该些第一电极层及该些第二电极层的两侧，并分别电连接于该些第一电极层及该些第二电极层。

6.如权利要求5所述的积层电容工艺，还包括一步骤(11)：形成一表面金属层于该对端部电极的所暴露出的表面。

7.如权利要求6所述的积层电容工艺，其中该表面金属层为镍/金复合层及焊料层其中之一。

8.如权利要求1所述的积层电容工艺，其中该高速物理金属沉积的方式为高速粒子固化法、电弧熔射法、等离子体喷射法、火焰熔射法、高速氧气燃料喷射法及阴极电弧离子溅镀法其中之一。

9.如权利要求1所述的积层电容工艺，其中在步骤(2)时，该第一掩模层包括一第一掩模介电层及一第一可去除薄膜，而该第一掩模介电层及该第一可去除薄膜依序堆叠于该衬底层之上，且在步骤(4)时，去除该第一掩模层的该第一可去除薄膜，但保留该第一掩模介电层。

10.如权利要求1所述的积层电容工艺，其中在步骤(6)时，该第二掩模层包括一第二掩模介电层及一第二可去除薄膜，而该第二掩模介电层及该第二可去除薄膜依序堆叠于该第一介电层之上，且在步骤(8)时，去除该第二掩模层的该第二可去除薄膜，但保留该第一掩模介电层。