CN1417693A - 一种调整接口电路中准备就绪信号时序的逻辑设计方法 - Google Patents

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Abstract

本发明公开了一种调整接口电路中准备就绪(Ready)信号时序的逻辑设计方法，该方法的关键在于：在高速中央处理器(CPU)与低速接口器件的通信过程中，先对接口器件的准备就绪信号进行逻辑整形后，再送入CPU的准备就绪信号引脚。采用该方法能够保证Ready信号不与其它信号发生冲突，从而彻底避免CPU访问外围接口芯片失败的情况，提高高速CPU对慢速外围芯片访问的可靠性、稳定性和准确度。

Description

一种调整接口电路中准备就绪信号时序的逻辑设计方法
技术领域
本发明涉及接口电路信号调整技术，尤指一种利用逻辑设计来对接口电路中的准备就绪(Ready)信号进行时序调整的方法。
发明背景
在高速中央处理器(CPU)与慢速外围芯片的接口设计中，常常用到准备就绪(Ready)信号指示来插入合适的等待周期。但是，Ready信号大多是三态信号，其从有效状态转变到无效状态的过程中，由于电容效应，该信号只能缓慢地变化，很容易造成同其它接口信号的冲突，而引起CPU访问外围芯片失败。
目前，通常的设计方法是通过对三态的Ready信号强上拉或强下拉方法，加快信号的充放电过程，以使Ready信号迅速从有效状态转换到无效状态。但是，该种方法的设计电路存在以下缺点：1)可靠性不高；2)不能完全避免Ready信号同其它信号的冲突而引起访问失败。
参见图1、图2所示，图1中MPC8260为中央处理器，T8206为朗讯公司的接口芯片。当MPC8260访问T8206时，由于T8206是慢速CPU接口器件，需要使用MPC8260中的外部等待信号/LGTA。但T8206中的Ready输出信号/CB_RDY在无效时，属三态(即高电平、低电平、高阻)信号，因此，当/CB_RDY信号从有效的低电平状态变成无效的三态信号时，由于电容效应，该信号只能缓慢地上升。由于上升沿太缓慢，用示波器测试时钟信号和/LGTA信号发现：/LGTA信号的有效期很长，当T8206的片选信号/CS失效后，/LGTA信号仍有几十个纳秒的有效期。若直接将T8206的/CB_RDY连到MPC8260的/LGTA脚，测量MPC8260的发送起始信号引脚/TS，发现在时钟信号的上升沿/LGTA和/TS同时有效，如此，就很可能在MPC8260访问T8206内部寄存器时产生错误，从而导致通讯不稳定的情况。其中，T8206与MPC8260中信号的时序波形图如图2所示。
在上述应用中，为了使/LGTA快速上升到高电平，避免/LGTA和/TS同时出现，一般采用的方法是：在/LGTA信号线上加强上拉。该方法可在一定程度上对通讯不稳定的状况加以改善，但不能从根本上消除这种隐患，而且目前的设计方法还存在一定的局限性。
发明内容
有鉴于此，本发明的主要目的在于提供一种调整接口电路中Ready信号时序的逻辑设计方法，使其能保证Ready信号不与其它信号发生冲突，从而彻底避免CPU访问外围接口芯片失败的情况，提高高速CPU对慢速外围芯片访问的可靠性、稳定性和准确度。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种调整接口电路中Ready信号时序的逻辑设计方法，该方法在高速中央处理器(CPU)与低速接口器件的通信过程中，先对接口器件的准备就绪信号进行逻辑整形后，再送入CPU的准备就绪信号引脚。
所述的逻辑整形进一步包括以下步骤：
a.将接口器件的片选信号和准备就绪信号同时送入逻辑调整单元；
b.片选信号和准备就绪信号在逻辑调整单元做或运算；
c.将或运算结果输出至CPU中的准备就绪信号引脚。
所述的逻辑调整单元为可编程逻辑器件(FPGA)，或为或门电路。
或者，该逻辑整形过程进一步包括以下步骤：
a.采样接口器件的片选信号，并判断该信号是否有效；
b.如果有效，则启动计数器开始计时，同时设定两个特定值；
c.实时对片选信号采样，采样一次，计数器加一；
d.当计数器的值等于第一特定值时，将CPU的准备就绪信号设置为Ready信号有效的状态；
e.当计数器的值等于第二特定值时，将CPU的准备就绪信号设置为Ready信号无效的状态。
该方法进一步包括：预先引入高速时钟信号。
上面所述的第一特定值是指片选信号有效时置Ready信号为有效的时刻；所述的第二特定值是指片选信号无效时置Ready信号为无效的时刻，该特定值根据器件特性或实际的经验值设定。
由上述方案可以看出，本发明的关键是：在高速CPU与慢速接口器件之间增加了一个能迅速输出高电平Ready信号的逻辑调整单元，通过该单元对接口器件的Ready信号的处理，使得当接口器件的片选信号无效时，输入CPU的Ready信号也被置为无效状态。
因此，本发明所提供的调整接口电路中Ready信号时序的逻辑设计方法，是利用简单的逻辑设计来对Ready信号进行处理，其具有以下的优点和特点：
1)适用性强：本发明新增的逻辑调整单元可处理并输出标准的Ready类信号，因此，可适用于各种CPU同外围芯片的接口设计。
2)电路简单：本发明只要通过简单的组合逻辑就能实现调整Ready信号时序的功能，对原有的电路设计改动不大，简单易行。
3)电路可靠：采用本发明的设计方法，相对于将Ready信号强上拉或强下拉的方法更可靠、更稳定，能100％保证接口时序满足芯片的需求。
附图说明
图1为现有技术一应用实例的电路原理示意图；
图2为图1电路中各信号的时序图；
图3为本发明方法的电路原理示意图；
图4为本发明一实施的电路原理示意图；
图5为图4实施例中各信号的时序图。
具体实施方式
下面结合附图及具体实施例对本发明再作进一步详细的说明。
本发明所采用的逻辑设计思路主要是：通过片选信号对Ready信号进行整形，保证在片选无效时，Ready信号也同时变为无效状态，该状态根据实际情况为高电平或低电平。本发明典型电路的原理如图3所示，接口芯片输出的/Ready信号经过逻辑调整单元处理后，送入CPU芯片的/CPU_rdy输入引脚。
还以MPC8260访问T8206接口芯片为例，如图4所示，当MPC8260与T8206接口芯片通信时，采用调整信号时序的思想，即通过对T8206的/CS与对应的/CB_RDY信号做或运算，实现对/LGTA信号的整形。
当MPC8260访问T8206接口芯片时，首先将T8206输出的准备就绪信号/CB_RDY送入逻辑调整单元40，同时将片选信号/CS送入逻辑调整单元40，在本实施例中，逻辑调整单元40为可编程逻辑器件(FPGA)。然后，在逻辑调整单元40中将/CB_RDY和/CS的信号做或运算，并将或运算的结果作为Ready信号输出给MPC8260的/LGTA引脚，使MPC8260根据整形后的/LGTA信号进行下一步操作。具体的逻辑运算表示为：
        Lgta_n＜＝(Cb_rdy_n or Cs_n)    (1)式(1)表示将Cs_n与Cb_rdy_n相或后的结果赋给Lgta_n，其中，带_n后缀的，都是低电平有效的信号。Lgta_n表示由逻辑调整单元40输出到中央处理器MPC8260的/LGTA引脚的信号，低电平有效；Cb_rdy_n为从T8206准备就绪引脚/CB_RDY输入到逻辑调整单元40的信号，低电平有效；Cs_n代表T8260的片选信号/CS，低电平有效。
经过逻辑调整单元40调整后的信号时序关系如图5所示，输入MPC8260的Ready信号/LGTA与片选信号/CS同时变为高电平，而与/TS信号还有一段时间间隔，从而不会再与/TS信号冲突，使得CPU能够正确地访问接口器件的内部寄存器，进而使通讯不稳定的问题得到解决。
总之，本发明接口时序调整是通过简单的逻辑设计，对/LGTA信号进行部分时序调整，来达到理想的时序要求，完全避免/LGTA和/TS同时出现，从而保证整体电路设计通讯的可靠性和稳定性。
本发明中逻辑调整单元的逻辑调整可利用对高速时钟信号进行计数的方法来实现，根据计数值来控制Ready信号相对于其它信号，如：片选信号的相对位置和Ready信号有效时的宽度。其主要思想是这样的：首先采样接口器件的片选信号，并判断该信号是否有效？如果有效，则启动计数器开始计时，同时设定一个特定值；系统实时对片选信号采样，采样一次，计数器加一；当计数器的值等于特定值时，将CPU的准备就绪信号设置为Ready信号有效的状态，低电平；当计数器的值等于另一个特定值时，将CPU的准备就绪信号设置为Ready信号无效的状态，高电平。如此，可根据需要在适当的时刻将CPU的Ready信号置为所需的状态，其中的特定值一般根据器件特性，或根据实际运行环境取得经验值而设定。
该逻辑调整单元还可以由具有同等功能的逻辑电路，如或门电路；或者是同等功效的集成电路芯片来实现，但不如本发明的逻辑运算灵活。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (8)

1、一种调整接口电路中准备就绪(Ready)信号时序的逻辑设计方法，其特征在于：
在高速中央处理器(CPU)与低速接口器件的通信过程中，先对接口器件的准备就绪信号进行逻辑整形后，再送入CPU的准备就绪信号引脚。
2、根据权利要求1所述的方法，其特征在于所述的逻辑整形进一步包括以下步骤：
a.将接口器件的片选信号和准备就绪信号同时送入逻辑调整单元；
b.片选信号和准备就绪信号在逻辑调整单元做或运算；
c.将或运算结果输出至CPU中的准备就绪信号引脚。
3、根据权利要求1所述的方法，其特征在于所述的逻辑整形进一步包括以下步骤：
a.采样接口器件的片选信号，并判断该信号是否有效；
b.如果有效，则启动计数器开始计时，同时设定两个特定值；
c.实时对片选信号采样，采样一次，计数器加一；
d.当计数器的值等于第一特定值时，将CPU的准备就绪信号设置为Ready信号有效的状态；
e.当计数器的值等于第二特定值时，将CPU的准备就绪信号设置为Ready信号无效的状态。
4、根据权利要求2所述的方法，其特征在于：所述的逻辑调整单元为可编程逻辑器件(FPGA)。
5、根据权利要求2所述的方法，其特征在于：所述的逻辑调整单元为或门电路。
6、根据权利要求3所述的方法，其特征在于该方法进一步包括：预先引入高速时钟信号。
7、根据权利要求3所述的方法，其特征在于：所述的第一特定值是指片选信号有效时置Ready信号为有效的时刻；所述的第二特定值是指片选信号无效时置Ready信号为无效的时刻。
8、根据权利要求3或7所述的方法，其特征在于：所述的特定值根据器件特性或实际的经验值设定。
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