CN1405879A - 降低非扫描可测试性设计管脚开销的方法 - Google Patents

Abstract

降低非扫描可测试性设计管脚开销的方法属集成电路可测试性设计技术领域，其特征在于：它采用了自行设计的低成本的非扫描可测试性设计的测试点结构。它在尽可能减少控制信号输入端以降低管脚开销的同时，尽可能地把控制信号连到不会导致新的不可测故障的原始输入上，以避免信号目标的冲突。它首先采取判断新的重汇聚扇出是否为时间延迟不相同的分支，若不相同，则不会导致新的不可测故障；若相同，则判断新的重汇聚扇出是否具有一致的反向奇偶性，若两点间不存在一条路径即反向奇偶性为00，则不会产生新的不可测故障。最后，它把额外的管脚开销降为两个：一个是统一的测试信号输入管脚，另一个是特征分析器的唯一的输出管脚。

Description

降低非扫描可测试性设计管脚开销的方法

技术领域

降低非扫描可测试性设计管脚开销的方法属于集成电路可测试性设计技术领域。

背景技术

由于非扫描可测试性设计电路的每一个测试码在测试时只需要一个测试周期，并且非扫描可测试性设计可提供快速测试，因而引起了学术界和工业界的广泛关注。非扫描设计的管脚开销问题是一个长期的遗留问题，以往的方法都没有处理好该问题。以往的方法有6种方式来处理管脚问题，这些策略均难达到令人满意的效果。这六类方法分别是：(1)不对额外的控制线做任何处理，这必须限制控制点的数目，因而很难达到令人满意的可测试性改进。(2)将可控测试点连到一个额外的寄存器，每一个测试码作用到电路时，需将可控测试点的值移入移位寄存器中。这使得每一个测试码象扫描测试一样在测试时需要很多个测试周期。(3)将所有可控测试点用一个额外的控制线来控制。几乎是所有以往的复位设计均采用了上述策略，采用该策略很难达到令人满意的可测试性改进。(4)将可控测试点的控制输入在工作状态下置为非控制值，在测试状态下置为控制值。该策略使得许多可测故障在测试状态下不可测，因而很难真正地改进电路的可测试性。(5)采用测试多路转换器来改进电路的可测试性，并且所有的测试多路转换器均采用单一的控制信号来控制。该策略的性能类似于采用一个单一的控制信号线，虽然可以改进电路中部分信号线的可测试性，但必然使得电路中许多可测故障的故障效应传播通路被隔断。上述策略在测试状态下，使得许多故障不可观测，因而很难真正地改进电路的可测试性。(6)将可观测点与一个原始输出连到一个多路转换器，这使得原电路中在测试状态下必须在该原始输出观察的故障不可观。综上所述，非扫描设计的管脚开销问题已成为一个必须而且急待解决的问题。图1所示为传统的测试点结构，而图2所示为本发明采用的测试点结构。采用图2所示的测试点结构只需一个额外的管脚就能有效地控制所有的可控测试点。

发明内容

本发明的目的在于提供一种可把额外的管脚开销降为2的降低非扫描可测试性设计管脚开销的方法。

本发明的特征在于：见权利要求中的部分。

使用证明：它达到了预期目的。

附图说明

图1.以往的测试点结构：

    (a)原始电路；(b)插入可观点；

    (c)插入1-可控测试点；(d)插入0-可控测试点。

图2.本专利采用的测试点结构：

    (a)原始电路；(b)1-可控测试点；(c)0-可控测试点。

图3.低成本的非扫描可测性设计。

图4.避免确认信号目标所导致的冲突。

图5.连接复位信号到原始输入。

图6.连接测试点T_i到输入PI_j所引起的电路改变。

图7.连接可控测试点到原始输入的程序框图。

图8.将多个控制信号连接到同一原始输入上。

图9.插入不同测试点时S9234.1的可测试性改进。

图10.插入不同测试点时S13207.1的可测试性改进。

具体实施方式

本发明提出的测试点结构如图3所示：测试点l₁～l_h的控制信号连到原始输入PI₁，测试点l_j～l_q的控制信号连到原始输入PI_k。所有测试点l都通过一个选通门“与”门连接到原始输入PI。1-可控测试点l₁直接与上述“与”门相连；0-可控测试点l_h经反相器后与该“与”门相连。所有与一个原始输入PI相连的可控测试点可共享一个“与”门。所有可控测试点均由一个统一的测试信号test控制。其中，PO_s是特征分析器的输出。

本发明所提出的降低额外管脚开销的方法其主指导思想就在于对于同步时序电路而言，就是要尽可能减少测试点的控制信号输入端，而且同时又要避免导致新的不可测故障的产生，也即应把测试点的控制信号尽可能地连到不导致新的重汇聚扇出的原始输入端，这是因为：最有可能导致新的不可测故障的位置是在重汇聚扇出处。

现结合图4就如何避免已确认的信号目标所导致的冲突而采取的策略进行说明。如图4所示，一个0-可控测试点插入到信号线l₁，一个1-可控测试点插入到信号线l₂。现仅就0-可控测试点一侧进行说明，其他类同。在图4中，点C由原始输入可达，所述的重汇聚依次发生在以下三个位置：原始输入PI扇出的扇出分支在信号线l₁处重汇聚；信号线l₁与原始输入PI在K₁及K₂处重汇聚；信号线l₁和l₂在汇聚点r处重汇聚。在判断重汇聚是否会导致新的不可测故障时首先要判断新的重汇聚扇出是否为时间延迟不相同的分支：若时间延迟不相同，肯定不会导致冲突，即不会导致新的不可测故障；若时间延迟相同，应检查新的重汇聚扇出是否具有一致的反向奇偶性。一条路径的反向奇偶性定义为该路上反向次数模2。电路中两个点之间的反向奇偶性inv_v(l，s)定义为一个二进制数，若两点间不存在一条路径则由s到l的反向奇偶性inv₀(l，s)＝00，即不会产生新的不可测故障。

上述策略也可用于部分复位的复位信号的连接与共享。复位信号均插到触发器的输出。如图5所示，假设B由PI可达。将信号线l处的复位信号连接到PI，使得PI点扇出在l处重汇聚。该扇出必然不会导致冲突，这是由于PI-C与PI-F(假设F由PI点可达)的延迟必然不同。同样，若l与PI在k₁及k₂处重汇聚，必须采用上述规则检查是否产生新的重汇聚扇出。可观测测试点可连到多个“异或”树(最多可达20)，每一个“异或”树的输出可以连到一个多输入特征分析器。特征分析器只有一个唯一的输出管脚。综上所述，本发明将额外的管脚开销降为2。

以下算法描述如何将可控测试点的控制信号连到电路的原始输出。在将多个控制信号连到同一原始输入时可采用同样的策略。该算法的输入为：电路结构描述，包括每一个信号线的标号、类型、及前驱、后继表，测试点集合{T₁，T₂，…，T_t}。该算法的输出为：可测试性设计的电路，只含两个额外的管脚。一个管脚是选通线test，该线控制所有的可控测试点。另一个管脚是多输入特征分析器的输出。

算法(连接所有测试点到输入)

1.设i，j分别为测试点及原始输入的下标，i←1，j←1，n为原始输入的个数；

2.While(j≤n)，do

(1)调用converge(T_i，PI_j)判断测试点T_i与PI_j是否汇聚；

(2)若T_i与PI_j不汇聚，将测试点T_i的控制输入连到原始输入PI_j上，改变电路结构，

即PI_j的后继表里增加T_i，且T_i的前驱表里增加PI_j，j←n+1；若T_i与PI_j汇聚，则

(3)

(3)j←j+1.

3.j←1；While(j≤n)，do

(1)调用converge(T_i，PI_j)找出T_i与PI_j的汇聚点集合{R₁，R₂，…，R_k}.对任一汇聚点R，

设R的输入为a，b，且a由T_i可达，b由PI_j可达；若R为“与”或“与非”门，

且seq_l(T_i，a)≠seq_l(PI_j，b)，若R为“或”或“或非”门，且seq₀(T_i，a)≠seq₀(PI_j，

b)，则将测试点T_i的控制输入连到PI_j。否则(2)

(2)若R为“与”或“与非”门，且inv₁(T_i，a)或inv₁(PI_j，b)之一为0，R为“或”

或“或非”门，且inv₀(T_i，a)或inv₀(PI_j，b)之一为0，则将测试点T_i的控制输

入连到PI_j。

(3)若T₁的控制输入已连到PI_j上，则如步骤2改变电路结构，j←j+1。

4.若i＜t，则i←i+1，j←1，转到步骤2；

5.输出所有测试点连接的原始输入，或返回未能连接上的测试点集合。

converge(a，b)  /*求出a，b的汇聚点集合，或返回a，b不汇聚*/

1.将a的所有直接后继放入堆栈Q中，并对每一个点加标志表明已被访问过。

2.当Q未空，则从Q中取出一个单元v，对于v的所有直接后继v₁，若v₁仍未被访问，则

将v₁加一个标志，并置入Q中。

3.采用步骤1，2求出所有由b可达的点v。若v在步骤1，2已被访问过，则将v置入

集合C中。

4.返回集合C中所有的汇聚点，若C空则返回a，b不汇聚。

reach(a，b)  /*判断b由a是否可达*/

1.将a的所有直接后继放入堆栈Q中。若其中之一为b，则返回b由a可达。否则

2.若Q未空，则从Q中取出一个单元v，对于v的所有直接后继v₁，若v₁仍未被访问，则

将v₁加入Q中，若v₁为b则b由a可达。

3.返回b由a不可达。

如图6所示，设原电路中PI_j有后继S₁，S₂，…，S_b.测试点T_i有前驱P₁，P₂，…，P_c和后继S₁，S₂，…，S_d.当将测试点T_i的控制输入连到PI_j后，PI_j的后继表中增加了T_i，而T_i的前驱表中也增加了PI_j。

可采用图7所示的程序框图来实现上述算法。我们采用了两种有效的测度时序延迟及反向奇偶性来连接可控测试点的控制信号到原始输入。图7框图中在检查原始输入PI与l是否汇聚时，只需对所有l的后继检查由PI到该点的反向奇偶性。如果PI点到l的所有后继的反向奇偶性均为00，则l与PI不汇聚。同样，判断一个信号线是否由另一个信号线可达也可采用类似方法。在判断PI在l’处(其中l’为l的后继)重汇聚的时序延迟时可采用下述策略：设l’的输入为a和b，且l’为“与”或“与非”门(或者是“或”门或“或非”门)。当seq₁(a，PI)≠seq₁(b，PI)(或seq₀(a，PI)≠seq₀(b，PI))时，则PI在l’处产生一个时序延迟不一致的重汇聚。否则，PI在l’处产生一个时序延迟一致的重汇聚。如图4所示，在判断原电路中测试点l与原始输入A间的时序延迟是否为0时采用下述策略：若l处插入一个0-可控测试点，则看seq₁(l，PI)＝0是否成立；若l处插入一个l-可控测试点，则判断seq₀(l，PI)＝0是否成立。在判断l与PI重汇聚是否产生反向特性一致的汇聚时，可采用下述策略：设l与PI在“与”门k₁处汇聚(或“或”门k₂，如图4所示)，k₁的输入为D，F(或k₂的输入为E，G)，则看inv₁(D，PI)＝inv₁(F，PI)(或inv₀(E，PI)＝inv₀(G，PI))是否成立，并且它们都不为11。如果成立，则重汇聚的反向是一致的，否则是不一致的。

如图8所示，两个可控测试点分别插到信号线10和11中。首先考虑原始输入4，由于10由4不可达，并且10与4不汇聚，所以信号线10的1-可控测试点连到原始输入4。信号线11在原始电路中由4不可达，并且11虽然与4在16处汇聚，但重汇聚扇出分支4-11-14-16与4-16反相一致。所以可将0-可控测试点11处的控制信号连到输入4。信号线4与11虽然在16处重汇聚，inv₀(14，4)＝00，也即是说信号目标(14，0)可由(3，1)来实现，因而不会产生新的不可测故障。测试点10与11在原电路中不汇聚，因而两个测试点共享原始输入4不会产生新的不可测故障。所以测试点11和10的控制输入可以同时连接到原始输入4。

图9和图10分别给出电路s9234.1及s13207.1在不同数目的可控测试点插入到电路后所取得的故障覆盖率。这两个电路都是非常难测的电路。采用本发明对s9234.1可以得到高达95％的故障覆盖率，而对于s13207.1本发明可得到高达97％的故障覆盖率。图9和图10中还给出了采用单一控制信号的测试码产生结果。如图9和图10所示，采用本发明可以得到比采用单一控制信号高得多的故障覆盖率。

表1与nscan对于ISCAS89电路的比较

circuit	nscan				nscan+
										tp/po	FC/TE	vec	cpu	tp/po	ao	FC/TE	vec	cpu
	s1423	40/2	93.6/94.5	607	2132	40/2	5.3	94.1/95.0	274										2078
s5378										60/2	97.3/99.5	1337	6584	60/2	3.0	97.5/99.5	2599	6695
	s9234	160/2	92.8/95.7	3685	8045	160/2	3.2	95.4/97.8	1760										2565
s9234.1										160/2	90.9/94.8	2946	9832	160/2	3.2	95.4/97.8	1760	2635
	s13207	240/2	91.8/94.9	3927	13488	240/2	3.6	96.3/99.4	5044										16165
s13207.1										240/2	91.2/94.5	4023	15720	240/2	3.7	96.7/99.3	5059	20795
	s15850	240/2	94.2/97.6	8583	8441	240/2	3.3	93.2/97.5	4007										7976
s38417										800/2	82.8/85.2	2271	31.8h	800/2	4.6	91.7/93.9	5988	48829
	s38584	400/2	91.6/94.5	8908	59757	400/2	2.6	92.6/94.9	8820										52178
s38584.1										400/2	91.4/93.8	10043	63268	400/2	2.6	93.7/96.0	11205	40439

表1给出了采用本发明的策略nscan+与一个近期发表的优秀工具nscan的比较，nscan为采用上述策略。表1中tp，po，FC，TE，vec，cpu及ao分别表示测试点数，额外的管脚数，故障覆盖率，测试效益，所需测试码数，CPU时间(秒)及面积开销(百分比)。表1结果表明，nscan+几乎对所有的电路均优于nscan。

Claims (3)

1.降低非扫描可测试性设计管脚开销的方法，其特征在于：

 它采用了低成本的非扫描可测试性设计的测试点结构：其中测试点l₁，l₂，……，l_h的控制信号连到原始输入PI₁，……，测试点l_j，……，l_q的控制信号连到原始输入PI₂。所有的测试点分别通过一个选通门“与”门连到原始输入PI₁、PI₂，1-可控测试点结构直接与“与”门相连，而0-可控测试点结构则通过一个反相器同“与”门相连。所有与一个原始输入PI₁或PI₂相连的可控测试点可共享一个“与”门，所有可控测试点均由一个统一的测试信号test控制；它是一种在检查原始输入扇出的扇出分支和可控测试点在重汇聚处是否导致新的不可测故障时，把所有测试点的控制信号尽可能连到不导致新的重汇聚扇出的原始输入处的减少管脚开销的方法，它依次含有以下步骤：

(1).设定电路结构描述参数：每一条信号线l的标号、类型、前驱表和后驱表；测试点集合{l₁，l₂，…，l_i}，i，j分别为测试点l_i及原始输入PI_j，的下标，n为原始输入PI的个数；

(2).在n≥j时，置i＝1，j＝1，调用converge(l_i，PI_j)，程序判断测试点l_i与原始输入PI_j是否汇聚：

(2.1).把l_i的所有直接后继放入堆栈Q中并对每一个点加以标志表明已被访问过；

(2.2).从堆栈Q中取出一个单元l_V，对于l_V的所有直接后继中未被访问过的单元V₁加一个标志，置入堆栈Q中；

(2.3).求出所有由PI可达到的l_V，把l_V已在步骤(2.1)、(2.2)中被访问过的置入集合C中；

(2.4).集合C是测试点l_i与原始输入的汇聚点，若C为空则不汇聚；

(3).n≥j时，若l_i与PI_j不汇聚，则把测试点l_i的控制输入连到原始输入PI_j上，改变电路结构，即若PI_j的后继表里增加l_i，而l_i的前驱表里增加PI_j。使i＝i+1，一直做到l_t，再令j＝j+1，一直到j＝n；

(4).n≥j时，若l_i与PI_j汇聚，则令j＝1，执行以下步骤：

(4.1).调用converge(l_i，PI_j)找出l_i与PI_j的汇聚点集合{R₁，R₂，…，R_k}，对任一汇聚点R，设R的输入为a，b，且a由I_i可达，b由PI_j可达；

(4.2).若R为“与”或“与非”门，且在信号线l上取值为1的由a到l_i的信号延时seq₁(l_i，a)不等于取值为1的由b到PI_j的信号延时seq₁(PI_j，b)，或者若R为“或”或“或非”门，且在信号线l上取值为0的由a到l_i的信号延时seq₀(l_i，a)不等于取值为0的由b到PI_j的信号延时seq₀(PI_j，b)，则将测试点I₁的控制输入连到原始输入PI_j；否则执行下一步骤；

(4.3).若R为“与”或“与非”门且信号线l上取值为1的由a到l_i的反向奇偶性inv₁(li，a)或者信号线l上取值为1的由b到PI_j的反向奇偶性inv₁(PI_j，b)之一为0，或者若R为“或”或“或非”门且信号线l上取值为0的由a到l_i的反向奇偶性inv₀(l₁，a)或者信号线l上取值为0的由b到PI_j的反向奇偶性inv₀(PI_j，b)之一为0，则把测试点l_i的控制输入连到原始输入PI_j；

(4.4).若l_i的控制输入已连到PI_j上，则如步骤(3)改变电路结构，令j＝j+1；

(5).若i_t＞i，则令i＝i+1，j＝1，转到步骤(3)；

(6).输出所有测试点连接的原始输入，或者返回未能连接上的测试点集合。

2.根据权利要求1所述的降低非扫描可测试性设计管脚开销的方法，其特征在于：

所述的1-可控测试点结构含有：输入为原始输入PI_j和测试信号test的“与”门，输入为上述“与”门的输出和电路M₁的输出而输出为测试点a上电路M₂的输入的“或”门。

3.根据权利要求1所述的降低非扫描可测试性设计管脚开销的方法，其特征在于：

所述的0-可控测试点结构含有：输入为原始输入PI_j和测试信号test的“与”门，输入与上述“与”门输出端相连的“非”门，输入为上述“与”门的输出以及电路M₁的输出但输出为测试点a上电路M₂的输入端相连的“与”门。

Images