CN1378250A - 一种不同厚度栅极氧化层的制造方法 - Google Patents
一种不同厚度栅极氧化层的制造方法 Download PDFInfo
- Publication number
- CN1378250A CN1378250A CN 01109732 CN01109732A CN1378250A CN 1378250 A CN1378250 A CN 1378250A CN 01109732 CN01109732 CN 01109732 CN 01109732 A CN01109732 A CN 01109732A CN 1378250 A CN1378250 A CN 1378250A
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- area
- thickness
- manufacture method
- admixture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种不同厚度栅极氧化层的制造方法,首先提供一具有复数个组件隔离结构的半导体基底。接着,在半导体基底表面形成第一氧化层,并对该第一氧化层提供一掺质,掺有掺质的部分第一氧化层形成第二氧化层,其中第一氧化层与第二氧化层具有不同的特性。之后,去除第一区域的第二氧化层与第一氧化层,暴露出该半导体基底表面,再去除第二区域的第二氧化层,暴露出第一氧化层,并在第一区域暴露出的基底表面另形成一氧化层,最后去除第二区域残余的第二氧化层。根据该制造方法,可在第一区域与第二区域形成不同厚度栅极氧化层。
Description
本发明涉及一种栅极氧化层的制造方法，特别是一种具有不同厚度栅极氧化层的制造方法。
场效应晶体管(FETs)是集成电路中最广受使用的组件之一，因为场效应晶体管电路可执行多种不同的功能，且场效应晶体管的制造具有高度的再生性与可预测性。场效应晶体管组件的另一个优点是组件可制作得非常小，并且可被紧密的排列和安装。典型的场效应晶体管由基底、源极和漏极以及一导电的栅极(gate)组成。其中，源极和漏极位于信道区的两边，而栅极则由栅极氧化层(gate oxide)与信道区隔开。场效应晶体管生成于硅芯片或其它半导体基底的表面，其具有第一导电型的背景掺质。在基底表面生成一栅极氧化物层，通常是利用热氧化工艺生成一均匀且紧密的氧化物层，其具有一可预测的厚度与一可预测且低程度的固定电荷，接着沉积一多晶硅层并微影蚀刻以形成栅极，可利用在沉积过程之中(in situ)掺杂，或用扩散工艺，或在沉积后进行离子植入，赋予此多晶硅层导电性。通常，在多晶硅层上方生成一层导电物质，例如金属或金属硅化物(salicide)，用以降低栅极的电阻率。再以栅极为保护层，利用一第二导电型的掺质对基底进行离子植入，以制作源极和漏极，该源极、漏极与信道区自行对准于栅极。
场效应晶体管的操作特性是由许多不同的场效应晶体管构造所决定的，包括栅极氧化物层的厚度。场效应晶体管操作电压的上限，主要与栅极氧化物层可承受的崩溃电压有关，此电压主要决定于栅极氧化物层的厚度。由于不同功用的场效应晶体管被设计在不同的电压下操作，故实际应用的场效应晶体管应有不同的栅极氧化物层厚度，以提供在不同操作电压下的使用。场效应晶体管亦可利用不同厚度的栅极氧化物层，达到场效应晶体管的高操作速度(较薄的栅极氧化物)或低漏电流量(leakage current)(较厚的栅极氧化物)的效果。因此，在内存组件内的场效应晶体管，其栅极氧化物层可能具有一第一厚度，而在高速、低电压的逻辑电路中的场效应晶体管，则可能具有一第二厚度其明显较薄的栅极氧化物层。通常，内存与逻辑电路分别位于不同芯片上。当内存与逻辑电路位于不同芯片上时，则可对不同芯片分别利用全面性的热氧化工艺，生成不同厚度的栅极氧化物。不同厚度的栅极氧化物是将不同基底暴露在氧化环境中，控制不同暴露时间所制成的。
在集成电路组件中，不同的电路需要具有不同基础操作特性的不同电路组件密切配合。例如，绘图处理器与绘图加速器的核心功能是通过鉴定类似微处理器或数字信号处理器的电路来执行的。处理器一般在高速MOS逻辑电路下执行，使用具有低操作电压与薄的栅极氧化物层的高速场效应晶体管。通常，在尚未被特化成绘图处理器的功能前，绘图处理器仍需要大量的外围电路。例如，绘图处理器、高速微控制器与微处理器，其内部可能使用高速且低操作电压的逻辑电路，但是通常在与其它芯片的其它电路交界处，则必须使用较坚固且较高操作电压的I/O电路。因此，需在MOS场效应晶体管的部份基底提供一固定的逻辑电路，其中包括较厚的栅极氧化物层以及较为合适的高操作电压，而用以促进I/O功能。
近来，芯片设计已经朝着利用具有不同厚度栅极氧化物的场效应晶体管，在单一芯片上结合成电路，而借以使用在不同的操作电压下，或借以改变其它操作特性的方向发展。例如，目前在同一芯片上的芯片电路设计，包括逻辑电路与内存电路，前者的场效应晶体管显然具有较薄的栅极氧化物，而内存电路场效应晶体管则具有较厚的栅极氧化物。甚至于闪存(flash memory)，为满足穿隧氧化层(tunnel oxide)的需求，亦需具有不同厚度的栅极氧化层。而要想成功的实行这些电路设计，在相同的芯片上生成不同厚度的栅极氧化物是当前的首要任务。
图1A至图1C为现有技术中，通常用来形成不同厚度栅极氧化物层的制造方法。请参照图1A，首先，在半导体基底10上形成组件隔离结构11，再于基底10表面以热氧化法形成一氧化层12，接着在氧化层12上沉积一氮化物层13。之后，定义组件区，蚀刻部份的氮化物层及氧化物层，以定义出不同的组件区14、15，再于组件区15的基底表面成长一氧化层16，作为组件区15的栅极氧化层。而组件区14的栅极氧化层为氧化层12与氮化物层13所构成。因此，在组件区14与组件区15，栅极氧化层的厚度并不相同。
本发明的主要目的，就是在半导体基底上提供不同厚度的栅极氧化层，以适应组件使用不同操作电压的需求，并使栅极氧化层的厚度较能精确地控制。
为达上述的目的，本发明提供一种不同厚度栅极氧化层的制造方法：首先，提供一半导体基底，而基底具有复数个组件隔离结构，且半导体基底具有一第一区域与一第二区域。接着在半导体基底表面形成一第一氧化层，并对第一氧化层提供一掺质，而掺有掺质的部份第一氧化层形成一第二氧化层，其中第一氧化层与第二氧化层具有不同的特性。之后，去除第一区域的第二氧化层与第一氧化层，暴露出该半导体基底表面，再去除第二区域的第二氧化层，暴露出第一氧化层，则在第二区域形成一第一厚度的栅极氧化层。再在第一区域暴露出的半导体基底表面，形成一第二厚度的栅极氧化层，并去除第二区域残余的第二氧化层。其中，栅极氧化层的第一厚度小于第二厚度。因此根据本制造方法，形成不同厚度的栅极氧化层，满足组件对不同操作电压的需求，并使栅极氧化层的厚度较能精确控制。
本发明再提供一种不同厚度栅极氧化层的制造方法：首先，提供一半导体基底，且半导体基底具有一第一区域与一第二区域。之后，在半导体基底、第一区域与第二区域表面形成一第一氧化层，并对第一区域上的第一氧化层提供一掺质。而掺有掺质的部份第一氧化层形成一第二氧化层，其中第一氧化层与第二氧化层具有不同的特性，且第二氧化层厚度小于第一氧化层厚度。接着，去除第一区域的第二氧化层，暴露出第一氧化层，则第一区域表面形成一第一厚度的栅极氧化层，而第二区域形成一第二厚度的栅极氧化层。最后，再去除第一区域残余的第二氧化层。其中，栅极氧化层的第一厚度小于第二厚度。因此，根据本发明的另一制造方法亦可形成不同厚度的栅极氧化层。
依照本发明形成不同厚度的栅极氧化物，其工艺比现有技术形成栅极氧化物的品质为佳，且较能精确地控制栅极氧化层的厚度，因此可满足操作不同组件所需承受的电压。
为使本发明的上述和其它目的、特征和优点能更明显易懂，特举较佳实施例，并配合附图和，作详细说明如下：
图1A-1C是现有技术不同厚度栅极氧化层制造方法的流程剖面图。
图2A-2D是本发明较佳实施例的不同厚度栅极氧化层制造方法的流程剖面图。
其中，部件与附图标记分别为：
10、20： 基底
11、21： 组件隔离结构
12、16、22、22a、28： 氧化层
13： 氮化物层
24、24a： 植入氮的氧化层
26： 光阻
实施例
图2A至图2D所示为根据本发明一较佳实施例的不同厚度氧化层制造方法的流程剖面图。
请参照图2A。首先在半导体硅基底20上形成组件隔离结构21，例如为以LOCOS法形成的场氧化层，或是浅沟道隔离结构，以隔绝不同的组件区，例如为MOS组件。接着，在基底20与组件隔离结构表面形成一氧化层22，例如以热氧化法形成，厚度约在150-250埃左右。
请参照图2B。接着，对氧化层22植入一掺质23，则氧化层22的上层形成一性质与氧化层22相异的氧化层24，而植入深度即为氧化层24形成的深度，且植入深度不得大于氧化层22的厚度。其中，掺质例如为氮气，且植入深度由植入能量所控制，植入能量约在5kev至10kev左右。
请参照图2C。在欲形成的一组件区25覆盖上光阻26，而未被光阻覆盖的部份为另一组件区27。接着去除组件区27的氧化层22和氧化层24。例如以控制时间的方式，以50∶1的BOE溶液或热磷酸去除组件区27的氧化层22和氧化层24，而留下被光阻26覆盖住，在组件区25的氧化层24a和氧化层22a。之后以电浆法去除光阻。
再请参照图2D。接着，去除组件区25的氧化层24a，例如以BOE溶液去除，而会残留少部份的氧化层24a在栅极氧化层22a的表面。再在组件区27表面形成一栅极氧化层28，例如以热氧化法形成，其中，组件区25表面因残余少部份的氧化层24a，而使上述热氧化法进行时，组件区25的表面较难以生成氧化物。但由于栅极氧化层需完全绝缘，以免影响栅极与组件的品质，因此，在组件区27形成栅极氧化层28后，需再以热磷酸(hot H3PO4)去除组件区25表面少部份的氧化层24a，使栅极更具可靠性，栅极氧化层28例如以热氧化法进行。因此，组件区25的栅极氧化层为氧化层22a，而组件区27的栅极氧化层为氧化层28，氧化层22a的厚度大于氧化层28。
之后，再以传统技术在栅极氧化层上形成所需的组件。例如，可在其表面上形成复晶硅层，并经微影蚀刻后形成栅极，再以绝缘层覆盖，并形成间隙壁(spacer)以保护栅极侧边，再以杂质植入基底，形成源/漏极区，而完成MOS晶体管。
虽然本发明已以一较佳实施例说明如上，然而其并非用以限定本发明，任何熟习此技术的人员，在不脱离本发明的精神和范围内，当可作各种的改进和更新，因此本发明的保护范围当以 限定的范围为准。
Claims (20)
1.一种不同厚度栅极氧化层的制造方法，其特征在于：该制造方法至少包括下列步骤：
提供一半导体基底，该基底具有复数个组件隔离结构，且该半导体基底具有一第一区域与一第二区域；
在该半导体基底表面形成一第一氧化层；
对该第一氧化层提供一掺质，而掺有掺质的部份该第一氧化层形成一第二氧化层，其中该第一氧化层与该第二氧化层具有不同的特性；
去除该第一区域的该第二氧化层与该第一氧化层，暴露出该半导体基底表面；
去除该第二区域的该第二氧化层，暴露出该第一氧化层，则在该第二区域形成一第一厚度的栅极氧化层；
在该第一区域暴露出的该半导体基底表面形成一第二厚度的栅极氧化层。
2.根据权利要求1所述的制造方法，其特征在于：在形成该第二厚度的栅极氧化层之后，还包括以热磷酸去除该第二区域表面残余的该第二氧化层的步骤。
3.根据权利要求1所述的制造方法，其特征在于：该第一氧化层厚度约为150-250埃。
4.根据权利要求1所述的制造方法，其特征在于：该第一氧化层是以热氧化法形成的。
5.根据权利要求1所述的制造方法，其特征在于：该掺质为氮气。
6.根据权利要求1所述的制造方法，其特征在于：该掺质的植入深度由植入能量控制，植入能量约在5kev至10kev。
7.根据权利要求1所述的制造方法，其特征在于：该掺质的植入深度决定该第二氧化层的厚度。
8.根据权利要求1所述的制造方法，其特征在于：去除该第一区域的该第一氧化层与该第二氧化层是以比例约为50∶1的BOE溶液移除的。
9.根据权利要求1所述的制造方法，其特征在于：去除该第一区域的该第一氧化层与该第二氧化层可以用热磷酸移除。
10.根据权利要求1所述的制造方法，其特征在于：去除该第二区域的该第二氧化层是以比例约为50∶1的BOE溶液移除的。
11.根据权利要求1所述的制造方法，其特征在于：去除该第二区域的该第二氧化层以该第一氧化层为蚀刻终点。
12.根据权利要求1所述的制造方法，其特征在于：该栅极氧化层的第二厚度小于第一厚度。
13.根据权利要求1所述的制造方法，其特征在于：该第二厚度的栅极氧化层以热氧化法形成。
14.一种不同厚度栅极氧化层的制造方法，其特征在于：该制造方法至少包括下列步骤：
提供一半导体基底，该半导体基底具有一第一区域与一第二区域；
在该半导体基底、该第一区域与该第二区域表面形成一第一氧化层；
对该第一区域上的该第一氧化层提供一掺质，而掺有掺质的部份该第一氧化层形成一第二氧化层，其中该第一氧化层与该第二氧化层具有不同的特性，且该第二氧化层厚度小于该第一氧化层厚度；
去除该第一区域的该第二氧化层，暴露出该第一氧化层，则该第一区域表面形成一第一厚度的栅极氧化层，该第二区域形成一第二厚度的栅极氧化层。
15.根据权利要求14所述的制造方法，其特征在于：在去除该第一区域的该第二氧化层后，还包括以热磷酸去除该第一区域残余的该第二氧化层的步骤。
16.根据权利要求14所述的制造方法，其特征在于：该掺质为氮气。
17.根据权利要求14所述的制造方法，其特征在于：该掺质的植入深度由植入能量控制，植入能量约在5kev至10kev。
18.根据权利要求14所述的制造方法，其特征在于：该掺质的植入深度决定该第二氧化层的厚度。
19.根据权利要求14所述的制造方法，其特征在于：去除该第一区域的该第二氧化层是以BOE的溶液进行的。
20.根据权利要求14所述的制造方法，其特征在于：该栅极氧化层的第一厚度小于第二厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01109732 CN1224084C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度栅极氧化层的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01109732 CN1224084C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度栅极氧化层的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1378250A true CN1378250A (zh) | 2002-11-06 |
| CN1224084C CN1224084C (zh) | 2005-10-19 |
Family
ID=4658110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 01109732 Expired - Lifetime CN1224084C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度栅极氧化层的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1224084C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456562A (zh) * | 2011-09-08 | 2012-05-16 | 上海华力微电子有限公司 | 制备多厚度的多晶硅栅极的方法 |
| CN111785687A (zh) * | 2019-04-03 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
-
2001
- 2001-03-29 CN CN 01109732 patent/CN1224084C/zh not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102456562A (zh) * | 2011-09-08 | 2012-05-16 | 上海华力微电子有限公司 | 制备多厚度的多晶硅栅极的方法 |
| CN111785687A (zh) * | 2019-04-03 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
| CN111785687B (zh) * | 2019-04-03 | 2024-01-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1224084C (zh) | 2005-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5550072A (en) | Method of fabrication of integrated circuit chip containing EEPROM and capacitor | |
| US5523603A (en) | Semiconductor device with reduced time-dependent dielectric failures | |
| EP0387999B1 (en) | Process for forming high-voltage and low-voltage CMOS transistors on a single integrated circuit chip | |
| US5969382A (en) | EPROM in high density CMOS having added substrate diffusion | |
| US20020102795A1 (en) | Field coupled power MOSFET bus architecture using trench technology | |
| US6159799A (en) | Method of manufacturing semiconductor device comprising high voltage regions and floating gates | |
| EP0874397A2 (en) | Parasitic isolation transistor having an adjustable threshold voltage | |
| CN1109358C (zh) | 制造双扩散mos晶体管的方法 | |
| CN1218295A (zh) | 减小半导体器件中的寄生漏电 | |
| KR20020001585A (ko) | 반도체 장치의 제조 방법 | |
| CN1610100A (zh) | 非易失性存储装置的制造方法 | |
| CN207587740U (zh) | 晶体管及半导体器件 | |
| CN107819031A (zh) | 晶体管及其形成方法、半导体器件 | |
| US20040171220A1 (en) | Fabrication method for a deep trench isolation structure of a high-voltage device | |
| CN1090383C (zh) | 半导体器件及其制造方法 | |
| CN1993817B (zh) | 浮动栅极存储单元 | |
| US5872034A (en) | EPROM in double poly high density CMOS | |
| CN102496568A (zh) | 沟槽功率器件结构的制造方法 | |
| CN1224084C (zh) | 一种不同厚度栅极氧化层的制造方法 | |
| EP1142014B1 (en) | A method of manufacturing a peripheral transistor of a non-volatile memory | |
| US20040014285A1 (en) | Method for manufacturing flash memory device | |
| CN100552897C (zh) | 位于衬底上的浮动栅极存储单元及其制造方法 | |
| CN114927528A (zh) | 存储器结构及其形成方法 | |
| US6509237B2 (en) | Flash memory cell fabrication sequence | |
| US5707721A (en) | Methods of forming field effect transistors having oxidation-controlled gate lengths |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20051019 |
|
| CX01 | Expiry of patent term |