CN1377516A - 具有电路结构的通用能量调节插入器 - Google Patents

具有电路结构的通用能量调节插入器 Download PDF

Info

Publication number
CN1377516A
CN1377516A CN00813750A CN00813750A CN1377516A CN 1377516 A CN1377516 A CN 1377516A CN 00813750 A CN00813750 A CN 00813750A CN 00813750 A CN00813750 A CN 00813750A CN 1377516 A CN1377516 A CN 1377516A
Authority
CN
China
Prior art keywords
electrode
differential
energy
conductive
public
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN00813750A
Other languages
English (en)
Inventor
A·A·安东尼
W·M·安东尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XZY ATTENUATORS LLC
Original Assignee
XZY ATTENUATORS LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/460,218 external-priority patent/US6331926B1/en
Priority claimed from US09/579,606 external-priority patent/US6373673B1/en
Priority claimed from US09/594,447 external-priority patent/US6636406B1/en
Application filed by XZY ATTENUATORS LLC filed Critical XZY ATTENUATORS LLC
Publication of CN1377516A publication Critical patent/CN1377516A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明涉及插入器基片(310),它用于将有源电子元件、例如但不限于或者单件或者组合形式的单个或多个集成电路(4100)芯片与可包括安装基片、基片模块、印刷电路板、集成电路芯片或其他包括服务于能量利用负载并引入到能量源和从能量源引出的导电能量通路的基片的组件互连。

Description

具有电路结构的通用能量调节插入器
技术领域
本申请是2000年6月15日提交的序列号为09/594447的共同待审的申请的部分继续申请，后者是2000年5月26日提交的序列号为09/579606的共同待审的申请的部分继续申请，09/579606是1999年12月13日提交的序列号为09/460218的共同待审的申请的部分继续申请，09/460218是1998年4月7日提交的序列号为09/056379的申请的继续申请，申请09/056379现已作为美国专利第6018448号颁布，后者是现已作为美国专利第6097581号颁布的、1998年1月19日提交的序列号为09/008769的申请的部分继续申请，09/008769是现已作为美国专利第5909350号颁布的、1997年4月8日提交的序列号为08/841940的申请的部分继续申请。本申请还要求如下申请的优先权：1999年8月3日提交的美国临时申请第60/146987号、1999年11月12日提交的美国临时申请第60/165035号、2000年2月3日提交的美国临时申请第60/180101号、2000年2月28日提交的美国临时申请第60/185320号、2000年3月22日提交的美国临时申请第60/191196号、2000年4月28日提交的美国临时申请第60/200327号、2000年5月12日提交的美国临时申请第60/203863号、以及2000年6月30日提交的美国临时申请第60/215314号。
本发明涉及一种电路插入器，它包括多层通用多功能的公用导电屏蔽结构，该结构具有用于能量和EMI(电磁干扰)调节和保护的导电通路，它拥有通常共享并且位于中心的导电通路或电极，后者同时屏蔽和允许平滑的能量转移，诸如组合的并且通电的导电通路之间的去耦操作。本发明是用于能量调节的，因为它涉及集成电路(IC)器件封装或者直接安装式IC模块，更具体地说，本发明用于将利用能量的集成电路芯片互连到印刷电路板、作为各IC之间的互联媒体的(IC)器件封装或直接安装式IC模块、以及它们的元件封装和/或外部能量电路连接、或者含有能量通路的其他基片(所述能量通路通向能量源和利用能量的负载以及来自能量源和利用能量的负载)。
更明确地说，本发明可使成对或相邻的导电通路或电极相互协调地工作，然而分别以反相或反向充电的方式工作。本发明在被置于电路中和通电后，以这样的EMI滤波和电涌保护形式提供能量调节，同时保持源与利用能量的负载之间的电压馈送看上去平滑或均衡。本发明的各种实施例还能够同时和有效地提供各种能量调节功能，包括旁路、去耦、能量存储，同时保持SSO(同时开关操作)中的持续平衡，由于本发明是在电路内以无源方式操作的，所以不会把破坏性的能量寄生现象引回到电路系统中。
发明背景
插入器结构可用在单片和多片模块(SCM或MCM)的制造过程中，以便将一个或多个集成电路芯片(IC)与印刷电路板、分立(discreet)的IC电路封装或其他基片电连接。插入器提供了对沿所含的位于能量源与利用能量的负载、如IC之间的内部插入器导电通路传播的能量的各种形式的调节。插入器可在IC芯片与PC(印刷电路)板或基片之间提供能量通路，并且如果需要，可在安装于插入器本身上面的不同有源元件芯片之间提供能量通路。
互连和封装多片模块(MCM)中各IC芯片的常规方法的主要缺点是由常规多片模块(MCM)中用的基片的薄度引起的，所述基片薄度导致向具有相对较高阻抗的IC芯片馈送能量。这导致所不期望的噪声、能量损失以及过量热能产生。这些问题是相关的，并且当沿经过插入器基片的通路传送或传播能量时，可能对于系统完整性而言是关键问题。
过去十年，电气系统都经历短产品寿命周期。两年前刚建立的系统可能被认为对于同样应用的第三或第四代变体而言是被淘汰的。因此，建成这些系统的无源电子元件和电路也需要同样快地发展。但是，无源电子元件的发展已经跟不上了。计算机或其他电子系统的性能通常受限于其最慢的有源元件的工作频率。直到最近，那些元件还是控制整个系统的特定功能和计算的微处理器和存储元件。然而，随着新一代的微处理器、存储元件及其数据的出现，焦点已经改变。对于该行业，存在着在不断降低单位成本的前提下、为系统用户提供提高的处理能力和速度的强大压力。这些环境中产生的EMI还必须被相消或减至最小，以便满足国际发射和/或灵敏度要求。
处理器工作频率(速度)现在与超快RAM(随机存取存储器)体系结构的发展和推广应用相匹配。这些突破已经使有源元件的整个系统工作频率(速度)的增加超过1千兆赫的记录。但是，在同一时期，无源元件技术无法跟上这些新突破，仅仅在构成和性能方面有逐步的改进。无源元件设计上的进展和变化主要集中在元件尺寸减小、分立元件电极叠层结构的少许修改、介质新发现、以及器件制造技术或降低单位生产周期时间的生产率的改进。
此外，在这些更高频率下，能量通路通常应该成组或成对地形成一个或多个电气互补元件，即在通电系统内协调和平衡地在电磁方面协调工作。对利用现有技术元件传播能量的线路条件的尝试已导致EMI、RFI(射频干扰)形式的干扰、以及电容性和电感性寄生现象的升级。这些升级部分地归因于无源元件的制造不平衡和性能缺陷，因为这些会在相关电子电路内产生或引入干扰。
这些问题在无源元件上产生了新的产业焦点，而仅仅在几年前，焦点还主要在于有源元件从源和各种条件产生的干扰，这些条件包括诸如位于公共参考或接地通路的两侧的电压不平衡、从能量波动或人体、或者其他电磁波发生器产生的寄生电压瞬态。
在更高工作速度下，也可能从希望避开EMI的电路通路本身产生EMI。可能产生差模和共模噪声能量，并且沿着电缆、电路板印刷线或线迹并围绕它们来回移动、以及沿着几乎任何高速传输线路或总线通路来回移动。在许多情况下，这些关键的能量导体中的一个或多个可能充当天线，由此产生从这些导体辐射出来并且进一步加剧问题的能量场。其他EMI干扰源是在有源硅元件工作或开关时产生的。这些问题、如SSO是电路破坏的众所周知的原因。其他问题包括随意地连接到电子电路上、而产生明显的高频干扰的未屏蔽和寄生能量。
申请人在2000年4月28日提交的美国专利申请09/561283和2000年5月26日提交的美国专利申请09/579606、以及2000年6月15日提交的美国专利申请09/594447、连同2000年4月28日提交的美国临时申请60/200327、2000年5月12日提交的美国临时申请60/203863以及2000年6月30日提交的美国临时申请60/215314都涉及到对分立多功能能量调节器系列的不断改进。这些多功能能量调节器拥有通常共享的位于中心的导电电极的结构，可以同时与携带能量的导电通路中容纳的通电且成对的导电通路电极交互作用。这些携带能量的导电通路能以相互反相或反向充电的方式工作，并且通过物理屏蔽彼此隔开。
发明内容
根据上述内容，已经发现，需要提供一种制造的插入式电路连接装置，它采用叠层结构多功能公用导电屏蔽结构，该结构包含共享一条公用且位于中心的导电通路或电极、作为其结构的一部分的能量传导通路，该结构用于在一个完整单元中同时实现能量调节以及大量的其他功能。
本发明还包括至少一个内含的实施例或者实施例变体，它拥有一条通常共享且位于中心的导电通路或电极作为其结构的一部分。
本发明还提供对有源芯片结构的各部分的同时的物理和电气屏蔽，并且通过使组合的且通电的导电通路之间能发生预定的同时能量互作用来提供所述新结构中的内部传输能量，以便通过本实施例元件之外的通路馈送。
本申请在此概念基础上扩展，进而公开一种新的电路插入器，它包括具有导电通路的多层、通用多功能、公用导电屏蔽结构，它以单个独立单元代替各种先有技术装置的多个分立(discreet)的结构形式，提供了效能价格合算的电路保护和调节系统，有助于解决或减轻上述的工业问题和障碍。
因此，根据本发明，对于几百兆赫以上的低阻抗能量分布的解决方案在于薄介质能量面技术，它比多个分立去耦电容有效得多。
本发明的一个目的是，能够为有源系统负载提供能量去耦，而同时为有源元件及其电路的同一部分维持恒定的视在电位。
本发明的一个目的是，使受本发明影响的电子通路内流动的差模和共模电流引起的不希望有的电磁辐射减至最小或得到抑制。
本发明的一个目的是，提供种类繁多的多层实施例，并且利用介质材料的不受其特定物理特性限制的基质(host)，这样，正如下面将要描述的，当把它装入电路并通电时，能够提供同时的线路调节功能和保护。
本发明的一个目的是，为用户提供解决现有技术装置未遇到的问题或限制的能力，包括但不限于同时的源到负载和/或负载到源的去耦、差模和共模EMI滤波、某些能量如电容和电感寄生现象的抑制和排除、以及在一个集成实施例中的寄生现象的抑制和电涌保护，并且在利用导电区或通路时运用上述这些能力。
本发明的一个目的是，在有或没有一个或多个外部导电附件的情况下、容易适用于位于初始制造的发明物的外部导电区。到导电区的外部连接可帮助本发明实施例对电子系统电路提供保护。
本发明的一个目的是，提供一种物理上集成的屏蔽约束(shield-containment)的导电电极结构，供独立电极材料和/或独立介质材料合成使用，使得制造时、不会把本发明限制于可建立的本发明的大量可能实施例所用的特定形式、形状或尺寸，并且不限于此处所示这些实施例。
本发明的另一个目的是为电路各部分提供恒定的视在电压电位。
本发明的另一个目的是提供一个实施例，它采用标准制造工艺，并且由常见介质和导电材料构成，或者使材料在该实施例内的电子通路之间或沿着这些电子通路、在导电性方面达到电容、电感和电阻的严格容差，同时保持从源到利用能量的负载传播的能量所用的导电通路的恒定和不间断。
本发明的另一个目的是，通过在插入器内提供和维持基本上平行的导电通路来提供相对于能量源和利用能量的负载(当装入其能量输送管之间的电路中时)以及相对于作为低电路阻抗通路的电路参考节点或接地线降低电路阻抗的装置。
最后，本发明的目的是，提供一个实施例，它将多对或多组的成对电子通路或导体相互之间非常紧密地连接到部分由多个共同连接的导电电极、板或通路所包围的区域或空间中，并且可以为用户提供选择性地将外部导体或通路连接到位于同一实施例中的单独的或公用的导电通路或电极板的选择。
还公开了大量基于本发明的上述目的和优点而实现和建立的其他安排和配置，以便证明具有本发明范围内的用于能量和EMI调节和保护的电路结构的通用能量调节插入器的通用性和广泛的适用性。
附图说明
图1A表示系列多功能能量调节器中的一个实施例的分解透视图；
图1B表示图1A所示的系列多功能能量调节器的另一个实施例的分解透视图；
图2提供当置于较大电气系统中并通电时、图1A和图1B中的物理结构的电路图解表示；
图3表示包括法拉第笼形导电屏蔽结构和旁路导电通路电极的一部分的某些无孔实施例元件的一部分的顶视图；
图4表示构成包括无孔、互连、平行、公用导电屏蔽结构的法拉第笼形导电屏蔽结构的无孔实施例元件的一部分的分解透视图；
图5A表示具有外部镜像屏蔽的本发明配置中采用的电路结构的无孔、多层旁路结构的分解剖面图；
图5B表示如图5A所示并且旋转90度后的多层旁路的第二分解剖面图；
图6A表示具有外部镜像屏蔽的本发明的实施例的叠层结构结构的分解图；
图6B表示图6A中所描述的插入器结构的局部示意图，该插入器安装在集成电路芯片上，该芯片设置在采用引线或引脚互连代替球栅互连的集成电路封装的一部分中；
图7表示插入器结构的俯视图；
图8A表示图7中所描述的另一插入器结构的剖面图；
图8B表示图7所描述的、现安装在集成电路芯片、具有球栅互连的集成电路封装之间的插入器结构的局部剖面图；
图9表示图8A的焊接球互连的近视图；
图10表示集成电路封装的局部外部俯视图，示出具有用于协助能量调节的外部安装的分立阵列的先有技术插入器的轮廓；
图11表示类似图10所示、但没有先有技术插入器、而是设置在具有所示球栅互连的集成电路芯片集成电路封装之间的新发明的集成电路封装的局部外部俯视图。
最佳实施例的详细描述
此处所用的首字母缩写术语“UECICA”用来表示具有本发明范围内的用于能量和EMI调节及保护的电路结构的通用能量调节插入器，并且指该装置的所有类型的分立方案。
此外，此处所用的首字母缩写术语“AOC”表示定义为制造在一起的本发明元件的物理边界的词汇“物理会聚或连接的预定区域或空间”。把不通电和通电定义为UECICA的或者分立或者非分立结构形式的“AOC”内电子以平衡的方式运动和进出位于预定之外的区域的范围或程度。
申请人的美国专利第6018448号(它是1998年1月19日提交、现已作为美国专利第6097581号颁布的序列号为09/008769的申请的部分继续申请，而09/008769是1997年4月8日提交、现已作为美国专利第5909350号颁布的序列号为08/841940的申请的部分继续申请)以及2000年4月28日提交的美国专利申请09/561283，2000年5月26日提交的美国专利申请09/579606，2000年6月15日提交的美国专利申请09/594447以及2000年6月30日提交的美国临时申请第60/215314号，都涉及到对分立多功能能量调节器系列和多功能能量调节屏蔽结构的不断改进，将这些申请通过引用合并于此。
新的UECICA以各种结构中叠层结构或堆叠的导电、半导电和不导电的介质独立材料的组合作为开始。这些层可以组合而在放入系统并通电时构成独特的电路。本发明实施例可以包括导电材料层、半导电材料层和不导电材料层，它们构成成组的公用导电通路电极、微分相控导体、淀积物、板、VIA(通道)、填充的和未填充的导电孔，这些在某一时间可能通称为‘能量导电通路’。此处术语“公用导电”表示可能都一起连接在一个导电结构中、作为低阻抗的公用能量通路的同种能量通路，它与微分导电通路相反，后者通常是相对于与通电电路中同种通路配对的另一个通路来写的，该电路具有电气特性相反的通路，该通路工作时，在大多数情况下在电磁上与其配对通路有180度相差。
介质、不导电和半导电媒体或材料也可以称为简单绝缘体、非通路或简单介质。这些元件中的某一些彼此之间以及与预定成对或成组的相似元件之间以一般平行关系取向，所述预定成对或成组的相似元件也可以包括制成预定的或制造的结构的导电通路和叠层结构的各种组合。本发明的其他元件彼此之间可以以一般平行关系取向，并且可以相对于同一个发明的其他元件以一般垂直关系取向。
预定的结构用于制造本发明，以便将刚才所述的许多元件、如介质层、多电极导电通路、薄片、叠层结构、淀积物、多重公共导电通路、屏蔽层、薄片、叠层结构、或淀积物、以相对于其他物理结构的覆盖、部分覆盖和未覆盖位置的交替结构组合在一起，所述其他物理结构是在本发明中采用相同的材料、以完全相同的方式制成的、也是按照最终制造结果的预定配置次序实现的，所述最终制造结果的预定配置次序将这些特定类型的相同元件、如V1A、介质层、多电极导电通路、薄片、叠层结构、淀积物、多重公用导电通路、屏蔽、薄片、叠层结构或淀积物连接在一起，以便最后以预定方式将能量注入更大的电系统。
其他导电能量通路可以交叉并通过刚才所述的各层，可以相对于这些相同的各层组处在一般非平行或甚至垂直的关系中。可以以预定方式将导电和不导电隔离件固定到各组层和交叉垂直通路中，这使得在一部分传播能量被传送到本发明的AOC以及从本发明的AOC输出的情况下实现不同程度的能量调节功能。
至于所述的以及没有图示的本发明的所有实施例，申请人考虑在某些情况下制造商具有选择权，用于组合各种各样范围广泛的可能的材料，进行选择并将其组合到本发明的最终构成中，同时在制成并置于电路中和通电之后仍保持本发明的某种程度的或几乎全部所期望的电调节功能。用于合成本发明的材料可以包括但不限于一个或多个与符合可用的处理工艺的材料组件层以及任何可能的介质材料。这些材料可以是半导体材料，如硅、锗、砷化镓或半绝缘材料或绝缘材料等，诸如但并不局限于具有特定介电常数K的任何材料。
同样地，本发明不局限于：任何可能的导电材料，如镍基磁材料、MOV型材料、铁氧体材料；-任何可形成导电材料的导电通路的物质和加工工艺，如聚酯薄膜或印刷电路板材料；或任何可以形成导电区的物质或加工工艺，如但不局限于掺杂多晶硅、烧结多晶体、金属或多晶硅硅酸盐或多晶硅硅化物。在将结构化层配置制造成插入器之时或之后，它并不只局限于IC封装，它还可以与如下的装置组合、成形、埋设置在如下的装置之中，或嵌入、密封到或插入如下装置中：各种电子封装、其他基片、电路板、电子结构、电子系统或其他电子子系统，以完成同时的能量调节、解耦，从而帮助将能量的电传输修改为期望的电方式或电子形态。
另一个实施例可以用作包括层状的有源和无源元件以及附属电路的可能系统或子系统电子平台，用于提供大多数所述的调节从能量源到负载以及返回的传播能量的好处。某些现有技术的插入器已经将具有VIA的预定的层状配置运用于服务或分接(service or tap)处在介质材料或绝缘材料之间的各种导电通路或层。
本发明还包括至少一个内含实施例或实施例的变体，它拥有通常共享且位于中心的导电通路或电极作为其结构的一部分。
本发明还通过使由相对于本实施例元件的外部通路进行馈电的成组和通电的导电通路之间产生预定的同时的能量互作用，提供对有源芯片结构各部分的同时物理和电气屏蔽以及该新结构内的内部传播能量。
现有技术的分立的解耦电容在大约500兆赫下丧失其有效性。例如，0603尺寸的电容器的安装电感已经降低到约300pH。假定对于电容器的内部电容为200pH，这可看作总计500pH，相当于500兆赫下1.57-Ohms。相应地，目前的分立电容器是无效的。虽然可以利用具有各种系列谐振频率值的元件和低ESR的电容器以便朝500兆赫下的低阻抗努力，但是获得500兆赫以及500pH的ESL所需的电容为大约200pF。目前电路板材料(FR-4，4密耳介质)-对于每一平方英寸的能量平面达到225pF，从而要求每平方英寸有多于一个分立电容器。一般，包含多个分立无源元件结构的各种插入器将电子失衡带入电路，进而在它们存在于已通电电路系统中时产生附加的不连续性。
利用各种互连平台和操作法将IC芯片直接连接到PCB的配置或其他封装连接的更好方法是，采用单个实施例从能量通路或电极平面提供低阻抗。如果没有可用的低阻抗能量平面将其挂住，在插入器或PCB上采用许多分立的低阻抗解耦电容器是不现实的。
本申请基于此概念进行扩展，进而公开一种新的电路插入器，它包括具有导电通路的多层、通用多功能、公用导电屏蔽结构，后者以单个个体单元代替各种现有技术的装置的多个分立结构形式，实现效能价格合算的单件实施例，本申请人相信它是电路保护和调节的新型通用系统的实施例变体，从而有助于在简捷性和指数有效性的前提下解决或减少上述的业界问题和障碍。
相应地，根据本发明，对于几百兆赫上的低阻抗能量分布的解决方案在于薄介质能量平面技术，这比多个分立解耦的电容器有效得多。
因此，本发明的目的还在于可以在比单个分立电容器元件或多重无源调节网络更宽的频率范围内工作，同时利用电路内传播能量的一部分保持至单个或多个有源元件单元的完整能量递送协议。理想的是，本发明可以在其潜在应用中是通用的，利用预定成组的组件的各个实施例，本发明的工作将在1千兆赫兹(GHz)的频率下运行的系统内持续有效地进行。
为了传播电磁干扰能量，需要两个场，电场和磁场。电场通过两点或多点之间的电压差将能量连接到电路中。在空间上改变电场产生磁场。任何随时间变化的磁通量将产生电场。因此，纯随时间变化的电场或磁场是无法彼此独立地存在的。麦克斯韦第一方程是众所周知的基于高斯定律的散度定理。该方程适用于产生电场(“E场”)的电荷的积累，在导体和非导体的两边界之间最易观察到。高斯定律中引用的此边界条件行为使导电外围(也称法拉第笼)起电磁屏蔽的作用。
在预定的边界或边缘，电荷可以保持在作为建立本发明时预定设计的结果的本发明的通路的导电边界内，而此处所述的特定制造方法和技术在置于电路中并通电时会考虑最终产品的性能。
还排除存在于本发明内的通路的内部导电边界的预定边界或边缘外侧的电荷对试图保存同一导电通路的完全相同的内部产生的场的影响。
麦克斯韦第二方程说明不存在磁荷(没有磁单极子)，只有电荷。电荷为正的，或是负的。通过电流和电场的作用产生磁场。电流和电场(“E-场”)作为点源发射。磁场围绕产生沿通电的导电通路的场的电流的形成闭合环路。麦克斯韦第三方程，也称为法拉第感应定律，说明在闭合回路的电路传播的磁场(H-场)产生电流。第三方程说明变化的磁场产生电场。磁场常见于变压器或绕组，如电动机、发电机等。麦克斯韦第三和第四方程一起说明了连接的电场和磁场以光速传播(辐射)。该方程还说明“趋肤效应”的概念，它预测磁性屏蔽的效率，并甚至可以预测非磁性屏蔽的效率。
今天的电子装置中常见有两种地线：地球地线和电路地线。地球不是等电势表面，所以地球地线的电势可能是变化的。另外，地球具有其他电气特性，不利于用作电路的返回导体。但是，电路常常连接到地球地线，以防止电击危害。另一种地线或公用导电通路，电路公用导电通路，是随意在电路中选择的参考节点-相对于它测量电路中其他节点的电压的节点。电路中的所有公用导电通路点都不必连接到PCB、载体或IC封装上的外部接地迹线，而可以直接连接到内部公用导电通路。这样可让电路中的各个电流回路可以任意地自成回路，其中的配置可使本发明的AOC中实现的各能量部分获得最小阻抗的最小通路。它可以对应于多个频率工作，其中最小阻抗的通路基本上是电感性的。
相对于刚才所述的接地，至少有三个出现于本发明中的屏蔽功能。第一，通过使微分导电通路的尺寸与公用导电通路的尺寸具有一定关系并通电来实现的微分导电通路的物理屏蔽，对被夹在其中的微分导体所产生寄生的静电抑制或最小化，以及防止非源于内含的微分通路，相反来自于尝试对内含的微分通路连接时(有时尤其称为电容性连接)的外部寄生。电容性连接即众所周知的电场(″E″)连接，这种屏蔽功能相当于主要对电场寄生现象进行静电屏蔽。电容性连接包括干扰传播能量的通道，因为源于微分导体通路的交互电容或寄生电容，在本发明内得以抑制。本发明通过以下方法来阻止电容性连接：几乎完全地将相反相位的导体包封在法拉第笼形导体屏蔽结构(′FCLS′)内来提供静电或法拉第屏蔽效应，以及将叠层结构和预定叠层结构的位置既在垂直方向上又在水平方向上内部混合。
在其他现有技术的装置中，如果屏蔽的覆盖率不是100％，通常将该屏蔽结构接地，以确保电路至屏蔽的电容连接到传播能量的参考公用导电通路，而不充当反馈和串音组件。但是，本发明可以利用装置内的内部传播能量参考公用导电通路或镜像地线来到达此目的。装置的FCLS被用于抑制和防止潜在的噪声导体和受影响的导体之间的内部和外部(相对于AOC)电容性连接，具体为在各个微分导体通路导体和寄生电容之间强行设置公用导电通路层。
第二是，针对电感性能量连接的导体定位屏蔽技术，也即众所周知的，对沿分开和反向的导电通路传播的能量的各部分的互感相消或将其最小化。
最后是，对RF噪声的物理屏蔽功能。电感性连接是磁场(″H″)连接，所以此屏蔽功能相当于磁屏蔽，并且此屏蔽通过相消或最小化在装置内进行。RF屏蔽是对抗所有种类的电磁场的经典的“金属屏障”，是大多数人所知道的屏蔽。有两个方面保护电路免受电感性拾取的危害(inductive pickup)。一方面是，尽量将入侵场在其源头最小化。为此，要将源头的电流回路的面积减至最小，这样促进场相消或最小化，正如有关电流回路一节所述。另一个方面是，将受影响的电路中的电感性拾取减至最小，具体为将该电流回路的面积减至最小，因为根据楞次定律感生电压与此面积成正比。因此，这两个方面其实包含相同的配合性的操作：将电流回路的面积减至最小，换言之，将电路的攻击性减至最小自然而然地将其灵敏度减至最小。针对电感性连接的屏蔽意味着，只能控制电路中电流回路的尺寸。电路中的RF电流直接涉及到信号和能量分布网络，以及旁路和解耦。
RF电流最终是以时钟谐波和其他数字信号的方式产生的。信号和传播能量分布网络必须尽可能地小，以便将RF返回电流的回路面积减至最小。旁路和解耦涉及到必须通过传播能量分布网络而产生的电流牵引(current draw)，根据定义，它具有RF返回电流的大回路面积。此外，它还涉及到必须减小的回路面积，不适当的内含传输线路所产生的电场以及过度的驱动电压。
含有许多电流回路时将回路面积减至最小的最佳方法是利用公用导电通路。基于RF屏蔽的想法是，随时间变化的EMI场在屏蔽材料中感生电流。在组合件的构造采用任何材料和介质的自由可使这种约束被克服。更正式地来说，可以更多地控制损耗，所述损耗通常涉及到吸收损耗、再辐射损耗或反射损耗。
公用导电通路是充当电路中所有电流回路的返回导体的导电表面。本发明利用它的公用导电屏蔽作为设置在夹在非孔利用导体之间的分离的内部公用导电通路，以便在插入器和对其调节能量的有源芯片之间提供物理上紧凑或最小化的能量回路。就用于将回路面积减至最小而论，拥有透孔的公用导电通路的结构与所述组合件的非孔元件一样起作用。实现将所有电流回路的回路面积一起减至最小的关键在于让公用导电通路电流尽可能自由地自行分布在组件的公用导电通路区的整个区域周围。
通过以一个集中和共享的公用导电通路或区域构成的笼形结构包围预定的导电通路电极，该公用通路或区域成为电路电压的0参考公用导电通路，并存在于至少两个反相或电位导电结构之间，所述至少两个导电结构又分别位于刚才所述被夹着的集中和共享的公用导电通路或区域的相对两侧。
可以把两个附加公用导电通路加到先前公开的电气公用结构中五个公用导电通路上，所述电气公用结构现在几乎完全包封刚才所述的两个微分通电通路，该结构是这样一种配置：它充分完成以下通电功能：抑制E场和H场、杂散电容、杂散电感和寄生现象或将其最小化、以及用于位置不同的传播能量的通路的反向充电或反相的相邻或邻接的电场的相消或最小化。在7层插入器的水平叠层结构加工工艺的最后一个步骤中，两个附加的公用通路夹着上述的前5层。例如，利用本发明建立的SCM或MCM可以利用不同的前三个导电通路彼此公用或接地，这是大的SCM和MCM制造商现在所采用的方案。
在本发明中，本发明中的传播能量的各部分的馈送路径和传播能量的各部分的返回路径被隔开数微米的距离，通常仅仅被公用导电通路和某些预定介质隔开。这种配置用于抑制或最小化，最小化或相消存在于磁场中且由微小的电流回路产生的电路能量的各部分。保持相反但被屏蔽的各微分导电通路的电感的非常有效的相消或最小化会影响本发明组件的内部任何位置的残余的最小磁通量，并意味着对电感连接的最小灵敏度。
本发明模仿静电屏蔽的变压器的功能。变压器也广泛地用于提供共模(CM)隔离。这些装置依靠跨接它们的输入的差模转换(DM)在尝试传送能量时以磁的方式将初级绕组链接到次级绕组。结果，初级绕组两端的CM电压被排斥。制造变压器时一个固有缺陷是初级绕组和次级绕组之间的传播能量源的电容。随着电路频率的提高，会造成电容连接；电路隔离受到损害。如果存在足够寄生电容，则高频RF能量(快速瞬态、ESD、闪电等)可能穿过变压器，在接收到该瞬态事件的隔离间隙的另一侧的电路中产生干扰。视变压器的类型和应用而定，可以在初级绕组和次级绕组之间设置屏蔽。连接到公用导电通路参考源的该屏蔽，设计成防止两组绕组之间的电容连接。
本发明还在能量传送或能量传播方面类似于变压器的工作方式，新装置不仅有效地运用物理屏蔽抑制寄生等，还利用其叠层结构设置，叠层结构的连接以及与外部电路的外部组合，以便有效地以创新和意想不到的方式发挥作用。
如果系统因AC线路的瞬态而受到干扰，这种功能将提供修正。在现有技术的装置中，要在这种应用中有效，屏蔽必须与外部公用导电通路连接。但是本发明提出一种对这种原理的替代方案。
可以建立无源体系结构，如本发明所采用的，以调节可能在电子系统中发现的两种能量场、或将其最小化。虽然无需建立本发明来以更大程度调节一种场与另一种场相比，但是设想可以添加或使用不同种类的材料来建立这样的实施例，它以超过另一种能量场的方式对一种能量场进行特定的调节。在本发明中，在组合件的无源元件组件的各侧敷设水平周边连接线，设置穿过无源组件的垂直孔，选择性地连接或不连接这些VIAS和/或以导电的方式填充的孔，使得可以出现传播能量的传输通道，就象它们正在走过馈通式滤波装置。
当现有技术插入器被置于电路中并被通电时，该装置的制造容差被携带到电路中并在电路通电时体现出来。这些不平衡的变数随多个通路的加入而倍增，并导致电路中电压的不平衡。
利用本发明可以设置以微分方式工作的电路，并且提供一个发明装置的虚拟电气平衡的和基本上相等的电容、电感和电阻容差，以同等和平衡的电气方式在装置内各个成对的能量通路之间共享和设置。发明制造容差或在本发明内部发现的公用共享中央导电通路之间的通路平衡被维持在本发明制造时由工厂发生的水平，即便采用广泛和通用地在分立装置中指定的公用不导电材料，介质或导电材料。因此，在5％的容差制造的本发明，在按照本公开所述制造时，也将在本发明置于通电系统时其中单个或多个成对的能量通路之间具有相关的5％电气容差。这意味着由于其体系结构的结构的特性：减少了变化并实现了通电成对通路之间的适当平衡或实现微分能量通路的原因，本发明可以采用相对便宜的材料。
无需再将昂贵不常用及专门的介质材料用于尝试维持两个系统导电通路之间的能量调节平衡时的许多精密的旁路和/或能量解耦操作，并且为本发明的用户提供使用单个的在整个电路内构成材料是同质的平衡组件的机会。本发明可以设置在本发明中的一对或许多对能量通路(paired or a paired plurality of energy pathways)之间或微分导电通路中，同时如果需要的话，可以把也构成本发明的公用导电通路连接到对于本发明的内部公用导电通路的所有组件都是公用的且对于外部导电区是公用的一个或多个第三导电通路。
本发明同时提供能量调节功能，包括旁路、能量、能量线路解耦，能量存储，使得微分电极被包封在实施例的屏蔽结构内，因而免受几乎所有内部产生的电容或试图从各个导电通路电极所包围的包封容积区漏失能量的寄生现象的影响。同时，该屏蔽结构可用于防止外部产生的能量寄生现象如“浮动电容”(例如由连接到完全相同的微分导电通路所引起的)，这都归功于该物理屏蔽以及静电屏蔽效应的隔离，所述静电屏蔽效应是通过对该公用导电结构加电和将现有技术常见的公用装置结合到设置在内部或外部的导电区域或通路而产生的。
结合到外部导电区域包括业界的结合方法，后者包括大多数情况可以直接运用而无需在使用不同的装置体系结构时强加的额外约束的业界接受的材料和用于实现连接的加工工艺。通过其他功能、例如将彼此反向的导体相消或最小化，本发明可在法拉第笼形装置内产生相对于包封的导电公用屏蔽通路的低阻抗通路，它可以在此后继续将能量移送到设置在外部的导电区域，包括但不限于“浮动”的无势导电区域、电路或系统地线、电路系统返回、机壳或PCB地线、或者甚至地球地线。
此处所述的各种结合方案一般都允许相对于设置在共享的中央公用导电通路相对两侧的各对或许多对微分导体产生″0″电压参考。利用本发明可在有源集成电路内的晶体管栅电极中以多个SSO(同时开关操作)状态保持和平衡电压，完全不会导致破坏性的能量寄生现象回到通电系统，因为本发明在其连接的电路中以无源方式工作。
因此，通过打乱电容、电感和电阻容差或平衡，所有类型的寄生现象都得以最小化。现有技术通常使来自两个方向上的自由寄生现象破坏电路，而不管迄今与所有先有技术装置相反的最好尝试。
如上所述，传播的电磁干扰既可以是电场产生的又可以是磁场产生的。之前，现有技术的重点放在从承载高频噪声且具有DC能量或电流的电路或能量导体中滤除EMI。但是，本发明可以调节采用沿电子系统或测试装置中可见到的导电通路的DC、AC和AC/DC混合式能量传播的能量。这包括利用本发明在同一个电子系统平台内调节包含许多不同种类的能量传播形式的系统中的能量，包含许多种电路传播特性的系统中的能量。
法拉第笼形导电屏蔽类的原理用于如下情况：将公用导电通路彼此连接，将这些导电通路分组，与较大的外部导电通路、通路区或表面合作，后者提供更大的消耗电压和电涌的表面面积，同时激励法拉第笼形导电屏蔽结构的对寄生现象和其他瞬态进行抑制或最小化的静电功能。当刚才所述的许多公用导电通路或者以系统、电路参考节点的形式或者以机壳地线的形式进行电连接时，可以依靠它们作为置于本发明并通电的电路的常用参考公用导电通路。
彼此具有不同电气特性的许多导电的或介质材料中的一种或多种可以插入和保持在公用导电通路与微分电极通路之间。虽然某个特定微分通路可以包括许多常用导电结构，但是它们相对于“配对的”或构成结构中所包含的所有制成的微分导电通路的总数的一半的成对的许多反相或反向充电结构执行相位微分调节。通常还以平均的方式对微分通路的总数进行电气上的划分，其中同时使用的通路数目相等，但是个体微分导电通路的总数的一半和以相反方式定位的组合约有180度的相差。数微米的介质和导电材料通常包括预定类型的介质以及插入和屏蔽功能的公用导电通路，几乎所有情况下它们不与本发明内的任何以微分方式运行的导电通路、其自身或其AOC在物理上连接。
较之现有技术，本发明提供一种降低电路阻抗的装置，其方法是：提供彼此反向的导电通路的互作用，所述彼此反向的导电通路在连接到这些能量管道之间的电路并在其被通电时相对于电路能量源和电路能量利用负载、分别在插入器内保持基本上平行的关系，以及利用传播能量的各部分提供电路参考节点或公共导电通路作为低电路阻抗通路。同时，可以以彼此分别基本上平行的关系保持完全不同的彼此相反的导电通路元件的集合，且这些集合在物理上垂直于彼此平行的反向的导电通路的第一组，后者同时与上述第二组协同工作。
用户可以选择连接到外部接地(GnD)区、另一个公用导电返回路径或仅仅连接到内部电路或系统电路公用导电通路或公用导电节点。在某些应用中，最好由用户从外部连接到附加数目的成对的外部导电通路，而非原有的微分导电通路，以利用本发明内产生的电路阻抗的降低。利用替代的或辅助的电路返回路径也可以产生这种低阻抗路径现象。在此情况下，通电时，以基本平行方式在插入器内沿微分导电通路传播的能量的各部分利用沿着本发明结构内部的公用导电通路建立阻抗导电通路的各种内部和同时功能，此时所述插入器的工作位置通常实际地设置在各种导电通路之间，依靠能量源和能量利用负载运行，并且在连接时返回已通电的电路。微分导电能量通路将可以利用沿内部公用导电通路建立的电路″0″电压参考镜像节点或″0″电压公用导电通路节点以及几乎完全包围微分导电通路的公用导电能量通路屏蔽，并共同作为结合在一起的公用导电结构，以实现沿非微分通路的低阻抗通路的能量传播，在通电时使非期望的EMI或噪声移到此建立的通路和实现无源操作，而不对真正的电路和本发明的AOC中被调节的能量部分产生负面影响。
构成作为整个插入器发明的一部分的法拉第笼形导电屏蔽的连接的许多内部公用导电电极通路将使外部公用导电区或返回通路大体上变成自身的扩展结构形式，后者内部地和紧凑地以基本平行的结构形式定位，与作为位于通电期间同时发挥多种屏蔽功能的至少一个公用导电通路的任何一侧的外部微分导电元件的自身扩展的以微分方式工作的导电通路间距仅数微米。此现象出现在其他实施例内部，例如但不限于印刷电路板(PCB)、子卡(daughter cards)、存储模块、测试连接器、连接器、用于单芯片模块或多芯片模块(SCM或MCM)的插入器、或者其他后续通电时利用插入器互连的集成电路封装。
本专业的技术人员参考详细说明和附图将逐渐理解本发明的其他目的和优点。
现在转到图1，该图显示了多功能能量调节器10的物理体系结构的分解透视图。多功能能量调节器10包括许多公用导电通路14，至少两个电极通路16A和16B，其中每个电极通路16被两个公用导电通路14夹着。设置至少一对导电体12A和12B穿过绝缘孔18或许多公用导电通路14及电极通路16A和16B的连接孔20，且导电体12A和12B还选择性地连接到电极通路16A和16B的连接孔20。公用导电通路14由导电材料构成，如在另一个实施例中或最佳实施例中为金属，它们可以使导电材料淀积在介质材料或叠层结构(未显示)上，类似于用于制造常规多层芯片电容器或多层芯片能量调节组件等的加工工艺。至少设置一对绝缘孔18穿过各个公用导电通路电极14，以使导电体12通过，同时保持公用导电通路14与导电体12之间的电隔离。所述的许多公用导电通路14可以任选地配备设置在预定和匹配位置上的紧固孔22，以确保所述许多公用导电通路14中的每一个都通过标准紧固装置(如螺丝和螺杆)彼此紧固地结合，或者在另一个实施例中(未显示)利用可以把所述装置制造并联接到标准单片状的多层实施例，类似于业界用于制造现有技术的芯片能量调节组件等的加工工艺。业界常用装置的紧固孔22或甚至焊接连接件和可以随后敷设导电端接带(未显示)的材料也可以用于将多功能能量调节器10紧固到另一个不导电或公用导电表面，例如多功能能量调节器10与其协作的电子系统和装置的机壳或机箱。
电极通路16A和16B与公用导电通路14类似，其中它们包括导电材料，或者在另一个实施例中，可以将导电材料淀积在介质叠层结构(未显示)等上，从而可使新实施例制造和联接到标准单片状的多层实施例，类似于业界用于制造现有技术芯片能量调节组件等的加工工艺，电极通路16A和16B设置有穿过各个孔的导电体12A和12B。不同于联接的公用导电通路14，电极通路16A和16B选择性地电连接到两个导电体12之一。虽然如图1所示，显示电极通路16比公用导电通路14小，但是这并非一定的，只是这样配置防止电极通路16妨碍紧固孔22的物理结合装置或其他连接方法(未显示)，最好应该嵌入公用导电通路14内，这样它们就拥有比公用导电通路14更小的导电区域。
导电体12提供按如图1所示的导电体12的任何一端的箭头所示的方向流动的电流通路。导电体12A表示电传播流通路径，而导电体12B表示传播能量返回路径。虽然只示出一对导电体12A和12B，但是，申请人设想多功能能量调节器10被配置为，通过许多对例如12A和12B的导电体，以及许多电极通路16A和16B和公用导电通路14来提供滤波，它们联接在一起以构成高密度多调节器多功能的能量调节器。
构成多功能能量调节器10的另一个组件是材料28，它具有一种或许多电气特性，以将除导体12A和12B以及连接孔20所构成的连接之外的通路和导体彼此隔离的形式包围着中央公用导电通路电极14，电极通路16A和16B，以及通过两个外部公用导电通路14的导电体12A和12B的部分。多功能能量调节器10的电气特性由能量28的选择决定。例如，如果选择X7R介质材料，则多功能能量调节器10将主要具有电容特性。材料28还可以是将提供电容和电涌保护特性的金属氧化物可变电阻。可以采用其他材料，如铁氧体和烧结多晶体，其中除了因交互连接的相消或最小化效果所引起的改进的共模噪声相消或最小化的作用外，铁氧体材料还提供固有电感以及电涌保护特性。烧结多晶体材料提供导电、介质和磁特性。烧结多晶体在美国专利号5,500,629中有详细说明，此处作为参考将其引入。
再参考图1，现在将详细说明公用导电通路14、电极通路16A和16B、导电体12A和12B以及材料28的物理关系。起点是中央公用导电通路电极14。中央通路14具有一对设置成穿过其各自的绝缘孔18的导电体12，绝缘孔18保持公用导电通路电极14与导电体1 2A和12B之间的电隔离。在中央公用导电通路电极14的上面和下面是各设置有一对导电体12A和12B穿过其中的电极通路16A和16B。不同于中央公用导电通路电极14，仅有一个导电体12A或12B通过绝缘孔18与各电极通路16A或16B隔离。所述导电体对中的一个12A或12B通过连接孔20分别与相关的电极通路16A或16B电连接。连接孔20通过标准连接如焊接、电阻密接(resistive fit)以及任何其他标准互连方法与导电体对12中的一个连接，以提供坚固和稳定的预定导电通路的物理和电连接。为了使多功能能量调节器10良好地运行，上电极通路16A必须与相对的导电体温表2A电连接，而不与下电极通路16B与其电连接的导电体12B电连接。多功能能量调节器10可选择地包括许多外部公用导电通路14。
当许多公用导电通路14通过导电端接材料电连接到外部边缘导电带14A，或者通过张力固定装置或常用的焊接物类材料直接连接到较大的外部导电表面时，这些外部公用导电通路14提供显著较大的导电公用通路和/或镜像平面。例如，14A和14B(未显示)，在物理上与微分导电通路16A和16B，和/或任何许多导电体如12A和12B分离。连接到外部导电区有助于减弱放射的电磁辐射，提供更大的用于消耗过电压和电涌的表面面积。连接到外部导电区有助于对任何感生或寄生的杂散电容的静电抑制或最小化，这些杂散电容可能放射或被微分导电通路16A和16B和/或任何许多微分导电体如12A和12B吸收。
法拉第笼形导电屏蔽结构的原理用于如下情况：将公用通路按如上所述彼此连接，公用导电通路组合与较大的外部导电区或表面相互作用、以抑制放射的电磁辐射并且提供更大的消耗过电压和电涌的表面面积，同时激励法拉第笼形导电屏蔽结构的抑制寄生现象和其他瞬态或将其最小化的静电功能。当许多公用导电通路14电连接到地球地线、但是要依靠它们来为本发明被置于其中的并被通电的电路提供固有公用导电通路时尤其如此。如上所述，插入和保持在公用导电通路14与电极通路16A和16B之间的是材料28，它可以是具有不同电气特性的许多材料中的一种或多种。
图1A显示多功能能量调节器10的另一个实施例，它包括把电导体或线路板连接线连接到多功能能量调节器10的附加装置。基本上，当本发明被置于更大型电路的一部分中并通电时，所述许多公用导电通路14通过共享一个或多个分立设置的外部边缘导电带14A和/或14B(未显示)一起电连接到各导电电极出口，然后结合和/或连接到可能拥有一定电位的同一个外部导电表面(未显示)。该电位与通过导电带14A和/或14B(未显示)连接的一个或多个外部导电表面区和本实施例的内部公用导电电极14，以及任何利用使能量传播的连接所需的导电组件(显示的或未显示的)相互作用。
此外，各微分电极通路16A和16B分别具有各自的外部边缘导电带或表面40A和40B。为了提供电极通路16A和16B与它们各自的导电带40A和40B之间的电连接，而同时保持多功能能量调节器10的其他部分间的电隔离，各个电极通路16被这样延长和定位，使得电极通路16A的延长部分指向与电极通路16B所指向的相反的方向。电极通路16的延长部分还延伸超过一定距离，其中，许多公用导电通路14延伸附加距离、借助附加材料28与外部边缘导电带40A和40B隔离。各个导电带与它们的相关通路之间的电连接是分别通过各导电带与其相关的公用导电通路或导电电极通路之间的物理接触来实现的。
图2显示当多功能能量调节器10的物理实施例被置于更大型电路中并通电时电路的通电部分的半示意电路表示。线路至线路的能量调节组件30包括电极通路16A和16B，其中电极通路16A与导电体对中的一个导电体12A连接，而另一个电极通路16B与相对的导电体12B连接，从而提供构成能量调节组件所需的两个平行通路。中央公用导电通路电极14是所有实施例中或本发明的含义的基本组件，当与外夹的两个公用导电通路14连接在一起时充当固有公用导电通路34和34b，后者描绘的是与较大的外部导电区34(未显示)和线路至线路能量调节组件30连接时的导电带14和14B(未显示)，并且还作为各个线路至公用导电通路的能量调节组件32的两个平行通路之一。
各个线路至公用导电通路的能量调节组件32所需的另一个平行通路由对应的电极通路16B提供。仔细参考图1和图2，将逐渐理解能量调节通路的关系。通过以具有电气特性的材料28将中央公用导电通路电极14与各电极通路16A或16B隔离，结果是一个能量调节网络，后者具有延伸在导电体12A和12B之间的共模旁路能量调节组件30和从各个导电体12A和12B连接到较大的外部导电区34的线路至公用导电通路的解耦能量调节元件32。
稍后将详细说明较大的外部导电区34，但是目前更多地凭直觉假定它相当于地球地线或电路地线。较大的外部导电区34可以与中央公用导电通路和附加公用导电通路14连接，以与所述中央通路14连接，构成一个公用导电通路14或多个以导电方式连接的公用导电通路14，且可以通过现有技术的常见装置连接到电子装置的机壳或接地机箱上的电路地线或地球地线，如穿过紧固孔22插入的焊接或安装螺丝或者以标准平面多层陶瓷实施例(未显示)的形式与外部淀积的导电材料如14A和14B层叠，然后一起连接到相同的外部公用导电区或通路(未显示)。虽然多功能能量调节器10利用与地球或电路公用导电通路连接的固有公用导电通路34同样运行良好，但是，多功能能量调节器10的物理体系结构的一个优点在于视所需要的能量情况而定，在某些特定应用中可能无需物理接地连接。
再参考图1，通过顺时针和逆时针的通量场24和26分别说明多功能能量调节器10的附加特征。麦克斯韦第四方程，也看成安培定律指出磁场是由两个源产生的，第一个源被描绘为以传输的电荷形式流动的电流，第二个源被描绘为在闭合回路电路中穿行的电场的变化将如何接着产生同步的磁场。对于刚才提到的两个源，传输的电荷说明电流如何产生磁场，因此，如果如此设置导电源通路和返回能量通路，那么，就可以利用数学方程式来描述新插入器装置内如何可以抑制E场和H场或将其最小化。
为了将能量传输网络中正在使用的任何无源元件或分层结构内的RF电流减至最小，需要利用通量相消或通量最小化的概念。因为传输线路或线路导体或层内通量的磁力线是沿逆时针运行的，所以如果我们使RF返回路径与其对应的源迹线平行和相邻布置，则在返回路径中观察到的磁力线(逆时针的场)相对于源路径(顺时针的场)处于相反的方向。当我们将顺时针场与逆时针场混合时，就观察到相消或最小化的效果。
如果使源路径和返回路径之间的非期望的通量磁力线相消或最小化，则除了导电通路内的极小边界内部之外，不会存在辐射的或传导的RF电流。但是，利用此处所述的技术，漏失RF能量的这种极小边界在高速的应用中是致命的，要通过几乎整个地包封该微分导电通路的通电的屏蔽结构来有效地抑制。实施通量相消或最小化的概念很简单，具体为可以相对于地球水平线垂直和水平设置反向导体，彼此在数微米的距离内。本发明的抑制或最小化技术是与通量相消或最小化同时进行的，它创建和遵循利用镜像平面或节点规定的常规理论。即使在约2吉赫以上的速度下，无论无源元件设计得如何好，通常都存在一定不明显的少量磁场和电场。但是，如果我们有效地使通量的磁力线相消或最小化，然后将该相消或最小化技术与镜像平面和屏蔽结构组合使用，EMI就无法存在。
为了进一步解释本概念，确定个体通量场的方向，可以通过应用安培定律和使用右手法则绘图。在这样做时，使拇指平行于且指向通过导体任何一端的箭头所指示的电导体12A或12B的电流的方向。一旦拇指指向与电流相同的方向，人手的其余手指弯曲所指向的方向则指示通量场的旋转方向。因为电导体12A和12B彼此紧挨着、且它们还可以呈现许多I/O和数据线配置中常见的多于一个的电流回路，所以进入和离开多功能能量调节器10的电流彼此反向，从而产生位置接近的反向的通量场18，20，24，26，这些通量场彼此抵消或最小化并将对该装置引起的电感抵消或最小化。
低电感对于现代I/O和高速数据线是优点，因为现代装置的提高的开关速度和快速脉冲上升次数产生不可接受的电压尖峰，只能通过低电感电涌装置和网络来解决问题。还可证明，利用多功能能量调节器10的劳动强度方面较之现有技术中常见的组合分立元件，是容易和效能价格合算的制造方法。因为连接只需要操作电导体12的任何一端，即可为电路提供线路至线路的电容，它大约是至公用导电通路的线路的各个电容所测量的电容值的一半，所以也已经在实施例内进行内部开发。这为用户提供了灵活性，同时在利用本发明制造更大的电子系统时在时间和空间上提供潜在的节省。
图3和图4中详细显示了本发明中可见到的法拉第笼形公用导电屏蔽结构的一部分。相应地，讨论将不固定在图3和图4之间进行，以便公开法拉第笼形公用导电屏蔽结构在与各种外部公用导电通路的组合中所起的重要作用。图3显示部分800B，它包括如图4所示的完整的法拉第笼形导电屏蔽结构20的一部分。
在图3中，微分导电旁路电极通路809夹在结构20的共享集中的公用导电通路804/804-IM与公用导电通路810(图3中未显示)之间，位于图4所示的通路809之上。位于旁路通路809上下的是介质材料或媒介801。公用导电通路804/804-IM和810，以及通路809很大程度上都是通过介入通常平行的预定介质材料或媒介801彼此隔离的，所述预定介质或媒介801是在制造过程中设置或淀积在所述导电通路应用之间的。所有的导电公用导电通路860/860-IM、840、804/804-IM、810、830以及850/850-IM都从实施例800B的外边缘偏移预定的距离814。此外，所有的微分导电通路809都从实施例800B的外边缘偏移附加距离806，这样微分导电通路809的外边缘803就被公用导电通路的边缘805所覆盖。相应地，微分导电通路809包括计算其总导电面积时始终小于任何给定公用导电通路的导电区域的任何一个导电面积的导电区域。公用导电通路通常都拥有接近于制造性那样的可控制的导电区域，它们彼此在区域尺寸上是均匀的，以及通常为补充的。因此，夹层公用导电通路中的任何一个将拥有始终大于任何一个微分导电通路的顶部和底部导电面积相加的总导电面积的顶部和底部的导电面积的总和，且将始终完全地以物理方式被法拉第笼形公用导电屏蔽结构的任何公用导电通路的导电区域屏蔽。
参见图4，公用通路860/860-IM、840、804/804-IM、810、830以及850/850-IM也被提供插入器部件的支承和外套的介质材料801所包围。导电连接材料或结构802A和802B至少在图4所示的两面施加于结构20的所述公用通路的所述公用屏蔽通路结构边缘805，如图3中804/804-IM所示。这实现了在此类型的实施例中正确运行的电调节功能。将结构20细分为相等的，较小成对的笼形导电结构部分，例如显露出导电结构900A，后者还单独地包括公用导电通路804/804-IM、808和810，然后连同公用导电材料连接线线802A和802B构成更大型结构20的单个公用导电中央结构900A，如果这样单独地置于并以类似方式连接到电路，那么，所述更大型结构20将足以单独作为900A的一个公用导电笼形结构工作。
为了调节附加的微分导电通路(未显示)，可以以预定方式添加利用公用导电通路电极的插入器的更大层叠的部件，用于旁路(如图3所示)，或用于馈通(feed-thru)配置(未显示，但已在共同未决申请中公开，此处仅参考)。适当装置功能所需的是：只要导电连接材料连接线802A和802B保持与各公用导电通路的公用通路边缘电极805的物理和电气接触，并且只要每一个微分通路被至少两个公用通路所夹，以及以通常相同的806定位阻止所述微分导电通路、使得堆叠的微分电极到此分开，则各实施例可以以平衡的方式对于刚才所讨论的导电材料区域实施单元最小化和抑制功能。
返回到图4，包括类似图3中的809和818(未显示)的导电通路的成对的微分能量传播被屏蔽的容器，将利用包含现有技术中常见和常用的导电材料的导电连接材料或结构，以在利用现有技术方法可以实现的典型电路系统中将导电通路彼此电连接。
在将图4的实施例20置入电路并通电之前，结构802A和802B应该在典型电路系统中将导电通路彼此电连接，为外部的导电通路或区域(未显示)或相同外部导电路径(未显示)提供良好的电连接，而各自导电结构802A和802B之间没有任何导电中断或缝隙。
在图3中，除了其中包含的微分电极818(未显示)之外，单个笼形结构800B是单个笼形结构800C的镜像，出口/入口部分812A和812B(未显示)以及导电通路扩展结构812A和812B(未显示)、以一般彼此相对的设置位置或多个成对应用中的配对方式设置、并且将以彼此电气平衡的方式操作具有出口/入口部分812B(未显示)的导电结构809B(未显示)的导电通路微分电极，所述导电通路微分电极相对于具有出口/入口部分812A的导电结构809A的导电通路微分电极通常可以反向约180度。包含在这两个公用导电笼形结构或公用容器800C和800B中的微分结构处于位置和电气上平行的关系，但是最重要的是，包括结构900A的结构800C和800B共享同一个中央公用导电共享通路804/804-IM，就个体而言，它构成各个较小的笼形结构的部分800C和800B。800C和800B一起构成单个的较大导电法拉第笼形公用导电屏蔽结构900A，作为一个双或成对屏蔽的公用导电通路容器。
各容器800C和800B可以拥有数目相等的尺寸相等的微分电极，它们在较大的结构900A内无需物理上彼此反向，也是分别以一般在物理上和电气上平行的方式设置。与800C和800B个体屏蔽形结构共同作用的较大的导电法拉第笼形公用导电屏蔽结构900A，在通电且通过公用导电材料连接线802A和802B以业界通常接受的连接方法的任何可能方式(如回流焊接导电环氧物和粘合剂等，但未显示)连接到同一个外部公用导电路径区时，通电时在电气上成为一体。
公用导电电极的预定的布局如图4所示，其中具有集中的公用屏蔽804/804-IM的公用导电电极810和808通过公用导电材料连接线802A和802B连接到外部公用导电通路或区域，它们是一些构成公用导电笼形结构900A的组件。公用导电笼形800B是本发明的组件，即具有电路体系结构的能量调节插入器。
中央公用导电共享通路804/804-IM在其插入于微分电极809和818(未显示)之间方面，需要两个外部附加夹层公用电极808和810来作为非通电的法拉第笼形导电屏蔽结构900A。然后，中央公用通路804/804-IM将同时被微分电极809和818使用，但是对于充电开关具有相反的结果。
参考公用导电通路804/804-IM的下列部分也适用于公用导电通路808和810。公用导电通路804/804-IM偏离本发明的边缘一段距离814。公用导电通路电极804/804-IM的一个或多个部分811A和811B延伸穿过材料801，连接到公用导电带或导电材料结构802A和802B。虽然未显示，但是公用802A和802B将公用导电通路804/804-IM、808和810彼此电连接，如果使用的话，连接到所有其他公用导电通路(860/860-IM、840、830和860/860-IM)。
图3的偏移距离和区域806使公用导电通路804/804-IM延伸超过电极通路809，以便提供对能量通量场(未显示)的部分的屏蔽，通常本来应该尝试延伸超过电极通路809的边缘803，但是对于通电法拉第笼形系统的静电屏蔽效果来说，这并未导致降低其他内部电极通路(如818，未显示)之间近场连接或与外部微分电极通路组件的近场连接或将其最小化。水平偏移806可以表示为电极通路809与公用导电通路804/804-IM之间的垂直距离806的0至20+倍。可以针对特定应用对偏移距离806最优化，但是各自通路中重叠部分806的所有距离最好约与制造容差所允许的相同。在通路之间的距离和区域806上有少许尺寸差异不重要，只要保证结构900A或结构20的静电屏蔽功能(未显示)即可。
为了将电极809分别连接到位于809外部的800B的任一侧的能量通路(未显示)，电极809可以具有一个或许多超过公用导电通路804/804-IM和808的边缘805延伸到连接区域812A和812B的部分812，然后连接到导电通路材料淀积或电极809A和809B，使得旁路电极809电连接到任何一侧的能量通路(未显示)。应当指出，组件813是插入器发明(未显示)内所产生的三维能量调节功能的中轴点的动态表示，它与已通电电路中实施例的最终尺寸、形状和位置有关。
现在参考图4，图中显示了通用多功能公用导电屏蔽结构的概念(供应用分立、非插入器能量调节器使用)。通用多功能公用导电屏蔽结构20包括所述的多个层叠的公用导电笼形结构900A、900B和900C，它又包括处于通常平行的关系的多个层叠的公用导电笼形结构或容器800A、800B、800C和800D(通称为800X)。各个公用导电笼形结构800X包括至少两个公用导电通路电极830、810、804/804-IM、808或840。层叠的公用导电笼形结构800X的数目并不限于此处所示的数目，可以是任何偶数整数。因此，层叠的公用导电笼形结构900X不限于此处所示的数目，可以是任何偶数或奇数整数。虽然未显示，但是在其他应用中，各个成对的公用导电笼形结构800X按照图3所述夹着至少一个导电通路电极。公用导电笼形结构800X以分开的形式显示，以重点说明它们是配对在一起，任何类型的成对导电通路可以被插入各个公用导电笼形结构800X内。因此，公用导电笼形结构800X当配对在一起构成较大公用导电笼形结构900X时具有通用的用途；分别以900B、900A和900C说明，可以用在分立或非分立配置的成对导电通路的组合中，例如但不限于嵌入硅树脂或作为PCB的一部分嵌入、分立元件网络等。
公用导电通路电极830、810、804/804-IM、808、840都是如图所示在提供至外部导电区域(未显示)的802A和802B处以导电的方式互连。各个公用导电通路电极830、810、804/804-IM、808、840设置在介质材料801至边缘805上，并且展现也包括介质材料801的相对的侧带(side band)。
如图3所示，介质材料801在导电性能方面将各个公用导电通路电极830、810、804/804-IM、808、840与夹在其中的导电通路电极(未显示)分隔开。此外，如图3所示，需要最少两个笼，例如800B和800C(它们构成较大的笼900A)来构成一个多功能线路调节结构，用于本发明的所有叠层结构的实施例。相应地，如图4所示，900A、900B和900C分别都最少有两个必需的公用导电笼形结构800X。获得所采用的屏蔽层的数量或导出最终形式的处理过程并不重要，任何次序的实际基本公用导电通路制造结果(不包括介质材料等)应该作为一个实施例结构出现，即：第一公用导电通路，然后导电通路(未显示)，然后第二公用导电通路，第二导电通路(未显示)和第三公用导电通路。前述结果中的第二公用导电通路成为该结果的集中设置的组件。对于需要的通路的附加叠层结构，制造次序的附加结果产生如下，例如，第三导电通路(未显示)，然后第四公用导电通路，第四导电通路(未显示)；然后第五公用导电通路。如果需要镜像屏蔽配置来如图4所示用作通路850/850-IM和860/860-IM，则在第一层结果上没有不同，只是添加最后一组夹层公用导电通路850/850IM和860/860-IM。因此同样地，几乎任何制造次序都是如下所示：(不包括介质材料等)设置860/860-IM公用导电通路，然后第一公用导电通路，然后导电通路(未显示)，然后第二公用导电通路，第二导电通路(未显示)，以及第三公用导电通路，第三导电通路(未显示)，然后第四公用导电通路，第四导电通路(未显示)；然后第五公用导电通路，最后是850/850-IM公用导电通路，成为图4中本实例的所得到的结构。总之，大多数应用分立非插入器能量调节器的芯片非透孔实施例具有最少两个电极809和809′(未显示)，分别被夹在三个公用导电电极808(未显示)和804/804-IM和810(未显示)之间，最少具有两个电极809和809′(未显示)连接到外部结构809A和809A′(未显示)。分别连接外部结构802A和802B的三个公用导电电极808(未显示)和804/804-IM和810(未显示)通过连接，以使它们在导电性能上作为一体，构成单个的较大的法拉第笼形结构900A。因此当将单个的较大的法拉第笼形结构900A连接到较大的外部导电区域(未显示)时，该组合有助于对沿着夹在笼形结构900A内的导体809和809′(未显示)并以反相或反向充电的方式传播的能量执行通电线路调节和滤波功能。分别将连接的公用导电和包封、多个公用屏蔽通路808(未显示)和810(未显示)与一个公用集中设置的公用导电通路804/804-IM连接，将成为如图5B所示的象是外部导电组件6803的扩展，并且将以这种多个平行方式插入，其中所述公用导电组件将具有相对于被自己夹住的互补定相微分电极的数微米的距离分隔或“环绕区域”，所述互补定相微分电极本身被夹住并且与外部导电组件(如6803)的扩展部分分隔一段包括介质媒介的距离，如图5中所示。
这使得图5B所示的外部导电组件(如6803)在其他组件中间执行静电屏蔽功能，刚才所述的通电组合将增强和产生对装置900A′的微分导体809和809′(未显示)的所述部分之上或沿着它们的能量传播的有效同时调节。组合的公用导电900A的内部和外部平行配置集合也将使可能在能量沿着导电通路(未显示)传播以激活有源装置负载时从所述能量部分所利用的所述微分导体809和809′(未显示)的部分漏失或进入其中的非期望的寄生电磁辐射相消或受到抑制，下面将参考图5A作进一步的解释。
现在参考图5A和5B，以下文称为“旁路屏蔽结构”的旁路配置6800的形式显示本发明的分层通用多功能公用导电屏蔽结构的再一个实施例。根据各自的静态实施例的相关层叠部分，旁路屏蔽结构6800也可以采取“馈通屏蔽结构”6800的配置。当检查可以构成各个实施例的层叠的两个公用导电屏蔽结构1000A和1000B或公用导电通路6808、6810、6811、6812和中央公用共享的导电通路6804的位置安排时，这两种可能的配置之间相对地不会有差异。虽然看上去安排“馈通屏蔽结构”6800和“旁路屏蔽”6800在物理形式上类似，各自对电路的能量调节仍会产生相同的可能功能，但是，构成非公用通路6809和6807，随后相对于电路通路连接的位置设置的方法也决定了可以在电路中预设的能量调节结果的最终类型。无论什么配置，各种屏蔽功能在物理形式上和电气形式上都以相对于旁路屏蔽结构6800的AOC中的传播的能量(未显示)相同的方式工作。
具体地参考图5A，图中以纵向扩展的横截面来显示旁路屏蔽结构6800，后者包括两个公用导电屏蔽结构1000A和1000B的七层公用导电通路层叠，它们构成旁路屏蔽结构6800的本实施例。在图5B中，旁路屏蔽结构6800以垂直于图5A的横截面的横截面来显示。
同时参考图5A和5B，旁路屏蔽结构6800包括与组件6808、6810、6811、6812连接并通电的中央公用导电共享通路6804，并将通过建立6804-IM、6811-IM和6812-IM来构成电路(未显示)的零电压参考，该电路在通过连接装置6805将6802A和6802B连接到外部导电表面6803之后构成并且只与通常连接的有源电路组件(未显示)有关。在通电的情况下，该电路(未显示)将包括以无源方式工作的通用多功能公用导电屏蔽结构6800，后者将被以平衡方式传播能量的能量源(未显示)和能量利用负载利用，当所述电路中(未显示)的通电有源元件(未显示)需要时即可利用所述能量部分。已经建立刚才所述的包括上述6803的连接链中公用导电组件的所有部分的组件，分别对应于所述已通电电路组件6807、6820、6809、6821，零电压参考6811-IM、6804-IM、6812-IM，并且通过形成第三但公用的电节点、分离微分导电通路6809和6807与它们各自的导电链接组件6820和6821所利用的两个不同和分隔开的微分节点，中央公用导电共享通路6804以电平衡方式连接电路(未显示)中能量。
为了将旁路屏蔽结构6800连接到已通电电路，微分导电通路6807和6809分别各插入到两个公用导电屏蔽结构之一中。第一公用导电屏蔽结构1000A设置在公用导电通路6810和中央公用导电共享通路6804之间。第二公用导电屏蔽结构1000B设置在公用导电通路6810和中央公用导电共享通路6804之间。为利用旁路屏蔽结构6800，第一微分导电通路6807被置于第一公用导电屏蔽结构内并通过介质材料6801与公用导电通路6810和中央公用导电共享通路6804分隔开。介质材料6801将第一微分导电通路6807与第一公用导电屏蔽结构分隔开并在电气形式上隔离开。此外，第二微分导电通路6809被置于第二公用导电屏蔽结构内并通过介质材料6801与公用导电通路6810和中央公用导电共享通路6804分隔开。
然后第一和第二微分导电通路6807和6809分别电连接到外部导电能量通路6820和6821。电连接可以通过本专业的技术人员已知的方式完成，包括但不限于焊接电阻结合套和导电粘合剂。完成旁路屏蔽结构6800的是附加的外部屏蔽结构6811和6812，后者利用插入它们之间的介质材料6801把公用导电屏蔽结构1000A和1000B两者夹在中间。通电时，各个外部公用导电屏蔽6811和6812构成刚才所述的镜像结构6811-IM和6812-IM，包括屏蔽6811和6812(未显示)的外部导电部分和外部公用导电电极6802A和6802B的外部导电部分，通过外部公用导电结构6803构成相对大的趋肤面积和具有6804-IM的零电压参考。外部公用导电电极结构6802A和6802B与外部屏蔽镜像结构6811-M和6812-M的组合构成的外部趋肤表面在电路被通电时吸收能量，作为相对于附加导电通路6809和6807的附加包封屏蔽结构。如果旁路屏蔽结构6800通过已知装置6805(焊接材料)连接到能量调节电路装置(′ECCA′)的外部公用导电通路6803，则能量的各部分将沿着存在于外部的所建立的低阻抗通路运行，该通路有公用导电结构组件6812、6808、6804、6810、6811 6802A和6802B，以及到第三导电通路6803的外部连接线6805，可以通过此通路6803返回它的源。
外部公用导电电极结构6802A和6802B通过本专业技术人员已知的方式连接到电路，因此本发明不限于分立结构，但是可以，例如以硅的形式建立在集成电路内。工作时，旁路屏蔽结构6800和两个公用导电屏蔽结构1000A和1000B有效地扩大了聚合AOC 6813的区域内的零电压参考6804-IM、6811-IM和6812-IM。AOC 6813是电路的能量中央平衡点。
电路内旁路屏蔽结构6800通电时的结果是，增加的对外部产生的和内部传播的寄生6816(双箭头表示)的物理屏蔽以及提供沿公用导电通路电极6812、6808、6804、6810、6811 6802A和6802B生成至表面外部导电通路6803的低阻抗路径。对能量寄生6816的静电功能(未显示)发生在通电状态，所述能量寄生6816还表示为可能以其他方式破坏传播能量的一部分的外部和内部始发能量寄生6816的各个部分。双箭头显示表示静电功能的带电电子交换，所述静电功能发生在通电状态下，用于抑制屏蔽的容器内以寄生效应6816。双箭头还表示沿着位于各个容器内的导电材料的“表皮”发生的同时但反向的电荷效应(charge affect)。
现在参考图6A，其中显示具有电路体系结构的表面安装能量调节插入器30的叠层结构顺序。插入器30包括最少两个微分导电通路303和305。插入器30还包括最少三个公用导电通路层302、304和306，它们电气互连并上下包围微分导电通路303和305，如上所述构成各个成对微分通路周围的大法拉第笼形公用导电屏蔽结构。在一个实施例中，插入器30还包括附加公用导电通路层301/301-IM和307/307-IM，或者镜像屏蔽层，层叠在外部公用导电通路层302和306上。这些镜像屏蔽层301/301-IM和307/307-IM还电气互连到其他公用导电通路层302、304和306。集中设置的公用导电通路304将微分导电通路303和305分隔开。公用导电通路304被共享，以使它构成包围第一和第二微分导电通路303和305的法拉第笼形导电屏蔽结构。
各个公用导电通路层301/301-IM、302、304、306、307/307-IM包括至少在其周边部分上被绝缘带34包围的层中淀积的导电电极材料400。绝缘带34由非导电材料或介质材料构成。穿过各个公用导电通路层301/301-IM、302、304、306、307/307-IM的周边上的绝缘层34的是电极扩展部分32和35，用于公用导电通路和各种IC芯片(未显示)的I/O之间的连接，以及至公用导电通路或其他屏蔽的其他外部连接。同样地，第一和第二微分导电层303、305包括至少在其周边部分上被绝缘带37和38包围的层中淀积的导电电极材料400。绝缘带37和38由不导电材料、介质材料构成，或者甚至可以简单地空置所述导电材料所在的同一个材料层上的导电材料。应当指出，绝缘带37和38一般比公用导电通路层301/301-IM、302、304、306、307/307-IM的绝缘带34宽，如前所述，这样就超过第一和第二微分导电通路的边缘，与公用导电通路层覆盖或扩展。第一和第二微分导电层303和305分别包括多个位置电极扩展部分36和39，用于至内部集成电路轨迹和负载的连接，以及至外部能量源和/或引线框架的连接。
根据上述的实施例，层301/301-IM、302、303、304、305、306和307/307-IM彼此层叠，且以平行的关系彼此夹住。各层通过介质材料(未显示)与上层和下层分隔开，构成能量调节插入器30。
在图6B中，显示安装在载体中的集成电路380，形式为以外接引线针配置的IC或DSP封装310。如一般300处所示，集成电路模设置在IC封装310内，一部分被去掉和分解，以便观察显示图6A的完成的能量调节插入器30的内部和外部互连特征。插入器30包括所有公用导电通路与之连接的电极端接带320和321，它们在各自的电极扩展部分32和35处连接在一起。这些公用导电电极端接带320和321还可以连接到IC封装310的金属部分，用作″0″电压参考节点或连接到能量离开插入器30到外部连接(未显示)作为低阻抗通路返回的部分的电路，插入器30还包括对应于第一微分电极303的微分电极端接带330和对应于第二微分电极305的微分电极端接带340。微分电极端接带330和340用于接收能量，并提供至IC模380的能量利用内部负载370的连接的连接点。为了说明，应当指出，插入器30通常在物理形式上大于它所连接的并为其调节能量的有源元件或IC。
虽然有位于IC载体边缘392的附近，用于返回通路中的信号的许多IC封装引线针350，但是只有一个引线针用于能量输入，指定在391B，并且只有一个引线针用于能量返回，指定在391A。这样设计IC封装310，以便将多个能量进入点简化到一对能量进入/返回针391A和391B，它们分别通过连接线393A和393B或其他导电通路或常规的互连连接到微分电极端接带340和330。针391A和391B表示的单个能量进入入口，插入器30的电极端接带330和340类似于能量进入入口，这样降低可能进入或逸出集成电路干扰集成电路封装310的内部或外部电路的噪声。根据标准，这些连接都是本专业的技术人员已知的方式，例如但不限于引线焊接跳线等，具体根据用户的最终应用的需要决定。
参考图7，和作为图7的各种实施例的截面图的图8A和8B，将随意运用所有三个附图解释插入器60/61的功能和所示实施例的构成。
在图7中，插入器60/61显示为俯视图的情况，很快注意到在大多数但并非所有的情况中，插入器60/61的两面视图或外观与图7俯视图中所示的类似。
在本发明的一个实施例中，参考图7，插入器60/61包括通孔63、64和65，它们提供穿过插入器60/61机体内嵌入材料6312中并被导电材料6309包围的许多基片层的导电能量传播通路的互连。该实施例通常采用成对路径或三路径配置。在成对的或二路径配置中，插入器60/61利用用于IN能量传播通路的VIAS 64和VIAS 65运用成对双向I/O电路通路，同时还利用用于输出能量传播通路的VIAS66。根据插入器60/61外的实际连接电路，在插入器60/61的AOC内或旁边可以找到电路参考节点(未显示)，并被由用户预定的内部导电通路(未显示)用于服务于负载或来自AOC内部的传播能量的各部分。
三向导电通路I/O配置优先采用，把VIAS 65用于IN(输入)能量传播，把VIAS 64用于OUT(输出)能量传播或能量返回，以及把中央VIAS 66作为分隔的公用能量传播通路和参考连接。VIAS 66使沿着利用能量的负载(未显示)与能量源(未显示)之间任何一个方向传播的能量的各部分移到在AOC内部建立的、可以沿着在AOC外部的指定的公用导电通路或区域路径化的低阻抗能量通路，该通路将提供或共享插入器的AOC内的电路的电位。当来自外部通路电路的能量通过微分通路60C和60D传递，然后传递到插入器60/61的一侧或多侧上的外部导电通路时，建立该低阻抗能量通路或区域。插入器60/61的AOC内的能量传播的各部分传播到公用导电通路6200/6200-IM、6201、6202、6203和6204/6204-IM以及VIAS 66，在此情况下VIAS 66互连60的AOC内的公用导电通路并使能量沿着外部公用导电通路传播。
根据运用情况，存在未在图8B和图8A显示的插入器61/60的某些实施例变体，但是本申请人容易设想应该只有一个IC安装侧，且如图7所示配置通孔64、65、66。根据要构成或利用的外部通路连接，插入器60的变体，发明插入器替代方案可以只包括一个、两个或三个64、65、66导电通孔集合，同时以相同或替代方案的方式连接到垂直设置的内部水平导电通路，如公用通路6200/6200-IM、6201、6202、6203和6204/6204-IM、60C和60D。
图8B显示公用导电通孔通路66完全贯穿相对边6312，简单的2向通路配置可以利用所有64和65配置的通孔(非贯穿相对边6312的通孔66，而是仅仅连接到所建立的公用通路6200/6200-IM、6201、6202、6203和6204/6204-IM)仅作为能量进入通路，同时利用在6308连接公用通路6200/6200-IM、6201、6202、6203和6204/6204-IM建立的侧边导电通路6308作为返回能量路径，从图7所示位置的通孔66通过，移动通过装置60的内部AOC，并且最终通过外部连接的导电通路(未显示，例如对材料6308或导电连接节点(未显示)引线焊接)传播到装置60的内部AOC的外部，作为返回它的源的能量的一部分。还应当指出，虚线60E表示插入器实施例61或类似边界，或者公用导电通路6200/6200-IM、6201、6202、6203和6204/6204-IM的非贯穿配置的边界线，这些通路不导电连接到插入器60和61的6312S部分上的6309，而仅仅建立至通孔66的连接，如图8A所示，不连接到材料6308，如插入器60的图8B中的公用导电通路电极6200/6200-IM、6201、6202、6203和6204/6204-IM所示。在插入器61中，必须强调的是，公用导电通路电极6200/6200-IM、6201、6202、6203和6204/6204-IM不穿过介质材料或绝缘材料6209，也不露出本实施例的6312S而与实施于插入器实施例60上的导电材料6309结合，如图8B所示。但是，这些公用导电通路电极6200/6200-IM、6201、6202、6203和6204/6204-IM仍延伸得比微分通路60D和60C更接近于6312-S，如图7中的虚线60F所界定的或显示的。因为微分通路和公用通路彼此的这种位置设置，本发明的插入器分担由这些类型的通路配置所引起的静电屏蔽功能，本公开中对其中的许多内容有类似的详细说明。
这些不同的通路配置显示该装置的通用性，同时公用导电通路6200/6200-IM、6201、6202、6203和6204/6204-IM似乎具有限制性的位置设置标准，必须注意的是通路通孔64、65、66在位置设置的配置、形状和尺寸上更为灵活和多样性的多，可以供利用不可思意地将现有技术中的所有种类的能量调节功能和通路配置合为一体来提供。插入器60/61配置为，利用多孔多层能量调节通路集合和基片实施例，以基片的形式沿着服务有源组件(例如但不限于集成电路或芯片)的通路调节传播能量。插入器60/61利用现有技术中已知的导电填充孔的组合能量调节方法(如通孔)来调节传播能量，具体与部分地包封微分导电电极或通路的多层公用导电法拉第笼形屏蔽技术组合。将基片互连到IC和安装结构被设想通过引线焊接互连、倒装球形栅极阵列互连、微球形栅极互连、它们的组合或其他标准业界接受的方法来完成。
如图7和8B所示，导电材料6309可以涂敷或淀积于插入器60的侧面6312S上，可被用作辅助能量返回通路。通电时，图8B中所示的公用导电通路6200/6200-IM、6201、6202、6203、6204/6204-IM、通孔66将构成相对于沿微分导电通路60C和60D以及通孔65或64设置的较高阻抗通路的最小阻抗路径。
因此，通电时，图8B和图8A中所示的所有公用导电通路6200/6200-IM、6201、6202、6203、6204/6204-IM、通孔66都用作当插入器以电气形式置于已通电电路中时公用导电插入器能量通路配置(未显示)的内侧和外侧见到的″0″电压电路参考节点(未显示)。
插入器60通过业界广泛接受的连接方法连接到集成电路4100。在插入器60的一侧上，各种微分导电通路包括通孔65电连接在能量源(未显示)和负载(未显示)之间，各种微分导电通路包括通孔64通过业界常用方式连接在能量利用负载(未显示)和能量源(未显示)之间的包括用于传播能量部分的导电通路通孔66的返回通路上。显然，在现有技术中，通孔65和64在连接之前不拥有任何极性电荷，从而防止它们改变能量传播功能，如从输入到输出功能，只要启动装置时保持特定连接的一致性即可。
图8A显示从图7截取的非导电外表面6312所包围的能量调节插入器的主实施例的横截面图″A″的插入器61。插入器61包括连接到导电通孔通路64的导电微分能量通路电极60-C和连接到导电通孔通路65的导电微分能量通路电极60-D，根据业界已知的标准方式，它们各设计在6205。微分能量通路60-C和微分能量通路60-D通过中央共享的公用导电能量通路6202彼此分隔开，并且从插入器61的顶部到底部分别被公用导电能量通路6200/6200-IM、6201和6203、6204/6204-IM分隔开。根据标准业界已知方式，公用导电能量通路6200/6200-IM、6201、6202、6203和6204/6204-IM通过导电通孔通路66互连在6308。外部多数公用导电能量通路6200/6200-IM和6204/6204-IM作为镜像屏蔽电极，它们分别与其相邻的公用导电能量通路6201、6203垂直间隔，如4011所示。导电通孔通路64、65和66以预定方式选择性地通过间隙6307与公用导电能量通路和微分导电通路隔离，该间隙填充介质媒介或隔离或绝缘材料，可以是实际淀积的材料或仅仅置空导电材料，从而阻止各种导电插入器通路的连接。
应当指出，导电通孔通路64和65通过各种导电和介质材料，根据用户的需要选择性地连接到插入器61的导电微分能量通路电极。可以选择通孔64和65来接收能量输入，根据需要通过通孔66起输出或镜像通路的作用。导电通孔通路64、65和66电连接到外部组件，如上所述。这些连接可以是任何业界接受的类型的连接。如图8A和图8B所示，连接是通过涂敷粘合剂或焊接球形焊剂4005，或者适用于重力的导电座垫63的业界接受的触点材料或采用低共熔型焊接球或业界接受的等效材料的焊接球4007的粘合定位处理来实现。
现在参考图8B，图中示出与图8A中所示的插入器61基本相同的插入器60，不同之处在于公用导电边缘端接材料6309沿着插入器的边延伸并包围它的图7所示的周边。还应当指出，公用导电边缘端接材料6309电连接到公用导电能量调节通路6200/6200-IM、6201、6202、6203和620416204-IM，而图8A中不是这样。还显示插入器60连接到集成电路模4100。还显示集成电路模4100具有保护性完全涂敷或密封材料6212刚好在模表面上方。能量调节插入器60也安装在基片8007或多个基片上，IC组件将通过球形栅极8009和8010或通过其他业界常用的方式来与所述基片连接。IC封装针8009提供到包含信号和地线连接的基片或插座连接器的互连，而无需走插入器通路，同时8010通路连接线，虽然未显示，但是可以连接到能量传播的插入器通路。应当指出，4011是作为本发明考虑的部分的通用的预定分层或通路间隔。这些互连仅仅在于它们可以根据将IC封装连接到PCB、PCB卡等的标准业界方式而不同。在MCM或SCM互连的情况下，插入器60或61可以利用标准业界方法直接连接到基片电路。
在图9中，图8A的局部特写显示了某些通孔结构64、65、66的实际外部互连组件。应当指出，内部导电通路是典型的，但是此处未显示连接点。还显示导电材料6209。导电吸收垫63设置在导电通路通孔66周围的插入器61的不导电部分6312的一侧上，它包括通过现有技术中已知的标准方式选择性地为连接6308或不连接6307的小直径成型导电材料通路66A，所述标准方式有在制造过程中通过激光器或钻孔处理形成通孔，然后以材料66′填充空缺，或者同时淀积66′，将6308连接到公用导电通路6200/6200-IM、6201、6202、6203和6204/6204-IM，如图8A所示。吸收垫63还形成在插入器61的不导电材料6312的反面开口上，与引到也淀积在插入器61的底部的导电吸收垫63的导电通路通孔66重合。然后运用粘合焊接球形焊剂，业界接受的触点材料或底料4005，随后运用现有技术常见的导电焊接球4007。
重点要注意的是，可以以许多方式实现用于制造本发明实施例60或61，随后将其连接到有源芯片，多个芯片或IC，然后安装基片的实际制造过程。图9是一个概括地说明的示意图，许多安装过程和连接材料的某一些可供采用、添加、去除或可互换，根据制造商的不同变化范围很大。此处所述的插入器发明的整体连接材料和方法不限于任何一种方式。本发明功能性的关键特征更多在针对微分成组、公用导电通路和微分导电通路分别至位于AOC外的外部导电通路所作的实际连接布局时确定，这些布局是关键要素，并要求能量通路对于能量传播在传导性上是标准的。
现在参考图10，图中示出现有技术IC封装的外形或下侧，利用外部安装的、具有内置的现有技术插入器的现有技术配置中采用的多个低电感电容装置8001的装置。IC封装外形8007是一个标准配置，引线针从装置的一个部位露出，用于连接到安装基片、PCB或子卡装置，同时其他能量通路采用球形栅极插座8006和引线针的组合，或仅插座8006，导电引线针用于其他通路，如信号线，例如或业界采用的其他标准方式。通常包括球形栅极插座8004，它用于容纳低熔点焊料等、且通常配置在IC封装8002的内部区域，而不是8007的外部区域，以更接近地向内部安装的有源芯片或IC(未显示)传递能量。根据指定，球形栅极插座8004位于IC封装8007的IC和插入器的内部区域位置的周边或外围内。在周边外围内，用于互连的球形栅极插座8004通常用于通过IC封装8007的I/O通路8005提供电源的能量。本现有技术的IC封装用来说明内置的现有技术的插入器(未显示)需要位于8002的低电感电容阵列芯片装置的组件8001，才能良好地工作。
相反，参考图11，IC封装8007的外形或下侧采用本发明的实施例，安装在IC封装8007的内部，以“幻影”形式显示，以便于说明。如上所述，周边外围8003指定IC和插入器8006在IC封装8007内的位置，该周边被球形栅极插座8004包围。安装的多孔能量调节体系结构装置60-61或类似装置显示为，位于集成电路IC组件(未显示)与安装基片之间的插入器，在本说明中，所采用的基片是构成基片封装8007的外侧部分的最后一个分层或集合的分层。应当指出，插入器60-61或类似装置还可以用于提供连接到所示插入器的有源IC芯片或多个芯片可利用的附加物理屏蔽功能，以及还提供本公开所述的同时能量调节功能。此屏蔽特性是通过仅在有源芯片(未显示)不具有延伸超过本发明插入器的周边的情况下实施例的部分封装中置入插入器来实现。装置60包括连接到内部能量调节电极60C的孔64和连接到内部能量调节电极60D的孔65。导电孔66连接到公用导电通路6200/6200-IM、6201、6202、6203和6204/6204-IM或者任何类似用途的附加通路。
应当指出，在所有的实施例中，随意但是最好被指定为-IM的一组外公用导电通路或层应该夹着整个叠层配置，或者在整个装置的制造过程中设置，或者从用作平台的非分立IC封装或IC封装本身的安装基片的一部分来使用，或者甚至单独或与设置在其间的绝缘材料一起利用外部导电通路或较大外部导电区域、以代替所述两个指定-IM的外公用导电通路中的至少一个。未被指定为-IM且靠近所述外侧通路组的第一组外侧公用导电通路对于作为公用导电通路的装置至关重要的，所述各公用导电通路构成了屏蔽电极夹层的基础，只能在置换最终屏蔽或以外部导电区域替换的情况中作选择，从而可以符合所述的实现法拉第笼形屏蔽结构以保持相对于所需要的能量调节功能的整体性的大多数标准。但是，在指定-IM的屏蔽的情况中，  最好也是可选的，因为它们将在电气性能上增强电路调节性能，进一步地外移所述新插入器的自由谐振点，还增强本发明AOC内的电路部分。
应当指出，如果构成本发明的公用导电容器结构根据此处所述的层叠顺序的结果处于平衡状态，因失误或有意添加的超过第一组公用导电通路的任何添加或额外的单个指定-IM的公用导电屏蔽层都不会严重地降低能量调节作用，某些情况下此调节可以实际地显示制造过程中潜在的成本节省，其中自动分层过程可以如上所述添加一个或多个附加外层，应用性能可能不是至关重要的。
如上所述，根据公开，这些失误、有意或意外不会损害包括公用导电通路的最小正确序列化叠层的本发明的平衡，并且完全是本申请人设想的。
可以在本发明的任何变体内产生的至少五个或更多明显不同的能量调节功能：通过几乎整个屏蔽包封实现的能量寄生现象的静电最小化；微分导电通路的各部分的物理屏蔽；反向相邻设置的微分导电通路对的电磁相消或最小化屏蔽功能或互感磁通的相消或最小化；利用″0″电压基准，所述″0″电压基准是由中央公用共享的通路电极、夹层外侧第一组公用导电通路以及任何过程的作为两个不同公用导电屏蔽结构容器的一部分的指定-IM的通路中任何一个建立的；提供屏蔽效果的与位于AOC内各能量部分的能量顺序传播移动效果相对的各能量部分的平行传播移动效果。在以下情况下发生各能量部分的平行传播移动：各微分定相能量部分以相对而和谐的方式运行，同时，所述能量这样分割，使得在电和/或磁操作中，在任何一个时刻、在本发明的AOC内发现的整个能量或各能量部分的约一半位于中央公用共享导电能量通路的一侧，所述电和/或磁操作利用其平行且不增强的相对通路，后者以通常相对相消或最小化类型的方式或以不增强或产生有害力的方式运行，所述有害力是以与现有技术的一般顺序方式相同的方式增强或产生的，尽管在少数情况下利用相对微分导电通路的互感磁通相消或最小化技术。由于其结构的原因，现有技术几乎无法利用本公开中已经说明的本发明固有的同时夹层静电屏蔽功能。
在所有显示或未显示的实施例中，包括公用导电通路电极和微分导电通路电极两者的通路的数量可以以预定方式倍增，以产生大量导电通路组件组合。另外，将存在一种一般物理平行关系，在关于通电实体中的这些组件的相对于电路电源的关系方面，可以把所述物理平行关系看作电并联，从而以并联方式添加所述组件以产生增大的电容值。
其次，包围中央导电通路和许多导电电极的组合的附加公用导电通路被利用来在所有的实施例中提供增强的固有公用导电通路和优化的法拉第笼形功能和电涌消散区域。
第四，虽然最少一个中央公用导电屏蔽对，但是一般希望有两个附加设置和夹层公用导电通路或屏蔽，并且应该将其设置在中央公用导电屏蔽的相对两侧(各设置在所述中央公用层的相对侧的其他组件，例如介质材料和微分导电电极对可以象上述那样设置在这些屏蔽之间)。在所显示的任何一个实施例以及完全由申请人设想的实施例中，可以利用诸如指定-IM的屏蔽的附加公用导电通路，所述指定-IM的屏蔽不具有与其位置相邻的微分导电通路。
最后，根据对大量实施例的回顾，显然，所述形状、厚度或尺寸可以根据所需要的电气性能或应用场合而改变，在所述应用场合中，因其物理体系结构的原因而要使用所述滤波器，所述物理体系结构是从公用导电电极通路及其连接结构导出的，所述公用导电电极通路及其连接结构构成至少一个单一的导电匀质的具有导电电极通路的法拉第笼形导电屏蔽结构。
虽然本发明的原理、最佳实施例和最佳操作已经详细地说明了，但是不意味着局限于所公开的特定演示形式。显然，本专业的技术人员可以在不违背权利要求书所定义的本发明的范围的前提下对最佳实施例进行各种修改。

Claims (20)

1.一种能量调节插入器组件，它包括：
各自具有许多贯穿其中的导电孔的许多公用电极，其中所述许多公用电极至少包括中央公用电极、第一公用电极和第二公用电极；
各自具有许多贯穿其中的导电孔的至少一对微分电极，其中所述至少一对微分电极至少包括第一微分电极和第二微分电极；
其中所述第一微分电极叠加在所述中央公用电极上面，而所述第二微分电极叠加在所述中央公用电极下面，所述第一微分电极和所述第二微分电极夹着所述中央公用电极；
其中所述第一公用电极叠加在所述第一微分电极上面，而所述第二公用电极叠加在所述第二微分电极下面；
一种具有预定电气特性的材料，其中所述材料保持在所述许多公用电极和所述第一和第二微分电极之间，以阻止所述许多公用电极和所述第一和第二微分电极之间的直接连接；
其中所述第一微分电极电连接到所述许多导电孔的第一导电孔，所述第一导电孔提供至外部电子电路的电连接，并且所述第一导电孔与所述第二微分电极和所述许多公用电极绝缘；
其中所述第二微分电极电连接到所述许多导电孔的第二导电孔，所述第二导电孔提供至外部电子电路的电连接，并且所述第二导电孔与所述第一微分电极和所述许多公用电极绝缘；
其中所述许多公用电极电连接到所述许多导电孔的第三导电孔，所述第三导电孔与所述第一微分电极和所述第二微分电极绝缘；
所述许多公用电极和所述至少一对微分电极构成许多能量调节组件。
2.一种能量调节插入器电路组件，它包括：
许多公用电极，其中所述许多公用电极至少包括中央公用电极、第一公用和第二公用电极；
至少一对微分电极，其中所述至少一对微分电极至少包括第一微分和第二微分电极；
其中所述第一微分电极叠加在所述中央公用电极上面，而所述第二微分电极叠加在所述中央公用电极下面，所述第一微分电极和所述第二微分电极夹着所述中央公用电极；
其中所述第一公用电极叠加在所述第一微分电极上面，而所述第二公用电极叠加在所述第二微分电极下面；
其中所述第一微分电极和所述第二微分电极包括许多电极端接扩展部分，所述扩展部分经过延伸到各个电极周边附近的绝缘带伸出，所述电极端接扩展部分提供用于至外部能量利用电路的导电连接的区域；以及
所述许多公用电极和所述至少一对微分电极构成许多能量调节组件。
3.如权利要求1所述的能量调节插入器组件，其特征在于它还包括至少一个用于导电连接的集成电路。
4.如权利要求1所述的能量调节插入器组件，其特征在于所述公用电极与所述微分电极的比率为3∶2。
5.一种用于已通电电路的能量调节插入器，它包括：
用于同时调节差模和共模能量的装置；
用于将差模和共模能量解耦的装置；以及
用于部分地抑制来自所述电路调节电子元件的内部产生的能量寄生现象的装置。
6.如权利要求5所述的用于已通电电路的能量调节插入器，其特征在于它还包括用于同时阻止来自所述能量调节插入器的各能量部分的辐射，并且使所述能量调节插入器调节装置与外部电噪声隔离的装置。
7.如权利要求5所述的用于已通电电路的能量调节插入器，其特征在于它还包括用于同时使所述能量调节插入器调节装置与外部电噪声隔离，并且降低所述第一和第二微分电极之间的互感耦合的装置。
8.如权利要求2所述的能量调节插入器电路组件，其特征在于它包括：
用于同时调节差模和共模能量的装置；
用于将差模和共模能量解耦的装置；以及
用于部分地抑制来自所述至少一对微分电极的内部产生的能量寄生现象的装置。
9.如权利要求8所述的能量调节插入器电路组件，其特征在于它还包括用于增强所述至少一对微分电极之间的相对能量通量场的各部分的最小化的装置。
10.如权利要求8所述的能量调节插入器电路组件，其特征在于还包括：
用于使所述至少一对微分电极的内部电噪声最小化的装置；
其中所述内部电噪声的最小化提供沿所述中央公用电极和或者所述第一或者所述第二公用电极的低阻抗通路；以及
其中所述低阻抗通路至少部分地包围所述至少一对微分电极中的一个微分电极。
11.一种电路组件，它包括：
包括集成电路芯片的集成电路封装；
能量调节插入器，它包括第一和第二微分导电能量通路，许多公用导电能量通路；其中所述许多公用导电能量通路中的至少一个设置在所述第一和第二微分导电能量通路中每一个的上面和下面；并且所述许多公用导电能量通路在电气上互连和连接到所述集成电路封装的金属化部分；
至少一个内部能量利用负载，它电连接到所述第一和第二微分导电能量通路；
其中所述许多公用导电能量通路和所述第一和第二微分导电通路构成许多能量调节组件。
12.一种电路组件，它包括：
至少一个集成电路芯片；
互连到所述电路芯片的能量调节插入器，它包括许多基片层，其中所述许多基片层以平行的关系形成并且包括许多互连的公用导电电极、许多微分导电电极；所述插入器还包括一般垂直于所述许多基片层形成的许多导电能量通路，所述许多导电能量通路提供至所述许多基片层中的一个或多个基片层的电连接并且在通电时接通系统电路的一部分；其中所述许多基片层构成许多能量调节组件。
13.如权利要求12所述的电路组件，其特征在于所述公用导电电极与所述微分导电电极的比率为3∶2。
14.如权利要求12所述的电路组件，其特征在于所述插入器还包括：用于同时调节差模和共模能量的装置；
用于将所述差模和共模能量解耦的装置；以及
用于部分地抑制来自所述插入器的内部产生的能量寄生现象的装置。
15.如权利要求12所述的电路组件，其特征在于所述插入器还包括用于同时阻止来自所述插入器的各能量部分的辐射、并且使所述插入器与外部电噪声隔离的装置。
16.如权利要求12所述的电路组件，其特征在于还包括用于同时使所述插入器调节组件与外部电噪声隔离、并且降低所述第一和第二微分导电电极之间的互感耦合的装置。
17.一种能量调节插入器组件，它包括：
各自具有至少两个贯穿其中的导电孔的至少一对微分导电电极；
各自具有至少两个贯穿其中的导电孔的至少三个公用导电电极；
其中每一个微分导电电极被上公用导电电极和下公用导电电极夹着；
其中每一个微分导电电极和每一个公用导电电极以一般平行叠加取向的方式设置在所述插入器中并且通过介质材料彼此电绝缘；以及
外导电侧面，它这样电连接到每一个所述公用导电电极，使得每一个所述微分导电电极被所述公用导电电极和所述外导电侧面屏蔽，穿过所述外导电侧面的、一般垂直于所述微分导电电极取向的各导电通路通过所述至少两个导电孔提供至外部电子电路的连接；
其中所述公用导电电极，所述外导电侧面以及所述至少一对微分电极构成许多能量调节组件。
18.如权利要求17所述的能量调节插入器组件，其特征在于：所述至少两个导电孔中的至少第一导电孔电连接到所述至少一对微分电极中的第一微分电极，其中所述至少两个导电孔中的至少第二导电孔电连接到所述至少一对微分电极中的第二微分电极。
19.如权利要求17所述的能量调节插入器组件，其特征在于：所述公用导电电极和所述微分电极各自包括至少三个贯穿其中的导电孔，其中所述至少三个导电孔中的至少第一导电孔电连接到所述至少一对微分电极中的第一微分电极，所述至少三个导电孔中的至少第二导电孔电连接到所述至少一对微分电极中的第二微分电极，所述至少三个导电孔中的至少第三导电孔电连接到每一个公用导电电极。
20.一种电路组件，它包括基本上如此处参考附图所描述的并且如附图所举例说明的插入器组件。
CN00813750A 1999-08-03 2000-08-03 具有电路结构的通用能量调节插入器 Pending CN1377516A (zh)

Applications Claiming Priority (20)

Application Number Priority Date Filing Date Title
US14698799P 1999-08-03 1999-08-03
US16503599P 1999-11-12 1999-11-12
US09/460,218 1999-12-13
US09/460,218 US6331926B1 (en) 1997-04-08 1999-12-13 Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package
US18010100P 2000-02-03 2000-02-03
US18532000P 2000-02-28 2000-02-28
US60/180,101 2000-02-28
US60/185,320 2000-02-28
US60/165,035 2000-02-28
US60/146,987 2000-02-28
US20032700P 2000-04-28 2000-04-28
US60/200,327 2000-04-28
US20386300P 2000-05-12 2000-05-12
US60/203,863 2000-05-12
US09/579,606 2000-05-26
US09/579,606 US6373673B1 (en) 1997-04-08 2000-05-26 Multi-functional energy conditioner
US09/594,447 US6636406B1 (en) 1997-04-08 2000-06-15 Universal multi-functional common conductive shield structure for electrical circuitry and energy conditioning
US09/594,447 2000-06-15
US21531400P 2000-06-30 2000-06-30
US60/215,314 2000-06-30

Publications (1)

Publication Number Publication Date
CN1377516A true CN1377516A (zh) 2002-10-30

Family

ID=27581066

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00813750A Pending CN1377516A (zh) 1999-08-03 2000-08-03 具有电路结构的通用能量调节插入器

Country Status (6)

Country Link
EP (1) EP1206825A4 (zh)
JP (1) JP2003506878A (zh)
CN (1) CN1377516A (zh)
AU (1) AU6619800A (zh)
IL (1) IL147848A0 (zh)
WO (1) WO2001010000A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7356050B2 (en) 2003-12-17 2008-04-08 Siemens Aktiengesellschaft System for transmission of data on a bus
US7630188B2 (en) 2005-03-01 2009-12-08 X2Y Attenuators, Llc Conditioner with coplanar conductors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142430A (en) * 1990-03-28 1992-08-25 Anthony Anthony A Power line filter and surge protection circuit components and circuits
JPH0536859A (ja) * 1991-07-26 1993-02-12 Matsushita Electric Ind Co Ltd 高周波伝送信号ライン
JPH0653075A (ja) * 1992-07-27 1994-02-25 Mitsubishi Materials Corp 平衡線路用積層セラミックコンデンサ
JP3265669B2 (ja) * 1993-01-19 2002-03-11 株式会社デンソー プリント基板
US5519632A (en) * 1993-04-05 1996-05-21 International Business Machines Corporation Automatic DCS routing for multilayer packages to minimize coupled noise
JPH07307412A (ja) * 1994-05-10 1995-11-21 Sumitomo Metal Ind Ltd バイパス用コンデンサ搭載積層パッケージ
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
JP3242817B2 (ja) * 1995-07-13 2001-12-25 三菱電機株式会社 マイクロ波回路装置
JP3426842B2 (ja) * 1996-04-16 2003-07-14 京セラ株式会社 高周波用電力増幅器
US5909350A (en) * 1997-04-08 1999-06-01 X2Y Attenuators, L.L.C. Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package
US5959829A (en) * 1998-02-18 1999-09-28 Maxwell Energy Products, Inc. Chip capacitor electromagnetic interference filter

Also Published As

Publication number Publication date
IL147848A0 (en) 2002-08-14
AU6619800A (en) 2001-02-19
JP2003506878A (ja) 2003-02-18
EP1206825A4 (en) 2004-03-17
WO2001010000A1 (en) 2001-02-08
EP1206825A1 (en) 2002-05-22

Similar Documents

Publication Publication Date Title
US8004812B2 (en) Energy conditioning circuit arrangement for integrated circuit
US9054094B2 (en) Energy conditioning circuit arrangement for integrated circuit
US7110227B2 (en) Universial energy conditioning interposer with circuit architecture
CN1468461A (zh) 用于电路能量调节的电极装置
US6636406B1 (en) Universal multi-functional common conductive shield structure for electrical circuitry and energy conditioning
CN1481603A (zh) 屏蔽汞齐和被屏蔽的能量路径及用于单个或多个带公共参考节点电路的其它元件
US6738249B1 (en) Universal energy conditioning interposer with circuit architecture
US6687108B1 (en) Passive electrostatic shielding structure for electrical circuitry and energy conditioning with outer partial shielded energy pathways
US11398770B1 (en) Delivering power to semiconductor loads
CN1276563C (zh) 能量调节器
CN1377516A (zh) 具有电路结构的通用能量调节插入器
CN1223107C (zh) 能量调节电路装置
US11336167B1 (en) Delivering power to semiconductor loads
CN1373922A (zh) 用于电路和能量调节的通用多功能公共导电屏蔽结构
US11830813B2 (en) Semiconductor devices including power connection lines
US8631706B2 (en) Noise suppressor for semiconductor packages
TWI226693B (en) BAG package and printed circuit board for supporting the package
KR100433321B1 (ko) 회로 구조를 갖춘 범용 에너지 조절 인터포저
CN1263360C (zh) 用于能量调节的装置
CN1783631A (zh) 多功能能量调节器
KR100449690B1 (ko) 전기 회로 및 에너지 컨디셔닝을 위한 만능 다기능 공통 도전성 차폐 구조
CN1849053A (zh) 用于能量调节的装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication