JP2003506878A - 回路アーキテクチャーを備えたユニバーサルエネルギー調整インターポーザー - Google Patents
回路アーキテクチャーを備えたユニバーサルエネルギー調整インターポーザーInfo
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Abstract
(57)【要約】
本発明は、単独又は組み合わせた単一又は複数の集積回路（４１００）チップのようなアクティブ電子要素と、取付サブストレート、サブストレートモジュール、プリント回路ボード、集積回路チップ、又は他のエネルギー利用負荷にサービスする導電性エネルギー電路を含みかつエネルギーソースにそしてそこからリードする他のサブストレートからなるエレメント間で相互接続するためのインターポーザーサブストレート（３１０）に関する。
Description
【０００１】
【発明の属する技術分野】 本出願は、２０００年６月１５日に出願された
係属中の出願シリアル番号０９／５７４，４４７の一部継続出願であり、当該係
属中の出願シリアル番号０９／５７４，４４７の出願は、２０００年５月２６日
に出願された係属中の出願シリアル番号０９／５７９，６０６の一部継続出願で
あり、当該係属中のシリアル番号０９／５７９，６０６の出願は、１９９９年１
２月１３日に出願された係属中のシリアル番号０９／０４６，２１８の一部継続
出願であり、当該係属中の出願シリアル番号０９／０４６，２１８の出願は、１
９９８年４月７日に出願されたシリアル番号０９／０５６，３７９の継続出願で
、今では米国特許第６，０１８，４４８として公表されている。当該米国特許第
６，０１８，４４８は、１９９８年１月１９日に出願されたシリアル番号０９／
００８，７６９の一部継続出願であり、当該シリアル番号０９／００８，７６９
の一部継続出願は、１９９７年４月８日に出願されたシリアル番号０８／８４１
，９４０の一部継続出願で、今では米国特許第５，９０９，３５０として公表さ
れている。
係属中の出願シリアル番号０９／５７４，４４７の一部継続出願であり、当該係
属中の出願シリアル番号０９／５７４，４４７の出願は、２０００年５月２６日
に出願された係属中の出願シリアル番号０９／５７９，６０６の一部継続出願で
あり、当該係属中のシリアル番号０９／５７９，６０６の出願は、１９９９年１
２月１３日に出願された係属中のシリアル番号０９／０４６，２１８の一部継続
出願であり、当該係属中の出願シリアル番号０９／０４６，２１８の出願は、１
９９８年４月７日に出願されたシリアル番号０９／０５６，３７９の継続出願で
、今では米国特許第６，０１８，４４８として公表されている。当該米国特許第
６，０１８，４４８は、１９９８年１月１９日に出願されたシリアル番号０９／
００８，７６９の一部継続出願であり、当該シリアル番号０９／００８，７６９
の一部継続出願は、１９９７年４月８日に出願されたシリアル番号０８／８４１
，９４０の一部継続出願で、今では米国特許第５，９０９，３５０として公表さ
れている。
【０００２】
また本出願は、１９９９年８月３日に出願された米国仮出願番号６０／１４６
，９８７、１９９９年１１月１２日に出願された米国仮出願番号６０／１６５，
０３５、２０００年２月３日に出願された米国仮出願番号６０／１８０，１０１
、２０００年２月２８日に出願された米国仮出願番号６０／１８５，３２０、２
０００年４月２８日に出願された米国仮出願番号６０／２００，３２７、２００
０年５月１２日に出願された米国仮出願番号６０／２０３，８６３、及び２００
０年６月３０日に出願された米国仮出願番号６０／２１５，３１４の利益を要求
している。
，９８７、１９９９年１１月１２日に出願された米国仮出願番号６０／１６５，
０３５、２０００年２月３日に出願された米国仮出願番号６０／１８０，１０１
、２０００年２月２８日に出願された米国仮出願番号６０／１８５，３２０、２
０００年４月２８日に出願された米国仮出願番号６０／２００，３２７、２００
０年５月１２日に出願された米国仮出願番号６０／２０３，８６３、及び２００
０年６月３０日に出願された米国仮出願番号６０／２１５，３１４の利益を要求
している。
【０００３】
本発明は、同時に、シールドし、そして寄せ集められ付勢された導電性電路間
に、例えば動作の非結合の如くスムースなエネルギーの伝達を容認する、共通的
に分けられ中央に配置された導電性電路又は電極を備えたエネルギーとＥＭＩと
の調整及び保護のための導電性電路を有する多層ユニバーサル多機能共通導電性
シールド構造を備えた回路インターポーザー（ｃｉｒｃｕｉｔ ｉｎｔｅｒｐｏ
ｓｅｒ）に関するものである。
に、例えば動作の非結合の如くスムースなエネルギーの伝達を容認する、共通的
に分けられ中央に配置された導電性電路又は電極を備えたエネルギーとＥＭＩと
の調整及び保護のための導電性電路を有する多層ユニバーサル多機能共通導電性
シールド構造を備えた回路インターポーザー（ｃｉｒｃｕｉｔ ｉｎｔｅｒｐｏ
ｓｅｒ）に関するものである。
【０００４】
本発明は、集積回路（ＩＣ）デバイスのパッキング又は直接マウントされたＩ
Ｃモジュールに関するので、エネルギー調整のためのものであり、更には、ＩＣ
とそれらのコンポーネントのパッキング及び／又は外部エネルギー回路結合物又
はエネルギー源とエネルギー利用負荷との行き来を導くエネルギー電路を包含し
た他の回路基板との間の相互連結媒体として、エネルギー利用集積回路チップを
、プリント回路基板、（ＩＣ）デバイスのパッキング又は直接マウントされたＩ
Ｃモジュールに相互に連結するためのものである。
Ｃモジュールに関するので、エネルギー調整のためのものであり、更には、ＩＣ
とそれらのコンポーネントのパッキング及び／又は外部エネルギー回路結合物又
はエネルギー源とエネルギー利用負荷との行き来を導くエネルギー電路を包含し
た他の回路基板との間の相互連結媒体として、エネルギー利用集積回路チップを
、プリント回路基板、（ＩＣ）デバイスのパッキング又は直接マウントされたＩ
Ｃモジュールに相互に連結するためのものである。
【０００５】
本発明は更に、組をなすか隣り合っている導電性電路又は電極を、お互いに関
して調和が取れた仕方ではあるがそれぞれ正反対に同調又は付勢された仕方でそ
れぞれ動作することを許す。本発明は、回路内に置かれそして付勢されたとき、
供給源とエネルギー利用負荷との間で明らかに同一かバランスされた電圧供給が
維持されている間、ＥＭＩフィルタやサージ保護のような形でエネルギー調整を
提供する。
して調和が取れた仕方ではあるがそれぞれ正反対に同調又は付勢された仕方でそ
れぞれ動作することを許す。本発明は、回路内に置かれそして付勢されたとき、
供給源とエネルギー利用負荷との間で明らかに同一かバランスされた電圧供給が
維持されている間、ＥＭＩフィルタやサージ保護のような形でエネルギー調整を
提供する。
【０００６】
本発明のいろいろな実施態様はまた、本発明が回路内で受動的に動作している
とき、混乱に陥れるエネルギーの寄生振動をその回路システムに引き起こすこと
なくＳＳＯ（同時切換え動作）状態の中で連続してバランスを維持している間、
バイパス、分離、エネルギーの貯蔵を含むエネルギー調整機能を同時に果たし、
そして効果的に提供することができる。
とき、混乱に陥れるエネルギーの寄生振動をその回路システムに引き起こすこと
なくＳＳＯ（同時切換え動作）状態の中で連続してバランスを維持している間、
バイパス、分離、エネルギーの貯蔵を含むエネルギー調整機能を同時に果たし、
そして効果的に提供することができる。
【０００７】
インターポーザー構造は、シングル又はマルチチップモジュール（ＳＭＣｓ又
はＭＣＭｓ）の製造工程で、１以上の集積回路チップ（ＩＣｓ）をプリント回路
基板、ディスクリートＩＣの電気的パッケージ或いは他の回路基板に電気的接続
するために使用され得る。インターポーザーは、例えばＩＣのように、エネルギ
ー源とエネルギー利用負荷との間に配置の平静な内部インターポーザー導電性電
路に沿って伝わるいろいろな形のエネルギー調整を提供する。インターポーザー
は、ＩＣチップとＰＣ基板間、そして望まれるならば、インターポーザーそれ自
身にマウントされた異なった能動コンポーネントチップ間のエネルギー電路を提
供することができる。
はＭＣＭｓ）の製造工程で、１以上の集積回路チップ（ＩＣｓ）をプリント回路
基板、ディスクリートＩＣの電気的パッケージ或いは他の回路基板に電気的接続
するために使用され得る。インターポーザーは、例えばＩＣのように、エネルギ
ー源とエネルギー利用負荷との間に配置の平静な内部インターポーザー導電性電
路に沿って伝わるいろいろな形のエネルギー調整を提供する。インターポーザー
は、ＩＣチップとＰＣ基板間、そして望まれるならば、インターポーザーそれ自
身にマウントされた異なった能動コンポーネントチップ間のエネルギー電路を提
供することができる。
【０００８】
マルチチップモジュール（ＭＣＭｓ）におけるＩＣチップの相互連結やパッキ
ングに対する従来からの取組での主な不利益点は、伝統的なマルチチップモジュ
ールで用いられている回路基板が薄いことに起因し、比較的ハイインピーダンス
を有するＩＣチップにエネルギーを供給するという結果になることである。これ
は望ましくないノイズ、エネルギーロスそして過剰の熱エネルギー生成となる。
これらの問題は当を得ており、インターポーザー回路基板を介し電路に沿ってエ
ネルギーを発送又は伝送するとき、システムの完全性確保にとって危険である。
ングに対する従来からの取組での主な不利益点は、伝統的なマルチチップモジュ
ールで用いられている回路基板が薄いことに起因し、比較的ハイインピーダンス
を有するＩＣチップにエネルギーを供給するという結果になることである。これ
は望ましくないノイズ、エネルギーロスそして過剰の熱エネルギー生成となる。
これらの問題は当を得ており、インターポーザー回路基板を介し電路に沿ってエ
ネルギーを発送又は伝送するとき、システムの完全性確保にとって危険である。
【０００９】
電気システムは、この１０年にわたて製品寿命サイクルが短くなってきている
。たった２年前に作られたシステムは、同じ出願の三又は四世代の変形に対して
時代遅れと考えることができる。従って、システムは、これらに組み込まれる受
動電子コンポーネントや回路構成を極めて急速に発展させる必要がある。しかし
ながら、受動的電子コンポーネントの発展は歩調をそろえていない。コンピュー
タ或いは他の電子システムの成果は、その最も遅い能動素子の動作周波数によっ
て典型的に制約されている。
。たった２年前に作られたシステムは、同じ出願の三又は四世代の変形に対して
時代遅れと考えることができる。従って、システムは、これらに組み込まれる受
動電子コンポーネントや回路構成を極めて急速に発展させる必要がある。しかし
ながら、受動的電子コンポーネントの発展は歩調をそろえていない。コンピュー
タ或いは他の電子システムの成果は、その最も遅い能動素子の動作周波数によっ
て典型的に制約されている。
【００１０】
これらの素子は、最近まで、マイクロプロセッサや全システム中の特別の機能
と計算を制御するメモリコンポーネントであった。それにもかかわらず、新しい
マイクロプロセッサ、メモリコンポーネント及びそのデータの出現で、焦点が変
わった。強化された処理エネルギーとスピードとをもって低製品価格でシステム
ユーザに提供する産業に強烈な圧力が掛かっている。この環境の下で引き起こさ
れたＥＭＩはまた、国際的な放出及び／又は敏感な要求に出会うと排斥されるか
軽視されるに違いない。
と計算を制御するメモリコンポーネントであった。それにもかかわらず、新しい
マイクロプロセッサ、メモリコンポーネント及びそのデータの出現で、焦点が変
わった。強化された処理エネルギーとスピードとをもって低製品価格でシステム
ユーザに提供する産業に強烈な圧力が掛かっている。この環境の下で引き起こさ
れたＥＭＩはまた、国際的な放出及び／又は敏感な要求に出会うと排斥されるか
軽視されるに違いない。
【００１１】
プロセッサの動作周波数（スピード）は今や超高速ＲＡＭ（ランダム・アクセ
ス・メモリ）アーキテクチャの発展とその態勢の完備との調和にかかっている。
これらの躍進のおかげで、能動コンポーネントの総合体系の動作周波数（スピー
ド）が１ＧＨｚ台以上に増大した。しかしながら、この同じ時期に、能動コンポ
ーネントの技術はこれらの新たな躍進に追いつけず、構成や遂行においてわずか
な変化をもたらしたにしかすぎなかった。受動コンポーネントの設計におけるこ
れらの進歩及び変化とは、主にコンポーネントサイズの小型化、ディスクリート
コンポーネントの電極層形成のわずかな変更、電気絶縁物の発見、そしてデバイ
ス製造技術或いは製品生産サイクル時間を短縮させる製造費用の変更に焦点を合
わせていた。
ス・メモリ）アーキテクチャの発展とその態勢の完備との調和にかかっている。
これらの躍進のおかげで、能動コンポーネントの総合体系の動作周波数（スピー
ド）が１ＧＨｚ台以上に増大した。しかしながら、この同じ時期に、能動コンポ
ーネントの技術はこれらの新たな躍進に追いつけず、構成や遂行においてわずか
な変化をもたらしたにしかすぎなかった。受動コンポーネントの設計におけるこ
れらの進歩及び変化とは、主にコンポーネントサイズの小型化、ディスクリート
コンポーネントの電極層形成のわずかな変更、電気絶縁物の発見、そしてデバイ
ス製造技術或いは製品生産サイクル時間を短縮させる製造費用の変更に焦点を合
わせていた。
【００１２】
加えて、これらの高周波数では、電気的な相補性要素又は付勢されたシステム
内で調和しバランスして電気的にも磁気的にも同時に作動する要素として、エネ
ルギー電路は寄せ集められるか組み合わせられるのが通常である。先行技術のコ
ンポーネントで伝送エネルギーを調整するラインへの努力はＥＭＩ、ＲＦＩそし
て容量性や誘導性寄生振動という形の妨害レベルを増加させた。これらの増加は
、アンバランスと、妨害を作りだし或いは妨害を結合電気回路構成の中に誘導す
る受動コンポーネントの遂行不足とによるところが或る程度ある。
内で調和しバランスして電気的にも磁気的にも同時に作動する要素として、エネ
ルギー電路は寄せ集められるか組み合わせられるのが通常である。先行技術のコ
ンポーネントで伝送エネルギーを調整するラインへの努力はＥＭＩ、ＲＦＩそし
て容量性や誘導性寄生振動という形の妨害レベルを増加させた。これらの増加は
、アンバランスと、妨害を作りだし或いは妨害を結合電気回路構成の中に誘導す
る受動コンポーネントの遂行不足とによるところが或る程度ある。
【００１３】
この問題は受動コンポーネントに焦点を当てた新たな産業を生み出した。とこ
ろがわずか数年前は、能動コンポーネントによって作りだされた供給源や、たと
えば共通基準、すなわちグランドパスの両側にある電圧の不平衡、供給源サージ
又は人間からの不要電圧の過渡応答、或いは他の電磁波発生器の条件からの妨害
に焦点が主に当たっていた。
ろがわずか数年前は、能動コンポーネントによって作りだされた供給源や、たと
えば共通基準、すなわちグランドパスの両側にある電圧の不平衡、供給源サージ
又は人間からの不要電圧の過渡応答、或いは他の電磁波発生器の条件からの妨害
に焦点が主に当たっていた。
【００１４】
高動作スピードでは、ＥＭＩはまた電気回路の電路自体から発生しうることが
あり、ＥＭＩからシールドすることが望ましい。特異共通モードのノイズエネル
ギーが発生し、そしてケーブルに沿うと共にその周囲や、回路板の導体路やほと
んどの高速伝送ライン或いはバスライン電路に沿って往復する。多くの場合、こ
れらの臨界エネルギー伝導体の内の１以上は、アンテナとして振る舞うことがで
き、それ故、これらの伝導体から放射されるエネルギーの場を生成することで問
題をさらに大きく悪化させる。
あり、ＥＭＩからシールドすることが望ましい。特異共通モードのノイズエネル
ギーが発生し、そしてケーブルに沿うと共にその周囲や、回路板の導体路やほと
んどの高速伝送ライン或いはバスライン電路に沿って往復する。多くの場合、こ
れらの臨界エネルギー伝導体の内の１以上は、アンテナとして振る舞うことがで
き、それ故、これらの伝導体から放射されるエネルギーの場を生成することで問
題をさらに大きく悪化させる。
【００１５】
ＥＭＩ妨害の他の源は、活性シリコン部品の動作、すなわちスイッチ動作をす
るとき活性シリコンコンポーネントから発生する。ＳＳＯのようなこれらの問題
は、回路崩壊のよく知られた原因である。他の問題は、シールドされていないこ
とと、電気回路に或いはその上に思いのまま接続し、高周波の重大な妨害を発生
させる寄生振動エネルギーとを含む。
るとき活性シリコンコンポーネントから発生する。ＳＳＯのようなこれらの問題
は、回路崩壊のよく知られた原因である。他の問題は、シールドされていないこ
とと、電気回路に或いはその上に思いのまま接続し、高周波の重大な妨害を発生
させる寄生振動エネルギーとを含む。
【００１６】
出願人によって、２０００年４月２８日に出願された米国特許出願０９／５６
１，２８３と２０００年５月２６日に出願された米国特許出願０９／５７９，６
０６、そして２０００年４月２８日に出願された米国仮出願番号６０／２００，
３２７、２０００年５月１２日に出願された米国仮出願番号６０／２０３，８６
３、及び２０００年６月３０日に出願された米国仮出願番号６０／２１５，３１
４の米国特許出願と一緒に２０００年６月１５日に出願された米国特許出願０９
／５９４，４４７は、ファミリーのディスクリートの多機能エネルギー調整器へ
のたゆまぬ改良を述べている。これらの多機能エネルギー調整器は、共通的に分
けられ中央に配置された、付勢されエネルギー伝送導電性電路を含み対をなす導
電性電路電極と同時に相互作用が可能な構造の導電性電路電極を有している。こ
れらのエネルギー伝送導電性電路は、それぞれに関して正反対に同調し又は充電
された仕方で動作でき、物理的なシールドによってそれぞれから分離されている
。
１，２８３と２０００年５月２６日に出願された米国特許出願０９／５７９，６
０６、そして２０００年４月２８日に出願された米国仮出願番号６０／２００，
３２７、２０００年５月１２日に出願された米国仮出願番号６０／２０３，８６
３、及び２０００年６月３０日に出願された米国仮出願番号６０／２１５，３１
４の米国特許出願と一緒に２０００年６月１５日に出願された米国特許出願０９
／５９４，４４７は、ファミリーのディスクリートの多機能エネルギー調整器へ
のたゆまぬ改良を述べている。これらの多機能エネルギー調整器は、共通的に分
けられ中央に配置された、付勢されエネルギー伝送導電性電路を含み対をなす導
電性電路電極と同時に相互作用が可能な構造の導電性電路電極を有している。こ
れらのエネルギー伝送導電性電路は、それぞれに関して正反対に同調し又は充電
された仕方で動作でき、物理的なシールドによってそれぞれから分離されている
。
【発明が解決しようとする課題】 前述の事項を根拠に、一つの完全な実施例
に同時に生じる他の多くの機能と同様、エネルギー調整を考慮する構造の一部と
して共通的なそして中央に配置された導電性電路又は電極を分けているエネルギ
ー導電性電路を含んだ層状多機能共通導電性シールド構造を使用の、製造された
介在回路接続デバイスを提供する要求が見い出された。
に同時に生じる他の多くの機能と同様、エネルギー調整を考慮する構造の一部と
して共通的なそして中央に配置された導電性電路又は電極を分けているエネルギ
ー導電性電路を含んだ層状多機能共通導電性シールド構造を使用の、製造された
介在回路接続デバイスを提供する要求が見い出された。
【００１７】
本発明はまた、その構造の一部として共通的に分けられ中央に配置された導電
性電路又は電極を有する少なくとも一つの実施例又は実施例の変形を有している
。
性電路又は電極を有する少なくとも一つの実施例又は実施例の変形を有している
。
【００１８】
本発明はまた、寄せ集められそして付勢された、実施例の要素とは無縁の電路
によってもたらせられる導電性電路間で生じるところの予め定められ同時に起こ
るエネルギー相互作用を許すことにより、能動チップ構造に加え新規の構造内で
内部伝送エネルギーの部分に自然的と電気的とが同時に起こるシールドを提供す
る。
によってもたらせられる導電性電路間で生じるところの予め定められ同時に起こ
るエネルギー相互作用を許すことにより、能動チップ構造に加え新規の構造内で
内部伝送エネルギーの部分に自然的と電気的とが同時に起こるシールドを提供す
る。
【００１９】
本出願は、このコンセプトを拡張し、解決を助け或いは上述したような工業的
問題や障害を低減させるところの回路保護や調整でコストの効果的なシステムを
提供する一つの個々のユニットで、いろいろな先行技術デバイスの多種多様なデ
ィスクリートバージョンに取って代わる導電性電路具備の多層ユニバーサル多機
能共通シールド構造を備えた新しい回路インターポーザーを、更に開示する。
問題や障害を低減させるところの回路保護や調整でコストの効果的なシステムを
提供する一つの個々のユニットで、いろいろな先行技術デバイスの多種多様なデ
ィスクリートバージョンに取って代わる導電性電路具備の多層ユニバーサル多機
能共通シールド構造を備えた新しい回路インターポーザーを、更に開示する。
【００２０】
したがって、５〜６百ＭＨｚ以上の低インピダンスエネルギー配布の解決法は
、ディスクリートの分離キャパシタよりずっと有効な本発明と一致する薄い絶縁
エネルギー平面技術にある。
、ディスクリートの分離キャパシタよりずっと有効な本発明と一致する薄い絶縁
エネルギー平面技術にある。
【００２１】
本発明の目的は、能動部品コンポーネントやその回路構成のそれと同じ部分の
ために、一定の識別できる電位を同時に維持している間、動作中のシステム負荷
のエネルギーを分離することを提供することである。
ために、一定の識別できる電位を同時に維持している間、動作中のシステム負荷
のエネルギーを分離することを提供することである。
【００２２】
本発明の目的は、発明の影響のため生じることになった電気路に流れる、特異
共通モードの電流に起因した望ましくない電磁放射を最小又は抑制することであ
る。
共通モードの電流に起因した望ましくない電磁放射を最小又は抑制することであ
る。
【００２３】
本発明の目的は、多種多様な多層の実施例の提供と、回路構成に取り込まれ付
勢されたとき、同時に起きるラインの調整機能と保護とが記述のとおりできる特
殊な物理的特性によって制限されることなしに、多数の絶縁材料を利用すること
である。
勢されたとき、同時に起きるラインの調整機能と保護とが記述のとおりできる特
殊な物理的特性によって制限されることなしに、多数の絶縁材料を利用すること
である。
【００２４】
本発明の目的は、負荷に対する供給源及び／又は供給源に対する負荷の分離、
特異モード及び共通モードのＥＭＩフィルタ、容量性や誘導性寄生振動のような
或るエネルギーの抑制と追放、その上に導電性領域又は電路を使用したとき、こ
れらの説明された可能性をなし遂げる統合された一実施例でのサージ保護とを同
時に含むが、制限されない先行技術のデバイスで出合ったことのない問題や制限
を解決する能力をユーザに提供することである。
特異モード及び共通モードのＥＭＩフィルタ、容量性や誘導性寄生振動のような
或るエネルギーの抑制と追放、その上に導電性領域又は電路を使用したとき、こ
れらの説明された可能性をなし遂げる統合された一実施例でのサージ保護とを同
時に含むが、制限されない先行技術のデバイスで出合ったことのない問題や制限
を解決する能力をユーザに提供することである。
【００２５】
本発明の目的は、独創的に作られた発明とは無縁で配列された導電性領域を、
何も無しに又は１つ以上の外部の導電性アタッチメントを用いて利用し易くする
ことである。導電性領域−缶への外部接続は、電気システム回路構成の保護を提
供する本発明の実施例の手助けとなる。
何も無しに又は１つ以上の外部の導電性アタッチメントを用いて利用し易くする
ことである。導電性領域−缶への外部接続は、電気システム回路構成の保護を提
供する本発明の実施例の手助けとなる。
【００２６】
本発明の目的は、作られたとき、特別の形、形状、又は創作されることができ
るがここで示された実施例に制限されない本発明の多数の可能な実施例のための
大きさに対し本発明を制限することのない、独自の電極材料及び／又は独自の絶
縁材料構成物で使用するための、物理的に統合されたシールドの封じ込め導電性
電極アーキテクチャーを提供することである。
るがここで示された実施例に制限されない本発明の多数の可能な実施例のための
大きさに対し本発明を制限することのない、独自の電極材料及び／又は独自の絶
縁材料構成物で使用するための、物理的に統合されたシールドの封じ込め導電性
電極アーキテクチャーを提供することである。
【００２７】
本発明の目的は、回路構成部分に明らかに一定の電位を提供することである。
【００２８】
本発明の他の目的は、標準的な製造工程を使用し、普通に見られる絶縁性や導
電性材料又は導電性を持ってつくられた、供給源からエネルギー利用負荷へエネ
ルギー伝送のための不変で妨害されることのない導電性電路を同時に維持する間
、実施例内の電気電路間の厳しい容量性、誘導性及び抵抗性許容範囲に達する材
料でできている実施例を提供することである。
電性材料又は導電性を持ってつくられた、供給源からエネルギー利用負荷へエネ
ルギー伝送のための不変で妨害されることのない導電性電路を同時に維持する間
、実施例内の電気電路間の厳しい容量性、誘導性及び抵抗性許容範囲に達する材
料でできている実施例を提供することである。
【００２９】
本発明の他の目的は、エネルギー源やエネルギー利用負荷のエネルギーコンジ
ットの間の回路構成に付着されたとき、エネルギー源とエネルギー利用負荷とに
対し、そして回路基準ノード又は低回路インピーダンスの電路としてのアースに
対し、インターポーザー内で実質的に平行な導電性電路の備付けと維持とによっ
て、回路インピーダンスを低くする手段を提供することである。
ットの間の回路構成に付着されたとき、エネルギー源とエネルギー利用負荷とに
対し、そして回路基準ノード又は低回路インピーダンスの電路としてのアースに
対し、インターポーザー内で実質的に平行な導電性電路の備付けと維持とによっ
て、回路インピーダンスを低くする手段を提供することである。
【００３０】
最後に本発明の他の目的は、対をなす電気電路又は電気導体の対或いはグルー
プを、互いに関して、普通に取り付けられた導電性電極板又は電路によって部分
的に包囲された領域又は空間に極めて接近して結合させ、そして外部の導体又は
電路を別々或いは共通導電性電路或いは同じ実施例内に配置されている電極板に
選択して接続することをユーザに選ばせる実施例を提供することである。
プを、互いに関して、普通に取り付けられた導電性電極板又は電路によって部分
的に包囲された領域又は空間に極めて接近して結合させ、そして外部の導体又は
電路を別々或いは共通導電性電路或いは同じ実施例内に配置されている電極板に
選択して接続することをユーザに選ばせる実施例を提供することである。
【００３１】
【課題を解決するための手段】 本発明の範囲内で、エネルギーとＥＭＩの調
整及び保護のための、回路アーキテクチャを備えたユニバーサルエネルギー調整
インターポーザーのユニバーサル性と広く広がった出願を証明するために、本発
明の目的と利益とを上に補いまとめあげられた多数の脚色や形態が、また開示さ
れている。
整及び保護のための、回路アーキテクチャを備えたユニバーサルエネルギー調整
インターポーザーのユニバーサル性と広く広がった出願を証明するために、本発
明の目的と利益とを上に補いまとめあげられた多数の脚色や形態が、また開示さ
れている。
【００３２】
ここで使用されているように、頭字用語“ＵＥＣＩＣＡ”は、本発明の特許請
求の範囲内でエネルギー、ＥＭＩ調整及び保護のための回路アーキテクチャを備
えたユニバーサルエネルギー調整インターポーザーを意味するのに使用され、そ
してあらゆるタイプのデバイスのディスクリートバージョンについて言及してい
る。
求の範囲内でエネルギー、ＥＭＩ調整及び保護のための回路アーキテクチャを備
えたユニバーサルエネルギー調整インターポーザーを意味するのに使用され、そ
してあらゆるタイプのデバイスのディスクリートバージョンについて言及してい
る。
【００３３】
更にここで使用さてれているように、“物理的収束又は接合のために予め定め
られた領域又は空間”という言葉の頭字用語の“ＡＯＣ”は、一緒に作られた発
明要素の物理的な限界として定義される。非付勢と付勢は、ＵＥＣＩＣＡのディ
スクリート又は非ディスクリートバージョンのいずれかの“ＡＯＣ”内で電子が
行動し、そしてバランスされた方法で予め定められた限界外の領域へ及び／又は
から伝送している範囲又は程度と定義される。
られた領域又は空間”という言葉の頭字用語の“ＡＯＣ”は、一緒に作られた発
明要素の物理的な限界として定義される。非付勢と付勢は、ＵＥＣＩＣＡのディ
スクリート又は非ディスクリートバージョンのいずれかの“ＡＯＣ”内で電子が
行動し、そしてバランスされた方法で予め定められた限界外の領域へ及び／又は
から伝送している範囲又は程度と定義される。
【００３４】
出願人による、１９９８年１月１９日に出願のシリアル番号０９／００８，７
６９の一部継続出願である米国特許番号６，０１８，４４８、１９９７年４月８
日に出願のシリアル番号０８／８４１，９４０の一部継続出願の、今では公表の
米国特許番号６，０９７，５８１、今では公表の米国特許番号５，９０９，３５
０と２０００年４月２８日に出願の米国特許出願番号０９／５６１，２８３、２
０００年５月２６日に出願の米国特許出願番号０９／５７９，６０６及び２００
０年６月３０日に出願の米国仮出願番号６０／２１５，３１４と一緒に２０００
年６月１５日に出願の米国特許出願番号０９／５７４，４４７は、一連のディス
クリート的多機能エネルギー調整や多機能エネルギー調整シールド構造に対する
継続的改良を述べており、そしてここでは参照で組み入れられている。
６９の一部継続出願である米国特許番号６，０１８，４４８、１９９７年４月８
日に出願のシリアル番号０８／８４１，９４０の一部継続出願の、今では公表の
米国特許番号６，０９７，５８１、今では公表の米国特許番号５，９０９，３５
０と２０００年４月２８日に出願の米国特許出願番号０９／５６１，２８３、２
０００年５月２６日に出願の米国特許出願番号０９／５７９，６０６及び２００
０年６月３０日に出願の米国仮出願番号６０／２１５，３１４と一緒に２０００
年６月１５日に出願の米国特許出願番号０９／５７４，４４７は、一連のディス
クリート的多機能エネルギー調整や多機能エネルギー調整シールド構造に対する
継続的改良を述べており、そしてここでは参照で組み入れられている。
【００３５】
新しいＵＥＣＩＣＡは、いろいろな構造内で層状をなし又は積み重ねられて、
電気的に導電性、電気的に半導電性及び非導電性絶縁独自材料の組み合わせとし
て始まる。これらの層はシテスム内に配置され付勢されたとき、独特な回路を構
成するために組み合わされる。本発明の実施例は、ここで‘エネルギー導電性電
路’を意味するものとして、ある時又は別な時に総て言及されることができる導
電性隙間を満たし又は満たさないで、共通導電性電路電極、特異に同調させられ
た伝導体、デポジット、プレート、ＶＩＳのグループを構成する電気的に導電性
、電気的に半導電性及び非導電性材料の層を含むことができる。
電気的に導電性、電気的に半導電性及び非導電性絶縁独自材料の組み合わせとし
て始まる。これらの層はシテスム内に配置され付勢されたとき、独特な回路を構
成するために組み合わされる。本発明の実施例は、ここで‘エネルギー導電性電
路’を意味するものとして、ある時又は別な時に総て言及されることができる導
電性隙間を満たし又は満たさないで、共通導電性電路電極、特異に同調させられ
た伝導体、デポジット、プレート、ＶＩＳのグループを構成する電気的に導電性
、電気的に半導電性及び非導電性材料の層を含むことができる。
【００３６】
ここで語句“共通導電性”は、ほとんどの場合、同等物と位相が１８０度反対
で電磁的に機能する電気的に反対に付勢された回路の同一物と組み合わされて一
組とされる他の電路については、通常書かれているように特異導電性電路と対立
するものとしての低インピーダンスの共通エネルギー電路として、一つの導電性
構造に一緒に総て加え得るエネルギー電路と同じ概念を意味している。
で電磁的に機能する電気的に反対に付勢された回路の同一物と組み合わされて一
組とされる他の電路については、通常書かれているように特異導電性電路と対立
するものとしての低インピーダンスの共通エネルギー電路として、一つの導電性
構造に一緒に総て加え得るエネルギー電路と同じ概念を意味している。
【００３７】
絶縁性、非絶縁性そして半導電性媒体又は材料はまた、単純な絶縁体、非電路
又は単純な誘電体として言及される。いくつかのこれらのエレメントは、互いに
ついてそして予め定められた組み合わせ又は、導電性電路と、予め定められ又は
製造された構造の中に作られた層とのいろいろな組み合わせをまた含むことがで
きる類似のエレメントについて、一般的に平行な関係になるようにして配置され
る。本発明の他のエレメントは互いについて一般的に平行な関係になるようにし
て配置されるか、同じ発明の他のエレメントは一般的に垂直な関係になるように
して配置されるだろう。
又は単純な誘電体として言及される。いくつかのこれらのエレメントは、互いに
ついてそして予め定められた組み合わせ又は、導電性電路と、予め定められ又は
製造された構造の中に作られた層とのいろいろな組み合わせをまた含むことがで
きる類似のエレメントについて、一般的に平行な関係になるようにして配置され
る。本発明の他のエレメントは互いについて一般的に平行な関係になるようにし
て配置されるか、同じ発明の他のエレメントは一般的に垂直な関係になるように
して配置されるだろう。
【００３８】
予め定められた配置は、本発明を製造する際、たった今説明した多くのエレメ
ント、例えば絶縁層、多電極導電性電路、シールド、シート、ラミネート又はデ
ポジットを、同じ材料で全く同じに構成された本発明内の他の物理的構造に関し
て、位置が重なっている、部分的に重なっている、そして全く重なっていないの
混ぜ合わされた位置と共に組み合わせるために使用されるが、しかし予め定めら
れた方法でより大きな電気的システムの中で最終的に付勢する間ともに、固有タ
イプのこれらの同じエレメント、例えばＶＩＡｓ、絶縁層、多電極導電性電路、
シールド、シート、ラミネート又はデポジットを結合する、予め定められた相対
的位置の最終製造結果次第によって達成される。
ント、例えば絶縁層、多電極導電性電路、シールド、シート、ラミネート又はデ
ポジットを、同じ材料で全く同じに構成された本発明内の他の物理的構造に関し
て、位置が重なっている、部分的に重なっている、そして全く重なっていないの
混ぜ合わされた位置と共に組み合わせるために使用されるが、しかし予め定めら
れた方法でより大きな電気的システムの中で最終的に付勢する間ともに、固有タ
イプのこれらの同じエレメント、例えばＶＩＡｓ、絶縁層、多電極導電性電路、
シールド、シート、ラミネート又はデポジットを結合する、予め定められた相対
的位置の最終製造結果次第によって達成される。
【００３９】
他の導電性エネルギー電路は、交差でき、たった今述べた色々な層を横切るこ
とができ、一般的に非平行或いはこれらの同じグループの層に関して垂直でさえ
可能である。導電性又は非導電性空間が、エネルギー調整の色々な程度と機能と
を本発明のＡＯＣへ又はＡＯＣから変化する導電性エネルギーの一部分に生じる
ことを許す方法で、色々なグループの層や交差する垂直電路に配置され得る。
とができ、一般的に非平行或いはこれらの同じグループの層に関して垂直でさえ
可能である。導電性又は非導電性空間が、エネルギー調整の色々な程度と機能と
を本発明のＡＯＣへ又はＡＯＣから変化する導電性エネルギーの一部分に生じる
ことを許す方法で、色々なグループの層や交差する垂直電路に配置され得る。
【００４０】
叙述された本発明のあらゆる実施例及び叙述されなかった本発明の実施例に関
しては、製造されそして回路内に配置されて付勢された後、本発明の電気的調整
機能の希望した度合いが幾らか又はほとんど全部がまだ維持されている間、選択
され、本発明を構成する最後のものの中に結合される数多くて広範囲の可能性の
ある材料を結合するため、そのようなときに選択行為をするに至った製造者を出
願人は注意深く観察する。
しては、製造されそして回路内に配置されて付勢された後、本発明の電気的調整
機能の希望した度合いが幾らか又はほとんど全部がまだ維持されている間、選択
され、本発明を構成する最後のものの中に結合される数多くて広範囲の可能性の
ある材料を結合するため、そのようなときに選択行為をするに至った製造者を出
願人は注意深く観察する。
【００４１】
本発明の合成のための材料は、効果的な製造技術と互換性がある材料エレメン
トが１以上の層からなり、いかなる絶縁体材料に対しても制限されることはない
。これらの材料は例えば、シリコン、ゲルマニウム、ガリウム−砒素化合物のよ
うな半導体材料であり、また半絶縁体か絶縁体材料及び類似物ではあるが特別な
絶縁定数Ｋを持つどのような材料に制限されるものではない。
トが１以上の層からなり、いかなる絶縁体材料に対しても制限されることはない
。これらの材料は例えば、シリコン、ゲルマニウム、ガリウム−砒素化合物のよ
うな半導体材料であり、また半絶縁体か絶縁体材料及び類似物ではあるが特別な
絶縁定数Ｋを持つどのような材料に制限されるものではない。
【００４２】
だから、同様に、本発明は可能性のあるいかなる導電性材料、例えば磁石、ニ
ッケルベースの材料、ＭＯＶタイプの材料、フェライト材料に制限されず、マイ
ラフィルム又はブリント回路基板材料のような導電性材料のための導電性電路を
作り得るいかなる材質と製造工程に制限されず、また例えば、制限されないが、
ドープされたポリシリコン、焼結された多結晶体、金属又はポリシリコン硅酸塩
、ポリシリコン硅化物のような導電性領域を作り得るいかなる材質又は製造工程
に制限されものではない。
ッケルベースの材料、ＭＯＶタイプの材料、フェライト材料に制限されず、マイ
ラフィルム又はブリント回路基板材料のような導電性材料のための導電性電路を
作り得るいかなる材質と製造工程に制限されず、また例えば、制限されないが、
ドープされたポリシリコン、焼結された多結晶体、金属又はポリシリコン硅酸塩
、ポリシリコン硅化物のような導電性領域を作り得るいかなる材質又は製造工程
に制限されものではない。
【００４３】
構造がある層の配置はＩＣパッケージだけに限られることはないが、インター
ポーザーとして製造されたとき又は製造された後、エネルギー調整、分離とを同
時に行うため、したがってエネルギーの電気的伝送を所望の電気的な形状又は形
に修正する手助けのため、それは色々な電気的パッケージ、他の回路基板、基板
、電気装置、電気的システム又は他の電気的サブシステムと合体され、適合され
、埋められ、埋め込まれ、また挿入されることができる。
ポーザーとして製造されたとき又は製造された後、エネルギー調整、分離とを同
時に行うため、したがってエネルギーの電気的伝送を所望の電気的な形状又は形
に修正する手助けのため、それは色々な電気的パッケージ、他の回路基板、基板
、電気装置、電気的システム又は他の電気的サブシステムと合体され、適合され
、埋められ、埋め込まれ、また挿入されることができる。
【００４４】
他の実施例は、供給源から負荷へそしてその帰還で伝送されたエネルギー調整
のために記述された多くの利益を得るために積み重ねられた追加回路構成に加え
、能動及び受動の両方のコンポーネントを含む可能性のあるシステム又はサブシ
ステムの電気的な舞台として役立つことができる。幾つかの先行技術のインター
ポーザーは、誘電体又は絶縁材料との間にある色々な導電性電路又は層を修理又
は軽くたたくために、ＶＩＡｓで予め定められた層状形状を既に利用している。
のために記述された多くの利益を得るために積み重ねられた追加回路構成に加え
、能動及び受動の両方のコンポーネントを含む可能性のあるシステム又はサブシ
ステムの電気的な舞台として役立つことができる。幾つかの先行技術のインター
ポーザーは、誘電体又は絶縁材料との間にある色々な導電性電路又は層を修理又
は軽くたたくために、ＶＩＡｓで予め定められた層状形状を既に利用している。
【００４５】
本発明はまた、その構造の一部として共通的に分けられ中央に配置された導電
性電路又は電極を有する少なくとも一つの実施例又は実施例の変形を有している
。
性電路又は電極を有する少なくとも一つの実施例又は実施例の変形を有している
。
【００４６】
本発明はまた、寄せ集められそして付勢された、実施例の要素とは無縁の電路
によってもたらせられる導電性電路間で生じるところの予め定められ同時に起こ
るエネルギー相互作用を許すことにより、能動チップ構造に加え新規の構造内で
内部伝送エネルギーの部分に物理的と電気的とが同時に起こるシールドを提供す
る。
によってもたらせられる導電性電路間で生じるところの予め定められ同時に起こ
るエネルギー相互作用を許すことにより、能動チップ構造に加え新規の構造内で
内部伝送エネルギーの部分に物理的と電気的とが同時に起こるシールドを提供す
る。
【００４７】
現存の先行技術のディスクリートの分離キャパシタは、約５００ＭＨｚでその
効果を消失する。例えば、０６０３サイズのキャパシタの取り付けインダクタン
スは、およそ３００ｐＨにまで減少してしまう。キャパシタの内部インダクタン
スが２００ｐＨと仮定して、これは全部で５００ｐＨとして扱い、５００ＭＨｚ
で１．５７Ωに一致する。したがって、電流ディスクリートキャパシタは効果が
ない。いろいろな値の直列共振周波数を持つ多数のコンポーネント及び５００Ｍ
Ｈｚの低インピダンス向けに駆動する低ＥＳＲキャパシタに使用することはでき
るが、５００ｐＨ ＥＳＬで５００ＭＨｚを獲得するよう要求されているキャパ
シタはおよそ２００ｐＨである。現在の基板材料（ＦＲ−４，４ミルの誘電体）
は、平方インチ毎に１個以上のディスクリートキャパシタを必要とするエネルギ
ー平面平方インチ当たり２２５ｐＦを得る。通常多数のディスクリート受動コン
ポーネントの構造を含むいろいろなインターポーザーは、付勢された回路システ
ムにおいてそれらの存在で付加的な断絶を今度は作り出す電気的バランス不足を
回路内に提供する。
効果を消失する。例えば、０６０３サイズのキャパシタの取り付けインダクタン
スは、およそ３００ｐＨにまで減少してしまう。キャパシタの内部インダクタン
スが２００ｐＨと仮定して、これは全部で５００ｐＨとして扱い、５００ＭＨｚ
で１．５７Ωに一致する。したがって、電流ディスクリートキャパシタは効果が
ない。いろいろな値の直列共振周波数を持つ多数のコンポーネント及び５００Ｍ
Ｈｚの低インピダンス向けに駆動する低ＥＳＲキャパシタに使用することはでき
るが、５００ｐＨ ＥＳＬで５００ＭＨｚを獲得するよう要求されているキャパ
シタはおよそ２００ｐＨである。現在の基板材料（ＦＲ−４，４ミルの誘電体）
は、平方インチ毎に１個以上のディスクリートキャパシタを必要とするエネルギ
ー平面平方インチ当たり２２５ｐＦを得る。通常多数のディスクリート受動コン
ポーネントの構造を含むいろいろなインターポーザーは、付勢された回路システ
ムにおいてそれらの存在で付加的な断絶を今度は作り出す電気的バランス不足を
回路内に提供する。
【００４８】
ＰＣＢ又は他のパッケージ接続に対し直接的なＩＣチップアタッチメント形状
のための色々な相互連結舞台や手順を利用するときの優れた接近方法は、単一の
実施例を利用しているエネルギー電路又は電極平面から低インピーダンスを提供
することである。もし低インピーダンスエネルギー面が低インピーダンス分離キ
ャパシタンスとつながらないなら、インターポーザー又はＰＣＢに多くのディス
クリートの低インピーダンス分離キャパシタンスを用いるのは実用的ではない。
のための色々な相互連結舞台や手順を利用するときの優れた接近方法は、単一の
実施例を利用しているエネルギー電路又は電極平面から低インピーダンスを提供
することである。もし低インピーダンスエネルギー面が低インピーダンス分離キ
ャパシタンスとつながらないなら、インターポーザー又はＰＣＢに多くのディス
クリートの低インピーダンス分離キャパシタンスを用いるのは実用的ではない。
【００４９】
本出願は、このコンセプトを拡張し、解決を助け或いは単純で極めて有効的に
上述したような工業的問題や障害を低減させるところの、出願人が新規でユニバ
ーサル性のあるシステムの回路保護や調整と信じているものの、コストが効果的
で単一コンポーネント実施例の変形を提供する一つの個々のユニットで、いろい
ろな先行技術デバイスの多種多様なディスクリートバージョンに取って代わる導
電性電路具備の多層ユニバーサル多機能共通シールド構造を備えた新しい回路イ
ンターポーザーを、更に開示する。
上述したような工業的問題や障害を低減させるところの、出願人が新規でユニバ
ーサル性のあるシステムの回路保護や調整と信じているものの、コストが効果的
で単一コンポーネント実施例の変形を提供する一つの個々のユニットで、いろい
ろな先行技術デバイスの多種多様なディスクリートバージョンに取って代わる導
電性電路具備の多層ユニバーサル多機能共通シールド構造を備えた新しい回路イ
ンターポーザーを、更に開示する。
【００５０】
したがって、５〜６百ＭＨｚ以上の低インピダンスエネルギー配布の解決法は
、多数のディスクリートの分離キャパシタよりずっと有効な本発明と一致する薄
い絶縁エネルギー平面技術にある。
、多数のディスクリートの分離キャパシタよりずっと有効な本発明と一致する薄
い絶縁エネルギー平面技術にある。
【００５１】
そのため、本発明の目的はまた、回路内に伝送エネルギーの一部分を利用して
いる単一又は多数のユニットの能動コンポーネントへ完璧なエネルギー配送プロ
トコルを維持している間、単一のディスクリートキャパシタコンポーネント又は
複合受動調整ネットワークと比較されたとき、広い周波数帯域を超えて効果的に
動作することである。理想を言えば、本発明はその応用面の潜在力ではユニバー
サルであり、そして予め定められ寄せ集められエレメントのいろいろな実施例を
利用することによって、効果的な発明は１ＧＨｚを超えた周波数で動作する装置
で有効に仕事をなし遂げ続ける。
いる単一又は多数のユニットの能動コンポーネントへ完璧なエネルギー配送プロ
トコルを維持している間、単一のディスクリートキャパシタコンポーネント又は
複合受動調整ネットワークと比較されたとき、広い周波数帯域を超えて効果的に
動作することである。理想を言えば、本発明はその応用面の潜在力ではユニバー
サルであり、そして予め定められ寄せ集められエレメントのいろいろな実施例を
利用することによって、効果的な発明は１ＧＨｚを超えた周波数で動作する装置
で有効に仕事をなし遂げ続ける。
【００５２】
電磁妨害エネルギーを伝えるためには２つの場が要求され、それは電界と磁界
である。電界は２つ又はそれ以上の点の間の特異電圧を介しエネルギーを回路に
結び付ける。空間の電界の変化が磁界を生じさせる。磁束の時間変化は磁界を生
じさせる。結果として単なる電気的又は磁気的に時間の変化がある場は互いに独
立して存在することはできない。
である。電界は２つ又はそれ以上の点の間の特異電圧を介しエネルギーを回路に
結び付ける。空間の電界の変化が磁界を生じさせる。磁束の時間変化は磁界を生
じさせる。結果として単なる電気的又は磁気的に時間の変化がある場は互いに独
立して存在することはできない。
【００５３】
マックスウェルの第一方程式はガウスの法則に基づく発散の法則として知られ
ている。この方程式は静電界“Ｅ−界”を作り、そして２つの境界、導電性と非
導電性との間で最もよく観察される電荷の累積に利用のガウスの法則の中で言及
されているこの境界状態の行動が、静電シールドとして振る舞う導電性封じ込め
（又はファラデーの籠と呼ばれる）を引き起こす。
ている。この方程式は静電界“Ｅ−界”を作り、そして２つの境界、導電性と非
導電性との間で最もよく観察される電荷の累積に利用のガウスの法則の中で言及
されているこの境界状態の行動が、静電シールドとして振る舞う導電性封じ込め
（又はファラデーの籠と呼ばれる）を引き起こす。
【００５４】
発明が築き上げられたとき、特別の製造手順や回路内に配置されそして付勢さ
れたとき最終製品の振る舞い根拠をここで述べた技術を利用した、予め定められ
た設計行為の結果として、予め定められた境界又は端に、電荷は発明の内部に配
置された導電性境界の内側に保持されることができる。
れたとき最終製品の振る舞い根拠をここで述べた技術を利用した、予め定められ
た設計行為の結果として、予め定められた境界又は端に、電荷は発明の内部に配
置された導電性境界の内側に保持されることができる。
【００５５】
発明内の電路の内部導電性境界の予め定められた境界又は端の外側に存在する
電荷はまた、同一の導電性電路を離そうと試みるまさしく同じ内部に発生の場か
ら追放される。
電荷はまた、同一の導電性電路を離そうと試みるまさしく同じ内部に発生の場か
ら追放される。
【００５６】
マックスウェルの第二方程式は磁荷（単一磁極はない）はなく、ただ電荷があ
るだけであると説明する。電荷は陽極性か陰極性のいずれかである。磁場は電流
や場の行動を介して作り出される。電流と場“Ｅ−界”は源が点として発生する
。磁場は付勢された導電性電路に沿い占有された場を発生させる電流付近に閉ル
ープを形成する。マックスウェルの第三方程式は、ファラデーの誘導法則とも呼
ばれるが、閉ループ回路内を移動し電流を生み出す磁場“Ｈ−界”を説明する。
第三方程式は磁場の変化から電界の生成を説明する。
るだけであると説明する。電荷は陽極性か陰極性のいずれかである。磁場は電流
や場の行動を介して作り出される。電流と場“Ｅ−界”は源が点として発生する
。磁場は付勢された導電性電路に沿い占有された場を発生させる電流付近に閉ル
ープを形成する。マックスウェルの第三方程式は、ファラデーの誘導法則とも呼
ばれるが、閉ループ回路内を移動し電流を生み出す磁場“Ｈ−界”を説明する。
第三方程式は磁場の変化から電界の生成を説明する。
【００５７】
磁場はトランスや巻線、例えば電気モータや発電機や類似物に広く見られる。
マックスウェルの第三及び第四方程式はともに、対をなす電磁界がいかにして光
の速さで伝播（放射）するかを説明する。この方程式はまた、磁気シールドの有
効性を予言し非磁気シールドの有効性を予言さえできる“表皮効果”の概念を説
明している。
マックスウェルの第三及び第四方程式はともに、対をなす電磁界がいかにして光
の速さで伝播（放射）するかを説明する。この方程式はまた、磁気シールドの有
効性を予言し非磁気シールドの有効性を予言さえできる“表皮効果”の概念を説
明している。
【００５８】
今日の電子学では通常２種類のグランドが見られる。地球は等電位面ではない
。それ故アースグランド電位は変動が可能である。加えて、アースは回路の帰還
伝導体としての使用に対し導電性ではない他の電気的属性を有している。しかし
ながら回路は衝撃的な危険に対する保護として、アースグランドに頻繁に接続さ
れる。他の種類のグランド又は共通の導電性電路、すなわち回路共通導電性電路
は、回路内の根拠なく選ばれた基準ノードであり、その点に対して回路内の他の
ノード電圧が測定される。
。それ故アースグランド電位は変動が可能である。加えて、アースは回路の帰還
伝導体としての使用に対し導電性ではない他の電気的属性を有している。しかし
ながら回路は衝撃的な危険に対する保護として、アースグランドに頻繁に接続さ
れる。他の種類のグランド又は共通の導電性電路、すなわち回路共通導電性電路
は、回路内の根拠なく選ばれた基準ノードであり、その点に対して回路内の他の
ノード電圧が測定される。
【００５９】
回路内総ての共通導電性電路ポイントは、ＰＢＣ、キャリア又はＩＣパッケー
ジについて外部のグランドされたトレースにまで行くには及ばないが、内部の共
通導電性電路にまで間接的に頼られることができる。これは、どんな形状が新し
い発明のＡＯＣ内に生み出されたエネルギーの一部分の最小インピーダンスを持
った最小電路をもたらすかという点でそれ自身を完成するために、それぞれの回
路ループに回路の自由度を残しておく。それは最小インピーダンスの電路が主に
誘導性であることろの周波数のために巧く働くことができる。
ジについて外部のグランドされたトレースにまで行くには及ばないが、内部の共
通導電性電路にまで間接的に頼られることができる。これは、どんな形状が新し
い発明のＡＯＣ内に生み出されたエネルギーの一部分の最小インピーダンスを持
った最小電路をもたらすかという点でそれ自身を完成するために、それぞれの回
路ループに回路の自由度を残しておく。それは最小インピーダンスの電路が主に
誘導性であることろの周波数のために巧く働くことができる。
【００６０】
たった今上記で述べたようなグランドすることに関し、発明内で生じる少なく
とも３つのシールド機能がある。第一は特異的な導電性電路のサイズとの関連で
共通導電性電路のサイズによって、そして付勢された静電抑制又は、時々容量性
結合として他の間で言及される、シールドされた特異電路に逆に結び付けようと
することから、含まれた特異電路に対しては斬新とはいえない外部寄生振動を防
ぐと同様に、挟まれた特異伝導体から生じる最小限の寄生振動によってなし遂げ
られた特異導電性電路の物理的シールドである。
とも３つのシールド機能がある。第一は特異的な導電性電路のサイズとの関連で
共通導電性電路のサイズによって、そして付勢された静電抑制又は、時々容量性
結合として他の間で言及される、シールドされた特異電路に逆に結び付けようと
することから、含まれた特異電路に対しては斬新とはいえない外部寄生振動を防
ぐと同様に、挟まれた特異伝導体から生じる最小限の寄生振動によってなし遂げ
られた特異導電性電路の物理的シールドである。
【００６１】
容量性結合は電界（“Ｅ”）結合として知られており、このシールド機能は主
に電界寄生振動に対する静電的なシールドとなる。特異導電性電路から生じる相
互又は浮遊キャパシタンスのため、妨害する伝送エネルギーの移動を含む容量性
結合は新奇な発明において除去されている。本発明は、正反対に位相を合わせた
伝導体をほとんど完全に、静電又はファラデー効果をもたらすとともに層の形成
位置と垂直と水平との両者（混ぜ合わせ）の予め定められた層の位置をもって、
ファラデー籠状シールド構造（‘ＦＣＬＳ’）内に覆うことにより阻止している
。
に電界寄生振動に対する静電的なシールドとなる。特異導電性電路から生じる相
互又は浮遊キャパシタンスのため、妨害する伝送エネルギーの移動を含む容量性
結合は新奇な発明において除去されている。本発明は、正反対に位相を合わせた
伝導体をほとんど完全に、静電又はファラデー効果をもたらすとともに層の形成
位置と垂直と水平との両者（混ぜ合わせ）の予め定められた層の位置をもって、
ファラデー籠状シールド構造（‘ＦＣＬＳ’）内に覆うことにより阻止している
。
【００６２】
他の先行技術デバイスにおいて、もしシールドの集中性が１００％でないなら
、シールド対回路のキャパシタンスが、フィードバックや混信エレメントとして
行動を起こすよりもむしろ伝送エネルギーの基準共通導電性電路に届くようにす
るために、シールド行動は通常グランドされる。しかしながら本発明は、内部伝
送エネルギー基準共通導電性電路を使用することができ、またこのためにデバイ
ス内のイメージグランドを使用することができる。デバイスのＦＣＬＳは、特異
導電性電路伝導体それぞれの幾分かの浮遊キャパシタンス間に配置されている共
通導電性電路層を賦課することにより、電位的にノイズ的な伝導体と被害者の伝
導体間の内部的かつ外部的（ＡＯＣに関して）容量性結合を抑制し防げるため使
用される。
、シールド対回路のキャパシタンスが、フィードバックや混信エレメントとして
行動を起こすよりもむしろ伝送エネルギーの基準共通導電性電路に届くようにす
るために、シールド行動は通常グランドされる。しかしながら本発明は、内部伝
送エネルギー基準共通導電性電路を使用することができ、またこのためにデバイ
ス内のイメージグランドを使用することができる。デバイスのＦＣＬＳは、特異
導電性電路伝導体それぞれの幾分かの浮遊キャパシタンス間に配置されている共
通導電性電路層を賦課することにより、電位的にノイズ的な伝導体と被害者の伝
導体間の内部的かつ外部的（ＡＯＣに関して）容量性結合を抑制し防げるため使
用される。
【００６３】
第二は、誘導性エネルギー結合に対して用いられ、そして相互誘導性相殺又は
分離し向かい合っている導電性電路に沿った伝送エネルギーの一部分を最小限化
することでも知られている導電性配置シールド技術の機能である。
分離し向かい合っている導電性電路に沿った伝送エネルギーの一部分を最小限化
することでも知られている導電性配置シールド技術の機能である。
【００６４】
最後は、ＲＦ雑音の物理的シールド機能である。誘導性結合は磁界（“Ｈ”）
結合であり、そのためこのシールド機能は、磁気シールドに対するシールドとな
り、そしてこのシールドは相互相殺又は最小限化を介してデバイス内で生じる。
ＲＦシールドは、あらゆる種類の電磁界に対する古典的な“金属バリア”であり
、ほとんどの人達が信じているシールドのものである。誘導性ピックアッップに
対対する回路防衛について２つの見解がある。１つの見解はそれらの源で攻 撃
場を最小限化を促進するために電流ループの領域を最小限化することによってな
される。他の見解は犠牲回路のループ領域を最小限化することによって犠牲回路
の誘導導性ピックアップを最小限化することである。だからレンツの法則から、
誘導性電圧はこの領域に正比例する。
結合であり、そのためこのシールド機能は、磁気シールドに対するシールドとな
り、そしてこのシールドは相互相殺又は最小限化を介してデバイス内で生じる。
ＲＦシールドは、あらゆる種類の電磁界に対する古典的な“金属バリア”であり
、ほとんどの人達が信じているシールドのものである。誘導性ピックアッップに
対対する回路防衛について２つの見解がある。１つの見解はそれらの源で攻 撃
場を最小限化を促進するために電流ループの領域を最小限化することによってな
される。他の見解は犠牲回路のループ領域を最小限化することによって犠牲回路
の誘導導性ピックアップを最小限化することである。だからレンツの法則から、
誘導性電圧はこの領域に正比例する。
【００６５】
従って、２つの見解は、実際には同じ協同的な行動、つまり電流ループの領域
を最小限化することを含む。言葉を替えて言えば、回路の攻撃性の最小限化は、
本来備わっているその影響のされやすさを最小限化する。容量性結合に対するシ
ールドは、回路の電流ループの規模の制御以外のなにものをも意味しない。回路
のＲＦ電流は、バイパスと分離に加えて信号とエネルギーとの分配ネットワーク
を直接述べている。
を最小限化することを含む。言葉を替えて言えば、回路の攻撃性の最小限化は、
本来備わっているその影響のされやすさを最小限化する。容量性結合に対するシ
ールドは、回路の電流ループの規模の制御以外のなにものをも意味しない。回路
のＲＦ電流は、バイパスと分離に加えて信号とエネルギーとの分配ネットワーク
を直接述べている。
【００６６】
ＲＦ電流は、結局クロックや他のディジタル信号の調波として生成される。信
号及び伝送エネルギー分配ネットワークは、ＲＦ帰還電流のためのループ領域を
最小限化するためできる限り小さくしなければならない。バイパスと分離は、自
明なこととしてＲＦ帰還電流のための大きなループ領域を有する伝送エネルギー
分配ネットワークを介して生じるにちがいない電流溝を述べている。加えてそれ
はまた減少されなければならいループ領域、すなわち伝送ラインと過剰な駆動電
圧を異常に含むことによって作られる電界を述べている。
号及び伝送エネルギー分配ネットワークは、ＲＦ帰還電流のためのループ領域を
最小限化するためできる限り小さくしなければならない。バイパスと分離は、自
明なこととしてＲＦ帰還電流のための大きなループ領域を有する伝送エネルギー
分配ネットワークを介して生じるにちがいない電流溝を述べている。加えてそれ
はまた減少されなければならいループ領域、すなわち伝送ラインと過剰な駆動電
圧を異常に含むことによって作られる電界を述べている。
【００６７】
多くの電流ループが含まれたとき、ループ領域を最小限化する最善策は、共通
導電性電路層を使用することである。ＲＦシーリングの背後にある思考は、時間
が変化するＥＭＩの場が電流をシールド材料内に誘導するということである。ア
センブリの構造内のいかなる材料や誘電体を利用する自由によってこの拘束が打
破される。さらに形式上、吸収ロス、再放射ロス又は反射ロスと一般的に言われ
るロスは、更に制御されることができる。
導電性電路層を使用することである。ＲＦシーリングの背後にある思考は、時間
が変化するＥＭＩの場が電流をシールド材料内に誘導するということである。ア
センブリの構造内のいかなる材料や誘電体を利用する自由によってこの拘束が打
破される。さらに形式上、吸収ロス、再放射ロス又は反射ロスと一般的に言われ
るロスは、更に制御されることができる。
【００６８】
共通導電性電路は、回路の総ての電流ループにとって帰還伝導体として役立つ
べき伝導表面である。本発明は、インターポーザーとエネルギーが条件となって
いる能動チップとの間の物理的に困難な又は最小限化されたエネルギーループを
提供するために伝導体を使用している開き口のない挟みだけの間に配置された離
れた内部共通導電性電路としてのその共通導電性シールドを利用する。
べき伝導表面である。本発明は、インターポーザーとエネルギーが条件となって
いる能動チップとの間の物理的に困難な又は最小限化されたエネルギーループを
提供するために伝導体を使用している開き口のない挟みだけの間に配置された離
れた内部共通導電性電路としてのその共通導電性シールドを利用する。
【００６９】
穴の貫通、すなわち共通導電性電路を所有する構造は、電流ループの最小限化
に関する限りアセンブリの穴なしエレメントと同様に巧く働く。電流ループ総て
にとって最低ループ領域に共に達成する鍵は、共通導電性電路電流を、コンポー
ネントの共通導電性電路領域エレメントの全領域付近で、できる限り自分で分配
させるということである。
に関する限りアセンブリの穴なしエレメントと同様に巧く働く。電流ループ総て
にとって最低ループ領域に共に達成する鍵は、共通導電性電路電流を、コンポー
ネントの共通導電性電路領域エレメントの全領域付近で、できる限り自分で分配
させるということである。
【００７０】
１つの中央に集められ分けられた共通導電性電路又は領域で構成された籠状構
造を有する予め定められた導電性電路電極を取り囲むことにより、この共通電路
又は領域は、回路電圧の０基準共通導電性電路となり、そして今述べたサンドイ
ッチ状の中央に集められ分けられた共通導電性電路又は領域の各反対側に順番に
それぞれ配置された少なくとも２つの正反対に同調され又は電位を有する導電性
構造物の間に存在する。
造を有する予め定められた導電性電路電極を取り囲むことにより、この共通電路
又は領域は、回路電圧の０基準共通導電性電路となり、そして今述べたサンドイ
ッチ状の中央に集められ分けられた共通導電性電路又は領域の各反対側に順番に
それぞれ配置された少なくとも２つの正反対に同調され又は電位を有する導電性
構造物の間に存在する。
【００７１】
２つの追加共通導電性電路の付加は、たった今述べた様な２つの特異的に付勢
された電路を今までほとんど完全に覆いかつ電界と磁界、浮遊キャパシタンス、
浮遊インダクタンス、寄生振動を抑制し又は最小限化し、そして正反対にチャー
ジされ同調された隣接又は接している、いろいろに配置された伝送エネルギー電
路の電界の相殺又は最小限化を考慮する付勢機能をおおいに仕上げる１つのタイ
プの形状である、電気的に普通の構造物の中に前もって明らかにされた５つの共
通導電性電路に加えられることができる。
された電路を今までほとんど完全に覆いかつ電界と磁界、浮遊キャパシタンス、
浮遊インダクタンス、寄生振動を抑制し又は最小限化し、そして正反対にチャー
ジされ同調された隣接又は接している、いろいろに配置された伝送エネルギー電
路の電界の相殺又は最小限化を考慮する付勢機能をおおいに仕上げる１つのタイ
プの形状である、電気的に普通の構造物の中に前もって明らかにされた５つの共
通導電性電路に加えられることができる。
【００７２】
７層インターポーザーの水平層工程のための最終ステップにおいて、２つの追
加共通電路は、前に説明した様に最初の５層を挟む。例えば本発明で作られるＳ
ＣＭ又はＭＣＭは、互いに対し又大きなＳＣＭやＭＣＭ製造業者によって今使用
されているグランド配列に対し、いろいろな３番目の共通導電性電路を利用する
ことができる。
加共通電路は、前に説明した様に最初の５層を挟む。例えば本発明で作られるＳ
ＣＭ又はＭＣＭは、互いに対し又大きなＳＣＭやＭＣＭ製造業者によって今使用
されているグランド配列に対し、いろいろな３番目の共通導電性電路を利用する
ことができる。
【００７３】
本発明において、発明内の一部分の伝送エネルギー用供給路と、同種の一部分
の伝送エネルギー用帰路は、ミクロンの距離だけそして通常ただわずかに共通導
電性電路と幾分かの予め定められた誘電体だけ離される。そのような形状は抑制
又は最小限化のために許されており、そして磁界中に存在しこの非常にちっぽけ
な電流ループによって生み出される回路エネルギーの一部分を最小限化又は相殺
する。向かい合っているがシールドされた特異導電性電路の非常に有効なインダ
クタンスの相互相殺又は最小限化を維持することは、最小磁束の残留を生み出し
、そして本発明のエレメントの内部のいずれのところでも、誘導性結合にとって
最低限影響されやすいことを意味する。
の伝送エネルギー用帰路は、ミクロンの距離だけそして通常ただわずかに共通導
電性電路と幾分かの予め定められた誘電体だけ離される。そのような形状は抑制
又は最小限化のために許されており、そして磁界中に存在しこの非常にちっぽけ
な電流ループによって生み出される回路エネルギーの一部分を最小限化又は相殺
する。向かい合っているがシールドされた特異導電性電路の非常に有効なインダ
クタンスの相互相殺又は最小限化を維持することは、最小磁束の残留を生み出し
、そして本発明のエレメントの内部のいずれのところでも、誘導性結合にとって
最低限影響されやすいことを意味する。
【００７４】
新しい発明は静電的にシールドされたトランスをまねている。トランスはまた
コモンモード（ＣＭ）の絶縁を提供するために広く利用されている。これらのデ
バイスはエネルギーを伝達しようとする試みにおいて１次巻線と２次巻線とを磁
気的につなぐため、それらの入力と交差する特異モードの伝達（ＤＭ）に依存し
ている。結果として１次巻線と交差するＣＭ電圧は拒絶される。
コモンモード（ＣＭ）の絶縁を提供するために広く利用されている。これらのデ
バイスはエネルギーを伝達しようとする試みにおいて１次巻線と２次巻線とを磁
気的につなぐため、それらの入力と交差する特異モードの伝達（ＤＭ）に依存し
ている。結果として１次巻線と交差するＣＭ電圧は拒絶される。
【００７５】
トランスの製造に固有の１つの欠点は、１次と２次との巻線間の伝送エネルギ
ー源キャパシタンスである。回路の周波数が増加するとき、容量性結合はそのよ
うになる。回路絶縁は今は譲歩される。もし寄生振動キャパシタンスが充分に存
在するなら、高周波ＲＦエネルギー（高速過渡現象、ＥＳ、ライティング等）は
トランスを通り抜けることができ、そしてこの伝達事象を受けた絶縁ギャップの
他の側の回路に予期せぬ結果を引き起こす。トランスのタイプや用途次第だが、
シールドは１次と２次との巻線間の容量性結合に対し防禦するよう設計される。
ー源キャパシタンスである。回路の周波数が増加するとき、容量性結合はそのよ
うになる。回路絶縁は今は譲歩される。もし寄生振動キャパシタンスが充分に存
在するなら、高周波ＲＦエネルギー（高速過渡現象、ＥＳ、ライティング等）は
トランスを通り抜けることができ、そしてこの伝達事象を受けた絶縁ギャップの
他の側の回路に予期せぬ結果を引き起こす。トランスのタイプや用途次第だが、
シールドは１次と２次との巻線間の容量性結合に対し防禦するよう設計される。
【００７６】
新しい発明はまた、エネルギートランス又はエネルギー伝達の点でトランスの
働きに似ており、新しいデバイスは寄生振動や類似物を制御するために物理的シ
ールドだけでなく有効に利用し、またそれは新しい予期しない方法の効果的な機
能に対して、その層の配置、層の接続、そして外部回路構成との外部組み合わせ
に利用する。
働きに似ており、新しいデバイスは寄生振動や類似物を制御するために物理的シ
ールドだけでなく有効に利用し、またそれは新しい予期しない方法の効果的な機
能に対して、その層の配置、層の接続、そして外部回路構成との外部組み合わせ
に利用する。
【００７７】
もしシステムがＡＣラインの過渡現象で混乱しているなら、このタイプの機能
は修理するだろう。先行技術において、このタイプの用途で有効である。シール
ドは外部の共通導電性電路と接続されていなければならない。しかしながら新し
い発明はこの原理のほうを用意する。
は修理するだろう。先行技術において、このタイプの用途で有効である。シール
ドは外部の共通導電性電路と接続されていなければならない。しかしながら新し
い発明はこの原理のほうを用意する。
【００７８】
発明によって利用されるような受動アーキテクチャは、電気システムにおいて
見つけられることができる両タイプのエネルギー場を調整又は最小限にするため
に作られることができる。本発明は１つのタイプの場を他のタイプの場以上に調
整するために必ずしも作られる必要はないが、しかし１つのエネルギー場につい
て他のものを超えてそのように特別の調整ができ得る実施例を作るために異なっ
たタイプの材料が付加され又は利用され得ることが注意深く観察される。
見つけられることができる両タイプのエネルギー場を調整又は最小限にするため
に作られることができる。本発明は１つのタイプの場を他のタイプの場以上に調
整するために必ずしも作られる必要はないが、しかし１つのエネルギー場につい
て他のものを超えてそのように特別の調整ができ得る実施例を作るために異なっ
たタイプの材料が付加され又は利用され得ることが注意深く観察される。
【００７９】
発明において、アセンブリの受動コンポーネントエレメントがある側の水平周
辺に接続を設けることにより、又受動エレメントを介し、選択的に合成或いは結
合されていないこれらのＶＩＡＳ及び／または伝導的に満たされた垂直な開き口
の配置を設けることにより、伝送エネルギー伝達の通過に対して、まるでそれら
がフィルタのような効果をもたらすデバイスとなったかの如き感を生じさせる。
辺に接続を設けることにより、又受動エレメントを介し、選択的に合成或いは結
合されていないこれらのＶＩＡＳ及び／または伝導的に満たされた垂直な開き口
の配置を設けることにより、伝送エネルギー伝達の通過に対して、まるでそれら
がフィルタのような効果をもたらすデバイスとなったかの如き感を生じさせる。
【００８０】
発明の利用は、特異に動作する回路構成内への配置が許され、そして等しくか
つバランスされた電気的な方法でデバイス内の各対をなすエネルギー電路間に分
けられ配置されている、或る発明ユニットでほぼ電気的にバランスされそして実
質的に等しいキャパシタンス、インダクタンス及び抵抗の公差を提供するであろ
う。発明の製造公差又は発明内の内部で見い出される共通に分けられた中央導電
性電路間の電路バランスは、共通で非導電性材料、誘電体又は導電性材料の利用
を用いてさえ、工場で本発明を製造中に作り出されたレベルで維持され、それら
はディスクリートのユニットの間で広くそして一般的に特徴付けられている。
つバランスされた電気的な方法でデバイス内の各対をなすエネルギー電路間に分
けられ配置されている、或る発明ユニットでほぼ電気的にバランスされそして実
質的に等しいキャパシタンス、インダクタンス及び抵抗の公差を提供するであろ
う。発明の製造公差又は発明内の内部で見い出される共通に分けられた中央導電
性電路間の電路バランスは、共通で非導電性材料、誘電体又は導電性材料の利用
を用いてさえ、工場で本発明を製造中に作り出されたレベルで維持され、それら
はディスクリートのユニットの間で広くそして一般的に特徴付けられている。
【００８１】
かくして明細書に記述されているように製造されたとき、５％の公差で製造さ
れる発明はまた、付勢さたシステムに配置されたとき、本発明における単一又は
複数の対をなすエネルギー電路間で相関関係にある５％の電気的な公差を有する
。これは変形が少なく、付勢された対をなす電路又は特異エネルギー電路間で適
度のバランスが獲得されるようなアーキテクチャの最小構造の本質により、比較
的安価な材料を利用することができることを意味する。
れる発明はまた、付勢さたシステムに配置されたとき、本発明における単一又は
複数の対をなすエネルギー電路間で相関関係にある５％の電気的な公差を有する
。これは変形が少なく、付勢された対をなす電路又は特異エネルギー電路間で適
度のバランスが獲得されるようなアーキテクチャの最小構造の本質により、比較
的安価な材料を利用することができることを意味する。
【００８２】
高価で一般的な利用がない、特殊な誘電体材料は、全回路内で構成される材料
に同質の１つでバランスされるエレメントを使用する機会を発明のユーザに与え
ると同様に、２つのシステム導電性電路間のエネルギーバランスを維持しようと
するこころみにおいて、多くの繊細なバイパス及び／又は分離動作で、もはや必
要とされない。新しい発明は対又は複数個の対をなす本発明のエネルギー電路間
又は特異導電性電路間に配置されることができるが、本発明をまた構成する共通
伝性電路は、３番目の導電性電路又は望まれるなら本発明の内部のあらゆる共通
伝性電路のエレメントと共通であり、外部の導電性領域とも共通である電路と接
続されることができる。
に同質の１つでバランスされるエレメントを使用する機会を発明のユーザに与え
ると同様に、２つのシステム導電性電路間のエネルギーバランスを維持しようと
するこころみにおいて、多くの繊細なバイパス及び／又は分離動作で、もはや必
要とされない。新しい発明は対又は複数個の対をなす本発明のエネルギー電路間
又は特異導電性電路間に配置されることができるが、本発明をまた構成する共通
伝性電路は、３番目の導電性電路又は望まれるなら本発明の内部のあらゆる共通
伝性電路のエレメントと共通であり、外部の導電性領域とも共通である電路と接
続されることができる。
【００８３】
本発明は、特異電極が実施例のシールド構造内に覆われ、そして導電性電極の
それぞれを取り囲んでいる覆われた封じ込め領域から逃れようとする、ほとんど
すべて内部で発生の容量性又はエネルギー寄生振動から自由であるようなバイパ
ス、エネルギー、エネルギーライン分離、エネルギー貯蔵を含む、エネルギー調
整機能を提供する。同時にシールド構造は、物理的シールド及び、共通導電性構
造と、その技術について知られた一般的な手段で内部又は外部に配置された導電
性領域又は電路への固定物との付勢によって作り出される静電気シールド効果か
ら離れるとの理由で、外部で発生の“浮遊キャパシタンス”のような寄生振動振
動を、極めて同じ特異導電性電路の上へ結合するのを防ぐように振る舞う。
それぞれを取り囲んでいる覆われた封じ込め領域から逃れようとする、ほとんど
すべて内部で発生の容量性又はエネルギー寄生振動から自由であるようなバイパ
ス、エネルギー、エネルギーライン分離、エネルギー貯蔵を含む、エネルギー調
整機能を提供する。同時にシールド構造は、物理的シールド及び、共通導電性構
造と、その技術について知られた一般的な手段で内部又は外部に配置された導電
性領域又は電路への固定物との付勢によって作り出される静電気シールド効果か
ら離れるとの理由で、外部で発生の“浮遊キャパシタンス”のような寄生振動振
動を、極めて同じ特異導電性電路の上へ結合するのを防ぐように振る舞う。
【００８４】
外部導電性領域との取り付けは、工業的に受け入れられている材料と、異なっ
たアーキテクチャを使用するときに課せられる追加的な束縛なしに、従来からほ
とんどの場合適用され行われてきた接続工程と含む工業的取り付け手順を含む。
相互的に反対の伝導体の相殺又は最小値化するような他の機能を介し、本発明は
外部に配置された、限定されるものではないが、“浮遊”電位のない導電性領域
、回路又はシステムグランド、回路システムの帰路、シャーシ又はＰＢＣグラン
ド、或いはアースグランドさえも含むことのできる導電性領域にエネルギーを移
動させ続けることのできる囲い込み導電性共通シールド電路について、低インピ
ーダンス電路をファラデー籠状ユニット内に作り出せる。
たアーキテクチャを使用するときに課せられる追加的な束縛なしに、従来からほ
とんどの場合適用され行われてきた接続工程と含む工業的取り付け手順を含む。
相互的に反対の伝導体の相殺又は最小値化するような他の機能を介し、本発明は
外部に配置された、限定されるものではないが、“浮遊”電位のない導電性領域
、回路又はシステムグランド、回路システムの帰路、シャーシ又はＰＢＣグラン
ド、或いはアースグランドさえも含むことのできる導電性領域にエネルギーを移
動させ続けることのできる囲い込み導電性共通シールド電路について、低インピ
ーダンス電路をファラデー籠状ユニット内に作り出せる。
【００８５】
ここで述べたいろいろな計画は、通常中央分配共通導電性電路と反対側に配置
された各対又は複数個の対の特異伝導体に関し、０電圧基準を作り出すことを許
すだろう。そして使用された中央分配介在共通導電性シールド電路間の分けられ
た対のエネルギー電路又は構造の各ユニットにとって等しいが反対となるだろう
。
された各対又は複数個の対の特異伝導体に関し、０電圧基準を作り出すことを許
すだろう。そして使用された中央分配介在共通導電性シールド電路間の分けられ
た対のエネルギー電路又は構造の各ユニットにとって等しいが反対となるだろう
。
【００８６】
発明の利用は、電圧が総ての能動集積回路内に配置されているトランジスタゲ
ートのＳＳＯ（同時スイッチング動作）でも、取り付けられた回路内で本発明が
受動的に動作しているとき崩壊させるエネルギー寄生振動を付勢システムに返却
させることなしに、維持されバランスされることを許す。
ートのＳＳＯ（同時スイッチング動作）でも、取り付けられた回路内で本発明が
受動的に動作しているとき崩壊させるエネルギー寄生振動を付勢システムに返却
させることなしに、維持されバランスされることを許す。
【００８７】
かくして、すべてのタイプの寄生振動振動が、付勢されていない発明の中で製
造されたキャパシタンス、インダクタンス及び抵抗の公差又はバランスを狂わせ
ることで最小化される。今までのところすべての先行技術デバイスで正反対の最
大の努力をしてきたにもかかわらず、先行技術は常に自由な寄生振動振動からの
両方向の効果に回路の混乱を陥れることを許している。
造されたキャパシタンス、インダクタンス及び抵抗の公差又はバランスを狂わせ
ることで最小化される。今までのところすべての先行技術デバイスで正反対の最
大の努力をしてきたにもかかわらず、先行技術は常に自由な寄生振動振動からの
両方向の効果に回路の混乱を陥れることを許している。
【００８８】
以前のように注目され、広められた電磁障害は、電界、磁界両者の製品になり
得る。最近までこの技術での力点は、ＤＣエネルギー又は電流と共に高周波ノイ
ズを運ぶ回路又はエネルギー伝導体からのＥＭＩをフィルタリングすることに置
かれてきた。しかしながら、本発明は、電気システムやテスト装置に見られる導
電性電路に沿って、ＤＣ、ＡＣ、そしてＡＣ／ＤＣハイブリッドタイプのエネル
ギー伝送に利用のエネルギー調整ができる。これは同じ電気テシステムの舞台で
多くの種類の回路構成の伝送特性を含むシステム内において、多くの異なったタ
イプのエネルギー伝送形式を含むシステムで、エネルギーを調整する本発明の利
用を含む。
得る。最近までこの技術での力点は、ＤＣエネルギー又は電流と共に高周波ノイ
ズを運ぶ回路又はエネルギー伝導体からのＥＭＩをフィルタリングすることに置
かれてきた。しかしながら、本発明は、電気システムやテスト装置に見られる導
電性電路に沿って、ＤＣ、ＡＣ、そしてＡＣ／ＤＣハイブリッドタイプのエネル
ギー伝送に利用のエネルギー調整ができる。これは同じ電気テシステムの舞台で
多くの種類の回路構成の伝送特性を含むシステム内において、多くの異なったタ
イプのエネルギー伝送形式を含むシステムで、エネルギーを調整する本発明の利
用を含む。
【００８９】
ファラデー籠状導電性シールドの類の原理は、共通導電性電路が互いに接続さ
れ、そしてこれらの共通導電性電路の寄せ集めがより大きな外部の導電性電路、
電路領域又は、過電圧とサージと最初のファラデー籠状導電性シールド構造の静
電機能の抑制又は寄生振動振動と他の過渡現象との同時最小化を消散させる、よ
り大きな導電性領域を用意する表面と一緒に働くとき利用される。たった今述べ
たように多数の共通導電性電路は、システム、回路ノード、シャーシグランドの
内どれかに電気的に結合されるとき、それらは、本発明が配置され付勢される回
路に広く利用された基準共通導電性電路として信頼されることができる。
れ、そしてこれらの共通導電性電路の寄せ集めがより大きな外部の導電性電路、
電路領域又は、過電圧とサージと最初のファラデー籠状導電性シールド構造の静
電機能の抑制又は寄生振動振動と他の過渡現象との同時最小化を消散させる、よ
り大きな導電性領域を用意する表面と一緒に働くとき利用される。たった今述べ
たように多数の共通導電性電路は、システム、回路ノード、シャーシグランドの
内どれかに電気的に結合されるとき、それらは、本発明が配置され付勢される回
路に広く利用された基準共通導電性電路として信頼されることができる。
【００９０】
それぞれ異なる電気的特性を持つ多数の導電性又は誘電体材料の中の１以上が
、共通導電性電路と両電極電路との間に挿入され維持される。特定の特異電路は
多くの共通導電性電路で構成され得るが、それらは“相手”又は対をなす多くの
正反対に同調され又は構造内に含まれている製造された特異共通導電性電路の内
の総合計全部の半分を構成するチャージされた構造に関し、特異に同調された調
整を行っている。
、共通導電性電路と両電極電路との間に挿入され維持される。特定の特異電路は
多くの共通導電性電路で構成され得るが、それらは“相手”又は対をなす多くの
正反対に同調され又は構造内に含まれている製造された特異共通導電性電路の内
の総合計全部の半分を構成するチャージされた構造に関し、特異に同調された調
整を行っている。
【００９１】
特異電路の総合計はまた、同時に使用される同じ数の電路であるが、向かい合
わせに配置されたグループと位相を異にしておよそ１８０度の個々に特異な導電
性電路の総合計の半分をもって、電気的に同じ方法で通常分けられるだろう。 誘電体や伝導体材料のミクロンは、ほとんどの場合、発明内の特異動作導電性
電路のいずれとも、それ自身又はＡＯＣとも物理的に非結合の介在しシールド機
能共通導電性電路に加えて予め定められたタイプの誘電体を通常含む。
わせに配置されたグループと位相を異にしておよそ１８０度の個々に特異な導電
性電路の総合計の半分をもって、電気的に同じ方法で通常分けられるだろう。 誘電体や伝導体材料のミクロンは、ほとんどの場合、発明内の特異動作導電性
電路のいずれとも、それ自身又はＡＯＣとも物理的に非結合の介在しシールド機
能共通導電性電路に加えて予め定められたタイプの誘電体を通常含む。
【００９２】
先行技術との対照として、新しい発明は、これらのエネルギーコンジト間回路
構成の中に取り付けられ付勢されたとき、回路エネルギー源と回路のエネルギー
利用負荷とに関し、そして回路の基準ノード又は伝送エネルギーの一部によって
低回路インピーダンス電路として利用された共通導電性電路に関し、それぞれイ
ンターポーザーの中に実質的に平行な関係にあるものの中に維持されている。
構成の中に取り付けられ付勢されたとき、回路エネルギー源と回路のエネルギー
利用負荷とに関し、そして回路の基準ノード又は伝送エネルギーの一部によって
低回路インピーダンス電路として利用された共通導電性電路に関し、それぞれイ
ンターポーザーの中に実質的に平行な関係にあるものの中に維持されている。
【００９３】
同時に、全く異なったグループの相互に向かい合った導電性電路エレメントは
、相互にそれぞれ実質的に平行な関係あるももの中に維持されるけれど、たった
今述べた２番目のセットと連係して同時に働く１番目のセットの平行な相互に向
かい合った導電性電路エレメントに対して物理的に垂直である。
、相互にそれぞれ実質的に平行な関係あるももの中に維持されるけれど、たった
今述べた２番目のセットと連係して同時に働く１番目のセットの平行な相互に向
かい合った導電性電路エレメントに対して物理的に垂直である。
【００９４】
ユーザは、外部ＧｎＤエリア、別の共通導電性復帰路、或いは単に内部回路又
はシステム回路共通導電性電路又は共通導電性ノードへの接続のオプションを有
している。いくつかの応用において、本発明内に生じる回路インピーダンスの低
下を利用するためにオリジナルの差動導電性電路ではなく、追加数の対になった
外部導電性電路に外部的に取り付けることを、ユーザは所望するかもしれない。
この低インピーダンス路現象は、別の或いは補助回路復帰電路を使うことによっ
て、同様に生じることがある。この場合、付勢時に、新規な発明構成内部の共通
導電性電路に沿って低インピーダンス導電性電路を作成するために生じる種々の
内部及び同時機能は、インターポーザーがエネルギーソース及びエネルギー利用
負荷から導かれかつ付勢回路に戻る種々の導電性電路の間の位置に物理的に配置
されて通常に動作するとき、実質上パラレルにかつこのインターポーザー内で差
動導電性電路に沿って伝搬するエネルギー部分によって使用される。差動導電性
エネルギー電路は、共通導電性エネルギー電路シールドと関連して内部共通導電
性電路に沿って作成した回路“０”電圧基準イメージノード又は“０”電圧共通
導電性電路ノードを利用することができる。この共通導電性エネルギー電路シー
ルドは、差動導電性電路を殆ど完全に取り巻き、かつ、結合共通導電性構成とし
て相互作用して、差動電路のではなく、低インピーダンス電路に沿ってエネルギ
ーが伝搬するのを容易にし、そして、不所望のＥＭＩ又はノイズを、新たなイン
ターポーザーのＡＯＣ内で調整されているエネルギー部分及び回路に不利益に影
響するよりもむしろ付勢及び受動的動作でこの作成された電路に移動させる。
はシステム回路共通導電性電路又は共通導電性ノードへの接続のオプションを有
している。いくつかの応用において、本発明内に生じる回路インピーダンスの低
下を利用するためにオリジナルの差動導電性電路ではなく、追加数の対になった
外部導電性電路に外部的に取り付けることを、ユーザは所望するかもしれない。
この低インピーダンス路現象は、別の或いは補助回路復帰電路を使うことによっ
て、同様に生じることがある。この場合、付勢時に、新規な発明構成内部の共通
導電性電路に沿って低インピーダンス導電性電路を作成するために生じる種々の
内部及び同時機能は、インターポーザーがエネルギーソース及びエネルギー利用
負荷から導かれかつ付勢回路に戻る種々の導電性電路の間の位置に物理的に配置
されて通常に動作するとき、実質上パラレルにかつこのインターポーザー内で差
動導電性電路に沿って伝搬するエネルギー部分によって使用される。差動導電性
エネルギー電路は、共通導電性エネルギー電路シールドと関連して内部共通導電
性電路に沿って作成した回路“０”電圧基準イメージノード又は“０”電圧共通
導電性電路ノードを利用することができる。この共通導電性エネルギー電路シー
ルドは、差動導電性電路を殆ど完全に取り巻き、かつ、結合共通導電性構成とし
て相互作用して、差動電路のではなく、低インピーダンス電路に沿ってエネルギ
ーが伝搬するのを容易にし、そして、不所望のＥＭＩ又はノイズを、新たなイン
ターポーザーのＡＯＣ内で調整されているエネルギー部分及び回路に不利益に影
響するよりもむしろ付勢及び受動的動作でこの作成された電路に移動させる。
【００９５】
全インターポーザー発明の一部としてファラディーケージ状導電性シールド構
造を構成する複数の取付られた内部共通導電性電極電路は、離れて配置されたそ
れらの位置に関して、かつ付勢中に同時にマルチプルシールド機能を獲得する少
なくとも一つの共通導電性電路のいずれかのサイドで、外部共通導電性エリア又
は復帰路を、それ自身外部差動導電性エレメントの延長である差動的動作導電性
電路からほんのミクロン単位の距離で実質上パラレルにして内部に密接に位置さ
せて、本質的に、それ自身の延長バージョンになることを可能にする。この現象
は、限定されるものではないが、プリント回路ボード（ＰＣＢ）、ドーターカー
ド、メモリモジュール、テストコネクター、単一チップモジュール又はマルチチ
ップモジュール（ＳＣＭ又はＭＣＭ）用インターポーザー、又は次の付勢でイン
ターポーザー相互接続を利用する他の集積回路パッケージのような他の具体例に
おいて内部的に生じる。
造を構成する複数の取付られた内部共通導電性電極電路は、離れて配置されたそ
れらの位置に関して、かつ付勢中に同時にマルチプルシールド機能を獲得する少
なくとも一つの共通導電性電路のいずれかのサイドで、外部共通導電性エリア又
は復帰路を、それ自身外部差動導電性エレメントの延長である差動的動作導電性
電路からほんのミクロン単位の距離で実質上パラレルにして内部に密接に位置さ
せて、本質的に、それ自身の延長バージョンになることを可能にする。この現象
は、限定されるものではないが、プリント回路ボード（ＰＣＢ）、ドーターカー
ド、メモリモジュール、テストコネクター、単一チップモジュール又はマルチチ
ップモジュール（ＳＣＭ又はＭＣＭ）用インターポーザー、又は次の付勢でイン
ターポーザー相互接続を利用する他の集積回路パッケージのような他の具体例に
おいて内部的に生じる。
【００９６】
本発明の追加の目的及び利点は、提供された図と関連してなされる詳細な説明
を参照するとき、当業者には明らかになるであろう。 さて、図１に目を向ける
と、マルチ機能エネルギー調整器１０の物理的アーキテクチャーの展開透視図が
示されている。マルチ機能エネルギー調整器１０は、複数の共通導電性電路１４
、少なくとも２つの電極電路１６Ａ及び１６Ｂを備え、かつここで、各電極電路
１６は２つの共通導電性電路１４の間にサンドイッチされる。少なくとも一対の
電気導体１２Ａ及び１２Ｂが、複数の共通導電性電路１４及び電極電路１６Ａ及
び１６Ｂの絶縁開口１８又は結合開口２０を通して配置され、また、電気導体１
２Ａ及び１２Ｂが電極電路１６Ａ及び１６Ｂの結合開口に選択的に接続されてい
る。共通導電性電路１４は、別の具体例又は好適具体例において、金属のような
導電性材料から成り、それらは、通常の多層チップキャパシター又は多層チップ
エネルギー調整エレメント等を製造するために使用されるプロセスと同様に、誘
電体材料又は積層板（図示せず）上に導電性材料を堆積させることができる。少
なくとも一対の絶縁開口１８は、それぞれ共通導電性電路電極１４を通して配置
されて、共通導電性電路１４と電気導体１２の間の電気絶縁を維持しながら、電
気導体１２を通過させる。複数の共通導電性電路１４は、所定の接合位置に配置
された固定用開口２２をオプションとして備えて、複数の共通導電性電路１４の
それぞれを、ネジ及びボルトのような標準的な固定手段を通して、或いは別の具
体例（図示せず）において、このデバイスを、従来技術のチップエネルギー調整
エレメント等を製造するためにこの産業で使用されるプロセスと同様な標準的な
モノリシック状の多層具体例に組み込みかつ接合することを可能にする手段によ
って、互いに固着させることができる。固定用開口２２、又は導電性終端バンド
（図示せず）を次に配置することのできる通常の産業手段及び材料の半田取付さ
え、マルチ機能エネルギー調整器１０を、それが関連して使用されている電子シ
ステム又はデバイスのエンクロージャ又はシャーシのような別の非導電性又は共
通導電性面に、固定するために使用することができる。
を参照するとき、当業者には明らかになるであろう。 さて、図１に目を向ける
と、マルチ機能エネルギー調整器１０の物理的アーキテクチャーの展開透視図が
示されている。マルチ機能エネルギー調整器１０は、複数の共通導電性電路１４
、少なくとも２つの電極電路１６Ａ及び１６Ｂを備え、かつここで、各電極電路
１６は２つの共通導電性電路１４の間にサンドイッチされる。少なくとも一対の
電気導体１２Ａ及び１２Ｂが、複数の共通導電性電路１４及び電極電路１６Ａ及
び１６Ｂの絶縁開口１８又は結合開口２０を通して配置され、また、電気導体１
２Ａ及び１２Ｂが電極電路１６Ａ及び１６Ｂの結合開口に選択的に接続されてい
る。共通導電性電路１４は、別の具体例又は好適具体例において、金属のような
導電性材料から成り、それらは、通常の多層チップキャパシター又は多層チップ
エネルギー調整エレメント等を製造するために使用されるプロセスと同様に、誘
電体材料又は積層板（図示せず）上に導電性材料を堆積させることができる。少
なくとも一対の絶縁開口１８は、それぞれ共通導電性電路電極１４を通して配置
されて、共通導電性電路１４と電気導体１２の間の電気絶縁を維持しながら、電
気導体１２を通過させる。複数の共通導電性電路１４は、所定の接合位置に配置
された固定用開口２２をオプションとして備えて、複数の共通導電性電路１４の
それぞれを、ネジ及びボルトのような標準的な固定手段を通して、或いは別の具
体例（図示せず）において、このデバイスを、従来技術のチップエネルギー調整
エレメント等を製造するためにこの産業で使用されるプロセスと同様な標準的な
モノリシック状の多層具体例に組み込みかつ接合することを可能にする手段によ
って、互いに固着させることができる。固定用開口２２、又は導電性終端バンド
（図示せず）を次に配置することのできる通常の産業手段及び材料の半田取付さ
え、マルチ機能エネルギー調整器１０を、それが関連して使用されている電子シ
ステム又はデバイスのエンクロージャ又はシャーシのような別の非導電性又は共
通導電性面に、固定するために使用することができる。
【００９７】
電極電路１６Ａ及び１６Ｂは、それらが導電性材料から成るという点で、共通
導電性電路１４と同様であり、或いは別の具体例において、誘電体ラミネイト（
図示せず）などに導電性材料を堆積させることができ、そしてこれは、従来技術
チップエネルギー調整エレメント等を製造するためにこの産業で使用されるプロ
セスと同様な標準的なモノリシック状の多層具体例内に製造しかつ接合させ、そ
して、個々の開口を通して配置された電気導体１２Ａ及び１２Ｂを有するであろ
う。接合された共通導電性電路１４と異なり、電極電路１６Ａ及び１６Ｂは、２
つの電気導体１２の内の一つに選択的に電気的に接続される。電極電路１６は、
図１に示されるように、共通導電性電路１４よりも小さく描かれているけれども
、これは必要ではないが、しかしこの構成において、電極電路１６を固定用開口
２２又は他の結合方法（図示せず）の物理的結合手段に干渉するのを防ぐために
なされており、そして、理想的には共通導電性電路１４内に差し込まれるべきで
あり、従って、それらは共通導電性電路１４よりも小さな導電性エリアを保有す
る。
導電性電路１４と同様であり、或いは別の具体例において、誘電体ラミネイト（
図示せず）などに導電性材料を堆積させることができ、そしてこれは、従来技術
チップエネルギー調整エレメント等を製造するためにこの産業で使用されるプロ
セスと同様な標準的なモノリシック状の多層具体例内に製造しかつ接合させ、そ
して、個々の開口を通して配置された電気導体１２Ａ及び１２Ｂを有するであろ
う。接合された共通導電性電路１４と異なり、電極電路１６Ａ及び１６Ｂは、２
つの電気導体１２の内の一つに選択的に電気的に接続される。電極電路１６は、
図１に示されるように、共通導電性電路１４よりも小さく描かれているけれども
、これは必要ではないが、しかしこの構成において、電極電路１６を固定用開口
２２又は他の結合方法（図示せず）の物理的結合手段に干渉するのを防ぐために
なされており、そして、理想的には共通導電性電路１４内に差し込まれるべきで
あり、従って、それらは共通導電性電路１４よりも小さな導電性エリアを保有す
る。
【００９８】
電気導体１２は、図１に示されるように、電気導体１２のいずれかの端に位置
した矢印によって指示された方向に流れる電流路を提供する。電気導体１２Ａは
電気的伝搬伝達路を表し、かつ電気導体１２Ｂは伝搬エネルギー復帰路を表して
いる。一対の電気導体１２Ａ及び１２Ｂのみが図示されているけれども、出願人
は、マルチ機能エネルギー調整器１０が、高密度マルチ導体、マルチ機能エネル
ギー調整器を作るために一緒に結合される共通導電性電路１４及び電極電路１６
Ａ及び１６Ｂと共に、１２Ａ及び１２Ｂのような複数対の電気導体によるフィル
タリングを提供するよう構成されることを意図している。
した矢印によって指示された方向に流れる電流路を提供する。電気導体１２Ａは
電気的伝搬伝達路を表し、かつ電気導体１２Ｂは伝搬エネルギー復帰路を表して
いる。一対の電気導体１２Ａ及び１２Ｂのみが図示されているけれども、出願人
は、マルチ機能エネルギー調整器１０が、高密度マルチ導体、マルチ機能エネル
ギー調整器を作るために一緒に結合される共通導電性電路１４及び電極電路１６
Ａ及び１６Ｂと共に、１２Ａ及び１２Ｂのような複数対の電気導体によるフィル
タリングを提供するよう構成されることを意図している。
【００９９】
マルチ機能エネルギー調整器１０を構成する別のエレメントは、１つ又は多数
の電気特性を有し、かつ中央共通導電性電路電極１４、両方の電極電路１６Ａ及
び１６Ｂ、及び電気導体１２Ａ及び１２Ｂの部分を取り巻く材料２８であり、か
つこの電気導体１２Ａ及び１２Ｂの部分は、導体１２Ａ及び１２Ｂと結合開口２
０によって作成された接続を除いて電路及び導体を互いから分離するように、２
つの外側共通導電性電路１４間を通過する。マルチ機能エネルギー調整器１０の
電気特性は、材料２８の選択により決定される。もし、例えばＸ７Ｒ誘電体材料
が選択されるならば、マルチ機能、エネルギー調整器１０は、本来容量特性を有
するであろう。材料２８はまた、容量性及びサージ保護特性を提供する金属酸化
物バリスター材料であるかもしれない。フェライト及び焼結多結晶のような他の
材料を使用することができ、ここで、フェライト材料は、相互共通モードノイズ
打ち消し又は最少化効果から生じる改良された共通モードノイズ打ち消し又は最
少化に加えて、サージ保護特性と共に本来備わっているインダクタンスを提供す
る。焼結多結晶材料は、導電性、誘電体、及び磁気特性を提供する。焼結多結晶
は、Ｕ．Ｓ．特許第５，５００，６２９号において詳細に記載されており、そし
てこれは参照によりここに組み入れられる。
の電気特性を有し、かつ中央共通導電性電路電極１４、両方の電極電路１６Ａ及
び１６Ｂ、及び電気導体１２Ａ及び１２Ｂの部分を取り巻く材料２８であり、か
つこの電気導体１２Ａ及び１２Ｂの部分は、導体１２Ａ及び１２Ｂと結合開口２
０によって作成された接続を除いて電路及び導体を互いから分離するように、２
つの外側共通導電性電路１４間を通過する。マルチ機能エネルギー調整器１０の
電気特性は、材料２８の選択により決定される。もし、例えばＸ７Ｒ誘電体材料
が選択されるならば、マルチ機能、エネルギー調整器１０は、本来容量特性を有
するであろう。材料２８はまた、容量性及びサージ保護特性を提供する金属酸化
物バリスター材料であるかもしれない。フェライト及び焼結多結晶のような他の
材料を使用することができ、ここで、フェライト材料は、相互共通モードノイズ
打ち消し又は最少化効果から生じる改良された共通モードノイズ打ち消し又は最
少化に加えて、サージ保護特性と共に本来備わっているインダクタンスを提供す
る。焼結多結晶材料は、導電性、誘電体、及び磁気特性を提供する。焼結多結晶
は、Ｕ．Ｓ．特許第５，５００，６２９号において詳細に記載されており、そし
てこれは参照によりここに組み入れられる。
【０１００】
さらに図１を参照して、共通導電性電路１４，電極電路１６Ａ及び１６Ｂ、電
気導体１２Ａ及び１２Ｂ、材料２８の物理関係について、より詳細に説明する。
スタート点は、中央共通導電性電路電極１４である。中央電路１４は、個々の絶
縁開口１８を通して配置された電気導体対１２を有し、かつこの絶縁開口１８は
、共通導電性電路電極１４と両方の電気導体１２Ａ及び１２Ｂの間の電気絶縁を
維持する。中央共通導電性電路電極１４の上方と下方の両方それぞれのサイドに
、電極電路１６Ａ及び１６Ｂがあり、それぞれそこを通して配置された電気導体
対１２Ａ及び１２Ｂを有している。中央共通導電性電路電極１４とは異なり、た
だ１つの電気導体１２Ａ又は１２Ｂが、絶縁開口１８によって、各電極電路１６
Ａ又は１６Ｂから絶縁される。電気導体対の一方、１２Ａ又は１２Ｂは、結合開
口２０を通して関連した電極電路１６Ａ又は１６Ｂに個々に電気的に結合される
。結合開口２０は、半田結合、抵抗性適合、又は他の任意の標準的な相互接続方
法のような標準的な接続により、電気導体対１２の一方とインターフェースして
、所定の導電性電路の確実な物理的及び電気的接続を提供する。マルチ機能エネ
ルギー調整期１０を適切に機能させるために、上部電極電路１６Ａは、下部電極
電路１６Ｂが電気的に結合される電気導体１２Ｂとは反対側の電気導体１２Ａに
電気的に結合されなければならない。マルチ機能エネルギー調整器１０は、オプ
ションとして複数の外側共通導電性電路１４を備える。
気導体１２Ａ及び１２Ｂ、材料２８の物理関係について、より詳細に説明する。
スタート点は、中央共通導電性電路電極１４である。中央電路１４は、個々の絶
縁開口１８を通して配置された電気導体対１２を有し、かつこの絶縁開口１８は
、共通導電性電路電極１４と両方の電気導体１２Ａ及び１２Ｂの間の電気絶縁を
維持する。中央共通導電性電路電極１４の上方と下方の両方それぞれのサイドに
、電極電路１６Ａ及び１６Ｂがあり、それぞれそこを通して配置された電気導体
対１２Ａ及び１２Ｂを有している。中央共通導電性電路電極１４とは異なり、た
だ１つの電気導体１２Ａ又は１２Ｂが、絶縁開口１８によって、各電極電路１６
Ａ又は１６Ｂから絶縁される。電気導体対の一方、１２Ａ又は１２Ｂは、結合開
口２０を通して関連した電極電路１６Ａ又は１６Ｂに個々に電気的に結合される
。結合開口２０は、半田結合、抵抗性適合、又は他の任意の標準的な相互接続方
法のような標準的な接続により、電気導体対１２の一方とインターフェースして
、所定の導電性電路の確実な物理的及び電気的接続を提供する。マルチ機能エネ
ルギー調整期１０を適切に機能させるために、上部電極電路１６Ａは、下部電極
電路１６Ｂが電気的に結合される電気導体１２Ｂとは反対側の電気導体１２Ａに
電気的に結合されなければならない。マルチ機能エネルギー調整器１０は、オプ
ションとして複数の外側共通導電性電路１４を備える。
【０１０１】
これらの外側共通導電性電路１４は、複数の共通導電性電路１４が導電性終端
材料によって外側エッジ導電性バンド１４Ａに電気的に接続され、或いはより大
きな外部導電性面に張力台座手段又は通常に使用される半田状材料によって直接
取り付けられるとき、かなり大きな導電性共通電路及び／又はイメージプレーン
を提供する。１４Ａ及び１４Ｂ（図示せず）は、差動導電性電路１６Ａ及び１６
Ｂ及び／又は例えば１２Ａ及び１２Ｂのようなどの複数の電気導体からも物理的
に分離される。外部導電性エリアへの接続は、放射された電磁放出の減衰を助け
、かつ電圧及びサージを消費する大きな表面エリアを提供する。外部導電性エリ
アへの接続は、差動導電性電路１６Ａ及び１６Ｂ及び／又は例えば１２Ａ及び１
２Ｂのような任意の複数の差動電気導体によって放射し或いは吸収することので
きる任意の誘導性或いは寄生漂遊の静電抑制或いは最少化を助ける。
材料によって外側エッジ導電性バンド１４Ａに電気的に接続され、或いはより大
きな外部導電性面に張力台座手段又は通常に使用される半田状材料によって直接
取り付けられるとき、かなり大きな導電性共通電路及び／又はイメージプレーン
を提供する。１４Ａ及び１４Ｂ（図示せず）は、差動導電性電路１６Ａ及び１６
Ｂ及び／又は例えば１２Ａ及び１２Ｂのようなどの複数の電気導体からも物理的
に分離される。外部導電性エリアへの接続は、放射された電磁放出の減衰を助け
、かつ電圧及びサージを消費する大きな表面エリアを提供する。外部導電性エリ
アへの接続は、差動導電性電路１６Ａ及び１６Ｂ及び／又は例えば１２Ａ及び１
２Ｂのような任意の複数の差動電気導体によって放射し或いは吸収することので
きる任意の誘導性或いは寄生漂遊の静電抑制或いは最少化を助ける。
【０１０２】
共通電路が前述したように互いに接合され、かつ、共通導電性電路グループが
より大きな外部導電性エリア又は表面と一緒に相互作用して、放射された電磁放
出を抑制し、そして電圧及びサージを消費するより大きな導電性表面エリアを提
供して、寄生及び他のトランジェントを同時に抑制し或いは最少化するファラデ
ィーケージ状導電性シールド構成静電機能を開始するとき、主要なファラディー
ケージ状導電性シールド構成が使用される。これは特に、複数の共通導電性電路
１４が、グラウンドにアースするために電気的に結合されるときに当てはまるこ
とであるが、本発明が配置されかつ付勢される回路のために固有の共通導電性電
路を提供する元になる。前述したように、共通導電性電路１４と両方の電極電路
１６Ａ及び１６Ｂとの間に挿入されかつ維持されているのは、異なる電気特性を
有する１つ或いはそれ以上の複数の材料にすることのできる材料２８である。
より大きな外部導電性エリア又は表面と一緒に相互作用して、放射された電磁放
出を抑制し、そして電圧及びサージを消費するより大きな導電性表面エリアを提
供して、寄生及び他のトランジェントを同時に抑制し或いは最少化するファラデ
ィーケージ状導電性シールド構成静電機能を開始するとき、主要なファラディー
ケージ状導電性シールド構成が使用される。これは特に、複数の共通導電性電路
１４が、グラウンドにアースするために電気的に結合されるときに当てはまるこ
とであるが、本発明が配置されかつ付勢される回路のために固有の共通導電性電
路を提供する元になる。前述したように、共通導電性電路１４と両方の電極電路
１６Ａ及び１６Ｂとの間に挿入されかつ維持されているのは、異なる電気特性を
有する１つ或いはそれ以上の複数の材料にすることのできる材料２８である。
【０１０３】
図１Ｂは、マルチ機能エネルギー調整器１０の別の具体例を示し、かつこれは
、マルチ機能エネルギー調整器１０に、電気導体又は回路ボード接続を結合する
追加の手段を含んでいる。本質的に、分離して位置した外側エッジ導電性バンド
１４Ａ及び／又は１４Ｂ（図示せず）の共有により、各導電性電極出口で一緒に
電気的に接続され、そしてこれは次に、本発明がより大きな回路の一部内に配置
されて、付勢されるとき電圧電位を所有することのできる同一外部導電性面（図
示せず）に結合して接続される。この電圧電位は、この具体例の導電性バンド１
４Ａ及び／又は１４Ｂ（図示せず）及び内部共通導電性電極１４と共に、エネル
ギーを伝搬させる接続を利用するために必要な任意の導電性エレメント（一部図
示）を通して、外部導電性表面エリアと相互作用する。
、マルチ機能エネルギー調整器１０に、電気導体又は回路ボード接続を結合する
追加の手段を含んでいる。本質的に、分離して位置した外側エッジ導電性バンド
１４Ａ及び／又は１４Ｂ（図示せず）の共有により、各導電性電極出口で一緒に
電気的に接続され、そしてこれは次に、本発明がより大きな回路の一部内に配置
されて、付勢されるとき電圧電位を所有することのできる同一外部導電性面（図
示せず）に結合して接続される。この電圧電位は、この具体例の導電性バンド１
４Ａ及び／又は１４Ｂ（図示せず）及び内部共通導電性電極１４と共に、エネル
ギーを伝搬させる接続を利用するために必要な任意の導電性エレメント（一部図
示）を通して、外部導電性表面エリアと相互作用する。
【０１０４】
さらに、各差動電極電路１６Ａ及び１６Ｂは、それ自身の外側エッジ導電性バ
ンド又は表面、４０Ａ及び４０Ｂをそれぞれ有している。電極電路１６Ａ及び１
６Ｂとそれらの個々の導電性バンド４０Ａ及び４０Ｂの間に電気接続をすると同
時に、マルチ機能エネルギー調整器１０の他の部分間に電気絶縁を維持するため
に、各電極電路１６は、電極電路１６Ａの延長部分が、電極電路１６Ｂが向けら
れる方向と反対に向けられるように、延長されかつ位置決めされる。電極電路１
６の延長部分はまた、複数の共通導電性電路１４が伸びるその距離を超えて伸び
、かつ、この追加の距離は、追加の材料２８によって外側エッジ導電性バンド４
０Ａ及び４０Ｂから分離されている。各バンド及びそれらの関連した電路間の電
気接続は、各バンドとその関連した共通導電性或いは導電性電極電路との間の物
理的コンタクトを通してそれぞれ達成される。
ンド又は表面、４０Ａ及び４０Ｂをそれぞれ有している。電極電路１６Ａ及び１
６Ｂとそれらの個々の導電性バンド４０Ａ及び４０Ｂの間に電気接続をすると同
時に、マルチ機能エネルギー調整器１０の他の部分間に電気絶縁を維持するため
に、各電極電路１６は、電極電路１６Ａの延長部分が、電極電路１６Ｂが向けら
れる方向と反対に向けられるように、延長されかつ位置決めされる。電極電路１
６の延長部分はまた、複数の共通導電性電路１４が伸びるその距離を超えて伸び
、かつ、この追加の距離は、追加の材料２８によって外側エッジ導電性バンド４
０Ａ及び４０Ｂから分離されている。各バンド及びそれらの関連した電路間の電
気接続は、各バンドとその関連した共通導電性或いは導電性電極電路との間の物
理的コンタクトを通してそれぞれ達成される。
【０１０５】
図２は、マルチ機能エネルギー調整器１０の物理的具体例がより大きな回路内
に一体にされて付勢されるとき、回路の付勢部分の準回路図表示を示している。
ライン間エネルギー調整エレメント３０は、電極電路１６Ａ及び１６Ｂを備え、
かつここで、電極電路１６Ａは、電気導体対の一方１２Ａに結合され、かつ、他
の電極電路１６Ｂは反対側の電気導体１２Ｂに結合されて、エネルギー調整エレ
メントを形成するために必要な２つのパラレル電路を提供する。中央共通導電性
電路電極１４は、本発明の全ての具体例或いは内包の間の本質的エレメントであ
り、そして、サンドイッチする外側の２つの共通導電性電路１４と一緒に接合さ
れるとき、固有の共通導電性電路３４及び３４ｂとして作用し、そしてこれは、
より大きな外部導電性エリア３４（図示せず）及びライン間エネルギー調整エレ
メント３０に接続されるものとして導電性バンド１４及び１４Ｂ（図示せず）を
描写し、かつまた各ライン−共通間導電性電路のエネルギー調整エレメント３２
のための２つのパラレル電路の一方として役立つ。
に一体にされて付勢されるとき、回路の付勢部分の準回路図表示を示している。
ライン間エネルギー調整エレメント３０は、電極電路１６Ａ及び１６Ｂを備え、
かつここで、電極電路１６Ａは、電気導体対の一方１２Ａに結合され、かつ、他
の電極電路１６Ｂは反対側の電気導体１２Ｂに結合されて、エネルギー調整エレ
メントを形成するために必要な２つのパラレル電路を提供する。中央共通導電性
電路電極１４は、本発明の全ての具体例或いは内包の間の本質的エレメントであ
り、そして、サンドイッチする外側の２つの共通導電性電路１４と一緒に接合さ
れるとき、固有の共通導電性電路３４及び３４ｂとして作用し、そしてこれは、
より大きな外部導電性エリア３４（図示せず）及びライン間エネルギー調整エレ
メント３０に接続されるものとして導電性バンド１４及び１４Ｂ（図示せず）を
描写し、かつまた各ライン−共通間導電性電路のエネルギー調整エレメント３２
のための２つのパラレル電路の一方として役立つ。
【０１０６】
各ライン−共通間導電性電路のエネルギー調整エレメント３２に必要な第２の
パラレル電路は、相当する電極電路１６Ｂによって供給される。図１及び図２を
注意深く参照することにより、エネルギー調整電路関係は明白になるであろう。
電気特性を有する材料２８によって各電極電路１６Ａ又は１６Ｂから中央共通導
電性電路電極１４を分離することにより、その結果、エネルギー調整ネットワー
クは、電気導体１２Ａ及び１２Ｂ間に伸びる共通モードバイパスエネルギー調整
要素３０を有し、かつライン−共通間導電性電路は、各電気導体１２Ａ及び１２
Ｂからより大きな外部導電性エリア３４に結合されたエネルギー調整エレメント
３２を分離する。
パラレル電路は、相当する電極電路１６Ｂによって供給される。図１及び図２を
注意深く参照することにより、エネルギー調整電路関係は明白になるであろう。
電気特性を有する材料２８によって各電極電路１６Ａ又は１６Ｂから中央共通導
電性電路電極１４を分離することにより、その結果、エネルギー調整ネットワー
クは、電気導体１２Ａ及び１２Ｂ間に伸びる共通モードバイパスエネルギー調整
要素３０を有し、かつライン−共通間導電性電路は、各電気導体１２Ａ及び１２
Ｂからより大きな外部導電性エリア３４に結合されたエネルギー調整エレメント
３２を分離する。
【０１０７】
より大きな外部導電性エリア３４を後に詳細に説明するが、しかし、当面の間
、それはアース又は回路グラウンドに等価であると仮定することが、理解がより
容易であるかもしれない。より大きな外部導電性エリア３４は、中央及び追加の
共通導電性電路と結合して、前記中央電路１４と接合し、１つ又はそれ以上の共
通導電性電路１４を形成し、そしてこれは、同じ外部共通導電性エリア又は電路
（図示せず）、電気デバイスのエンクロージャ又は接地されたシャーシに一緒に
結合される１４Ａ及び１４Ｂのような外部堆積導電性材料によって、半田付け又
は固定用開口２２を通して挿入される取付ネジのような、或いは標準的平面的多
層セラミック具体例（図示せず）として積層されるように、通常の技術手段によ
って導電的に接合しかつ回路又はアースグラウンドに結合することができる。マ
ルチ機能エネルギー調整器１０は、アース或いは回路共通導電性電路に結合され
る固有の共通導電性電路３４によって等しく作用するけれども、マルチ機能エネ
ルギー調整器１０の物理的アーキテクチャーの一つの利点は、必要とされるエネ
ルギー条件に依存して、物理的接地接続がいくつかの特別の用途において不必要
になるということである。
、それはアース又は回路グラウンドに等価であると仮定することが、理解がより
容易であるかもしれない。より大きな外部導電性エリア３４は、中央及び追加の
共通導電性電路と結合して、前記中央電路１４と接合し、１つ又はそれ以上の共
通導電性電路１４を形成し、そしてこれは、同じ外部共通導電性エリア又は電路
（図示せず）、電気デバイスのエンクロージャ又は接地されたシャーシに一緒に
結合される１４Ａ及び１４Ｂのような外部堆積導電性材料によって、半田付け又
は固定用開口２２を通して挿入される取付ネジのような、或いは標準的平面的多
層セラミック具体例（図示せず）として積層されるように、通常の技術手段によ
って導電的に接合しかつ回路又はアースグラウンドに結合することができる。マ
ルチ機能エネルギー調整器１０は、アース或いは回路共通導電性電路に結合され
る固有の共通導電性電路３４によって等しく作用するけれども、マルチ機能エネ
ルギー調整器１０の物理的アーキテクチャーの一つの利点は、必要とされるエネ
ルギー条件に依存して、物理的接地接続がいくつかの特別の用途において不必要
になるということである。
【０１０８】
再び図１を参照すると、マルチ機能エネルギー調整器１０の追加の特徴が、右
回り及び左回りのフラックスフィールド２４及び２６によってそれぞれ示されて
いる。アンペアの法則としても識別されるマックスウエルの第４方程式は、磁界
が２つのソースから発生し、その第１のソースは、輸送された電荷の形態で流れ
る電流として記載され、かつその第２のソースは、閉ループ回路内を移動する電
界の変化が同時に磁界をどのように生じるかによって記載される。前述した２つ
のソースの内、輸送された電荷は、電流が如何に磁界を生じるかの記述であり、
そして、もし導電性ソース電路及び復帰エネルギー電路がそのように位置決めさ
れるならば、電界及び磁界が新規なインターポーザーデバイス内でどのように抑
制し或いは最少化することができるかを記述するために、数式を使用することが
できる。
回り及び左回りのフラックスフィールド２４及び２６によってそれぞれ示されて
いる。アンペアの法則としても識別されるマックスウエルの第４方程式は、磁界
が２つのソースから発生し、その第１のソースは、輸送された電荷の形態で流れ
る電流として記載され、かつその第２のソースは、閉ループ回路内を移動する電
界の変化が同時に磁界をどのように生じるかによって記載される。前述した２つ
のソースの内、輸送された電荷は、電流が如何に磁界を生じるかの記述であり、
そして、もし導電性ソース電路及び復帰エネルギー電路がそのように位置決めさ
れるならば、電界及び磁界が新規なインターポーザーデバイス内でどのように抑
制し或いは最少化することができるかを記述するために、数式を使用することが
できる。
【０１０９】
エネルギー伝送ネットワーク内で使用されているいかなる受動的コンポーネン
ト或いは層構成内のＲＦ電流を最少化するために、フラックス打ち消し或いはフ
ラックス最少化の概念が使用されるために必要である。磁束線は、伝送ライン又
はライン導体或いは層内を左回りに移動するので、もし我々がＲＦ復帰路をその
相当するソーストレイスにパラレルにしてかつ隣接させるならば、ソースパス（
右回りフィールド）に関連した復帰路内に観察される磁束線（左回りフィールド
）は、反対方向になるであろう。我々が、右回りフィールドを、左回りフィール
ドと組み合わせるとき、打ち消し又は最少化効果が観察される。
ト或いは層構成内のＲＦ電流を最少化するために、フラックス打ち消し或いはフ
ラックス最少化の概念が使用されるために必要である。磁束線は、伝送ライン又
はライン導体或いは層内を左回りに移動するので、もし我々がＲＦ復帰路をその
相当するソーストレイスにパラレルにしてかつ隣接させるならば、ソースパス（
右回りフィールド）に関連した復帰路内に観察される磁束線（左回りフィールド
）は、反対方向になるであろう。我々が、右回りフィールドを、左回りフィール
ドと組み合わせるとき、打ち消し又は最少化効果が観察される。
【０１１０】
もしソースと復帰路間の不所望の磁束線が、打ち消され或いは最少化されるな
らば、そのとき、放射され、或いは伝導したＲＦ電流は、導電性電路内側の極小
境界内を除いて存在することができない。しかしながら、ここに記述した技術を
使うことによって、脱出するＲＦエネルギーのこの極小境界は、高速度応用にお
いて重要であり、かつ差動導電性電路を殆ど完全に覆い隠す付勢シールド構成に
よって効果的に収容される。フラックス打ち消し或いは最少化の概念は、相対す
る導体が、互いにミクロン単位の距離内でアース水平線に関して垂直及び水平に
位置決めすることができるとき、特に単純である。フラックス打ち消し又は最少
化中に互いに同時に生じる本発明の抑制或いは最少化技術は、それがイメージプ
レーン又はノードの使用によって規定されるとき、通常の理論を生じかつそれに
従う。受動的コンポーネントが如何に良く設計されているかどうかに関わらず、
磁界及び電界は、２ギガヘルツを超える速度でさえ、通常、ある小さな微々たる
値を示すであろう。しかしながら、もし我々が、磁束線を効果的に打ち消し或い
は最少化し、そして、この打ち消し或いは最少化技術を、イメージプレーン及び
シールド構成の使用と組み合わせるならば、そのときＥＭＩは存在することがで
きない。
らば、そのとき、放射され、或いは伝導したＲＦ電流は、導電性電路内側の極小
境界内を除いて存在することができない。しかしながら、ここに記述した技術を
使うことによって、脱出するＲＦエネルギーのこの極小境界は、高速度応用にお
いて重要であり、かつ差動導電性電路を殆ど完全に覆い隠す付勢シールド構成に
よって効果的に収容される。フラックス打ち消し或いは最少化の概念は、相対す
る導体が、互いにミクロン単位の距離内でアース水平線に関して垂直及び水平に
位置決めすることができるとき、特に単純である。フラックス打ち消し又は最少
化中に互いに同時に生じる本発明の抑制或いは最少化技術は、それがイメージプ
レーン又はノードの使用によって規定されるとき、通常の理論を生じかつそれに
従う。受動的コンポーネントが如何に良く設計されているかどうかに関わらず、
磁界及び電界は、２ギガヘルツを超える速度でさえ、通常、ある小さな微々たる
値を示すであろう。しかしながら、もし我々が、磁束線を効果的に打ち消し或い
は最少化し、そして、この打ち消し或いは最少化技術を、イメージプレーン及び
シールド構成の使用と組み合わせるならば、そのときＥＭＩは存在することがで
きない。
【０１１１】
この概念をさらに説明するために、個々のフラックスフィールドの方向は、ア
ンペアの法則を適用し、かつ右手ルールを使用することによって、決定しかつ描
くことができる。そうするときに、人は、その親指を、導体のいずれかの端の矢
印によって示されるように電気導体１２Ａ又は１２Ｂを通って流れる電流の方向
に平行にしてそれを指し示すように置く。親指が電流の流れと同じ方向を指すと
き、その人の手の残りの指がカーブする方向が、フラックスフィールドのための
回転方向を示している。電気導体１２Ａ及び１２Ｂは互いに隣に位置しており、
かつそれらは、多くのＩ／Ｏ及びデータライン構成において見られるような１つ
以上の電流ループを表すことができるので、マルチ機能エネルギー調整器１０に
入りかつそこを出る電流は、互いに反対であり、それによって、密接に位置した
反対のフラックスフィールド１８，２０，２４，２６を生じ、そしてこれは、互
いに打ち消し或いは最少化し、そして、このデバイスに由来するインダクタンス
を打ち消し或いは最少化する。
ンペアの法則を適用し、かつ右手ルールを使用することによって、決定しかつ描
くことができる。そうするときに、人は、その親指を、導体のいずれかの端の矢
印によって示されるように電気導体１２Ａ又は１２Ｂを通って流れる電流の方向
に平行にしてそれを指し示すように置く。親指が電流の流れと同じ方向を指すと
き、その人の手の残りの指がカーブする方向が、フラックスフィールドのための
回転方向を示している。電気導体１２Ａ及び１２Ｂは互いに隣に位置しており、
かつそれらは、多くのＩ／Ｏ及びデータライン構成において見られるような１つ
以上の電流ループを表すことができるので、マルチ機能エネルギー調整器１０に
入りかつそこを出る電流は、互いに反対であり、それによって、密接に位置した
反対のフラックスフィールド１８，２０，２４，２６を生じ、そしてこれは、互
いに打ち消し或いは最少化し、そして、このデバイスに由来するインダクタンス
を打ち消し或いは最少化する。
【０１１２】
現代の装置のスイッチング速度の増大及び高速なパルス立ち上がり時間は受け
入れられない電圧スパイクを生じ、かつこれは、低インダクタンスサージデバイ
ス及びネットワークによってのみ管理することができるので、低インダクタンス
は、現代のＩ／Ｏ及び高速度データラインにおいて有利である。また、従来技術
に見られるディスクリートコンポーネントを組み合わせることに比べると、マル
チ機能エネルギー調整器１０を使う労働集約的観点は、容易でコスト的に効果の
ある製造方法を提供するということが明らかであろう。この具体例の内部的に発
生した共通導電性電路容量に対して、ラインのそれぞれのために測定した容量値
のほぼ半分であるライン間容量をこの回路に提供するために電気導体１２のいず
れかの端にのみ接続をなすことが必要であるので、これは、本発明を利用するよ
り大きな電気システムを製造する際に時間及びスペースを節約する可能性を提供
すると共に、ユーザに対してフレキシビリティを提供する。
入れられない電圧スパイクを生じ、かつこれは、低インダクタンスサージデバイ
ス及びネットワークによってのみ管理することができるので、低インダクタンス
は、現代のＩ／Ｏ及び高速度データラインにおいて有利である。また、従来技術
に見られるディスクリートコンポーネントを組み合わせることに比べると、マル
チ機能エネルギー調整器１０を使う労働集約的観点は、容易でコスト的に効果の
ある製造方法を提供するということが明らかであろう。この具体例の内部的に発
生した共通導電性電路容量に対して、ラインのそれぞれのために測定した容量値
のほぼ半分であるライン間容量をこの回路に提供するために電気導体１２のいず
れかの端にのみ接続をなすことが必要であるので、これは、本発明を利用するよ
り大きな電気システムを製造する際に時間及びスペースを節約する可能性を提供
すると共に、ユーザに対してフレキシビリティを提供する。
【０１１３】
本発明に見られるファラディーケージ状共通導電性シールド構成の一部が、図
３及び図４に詳細に示されている。従って、ファラディーケージ状共通導電性シ
ールド構成が、種々の外部共通導電性電路と組み合わせて機能するという重要性
を開示するために、その説明は、図３と図４の間を自由に行き来するであろう。
図３は、図４に示されるような完全なファラディーケージ状導電性シールド構成
２０の一部を構成する部分８００Ｂを示している。
３及び図４に詳細に示されている。従って、ファラディーケージ状共通導電性シ
ールド構成が、種々の外部共通導電性電路と組み合わせて機能するという重要性
を開示するために、その説明は、図３と図４の間を自由に行き来するであろう。
図３は、図４に示されるような完全なファラディーケージ状導電性シールド構成
２０の一部を構成する部分８００Ｂを示している。
【０１１４】
図３において、差動導電性バイパス電極電路８０９は、構成２０の共有の中央
共通導電性電路８０４／８０４−ＩＭと、図４において電路８０９の上方に位置
している共通導電性電路８１０（図３に図示せず）との間にサンドイッチされて
いる。バイパス電路８０９の上方及び下方に位置しているのは、誘電体材料或い
は媒体８０１である。共通導電性電路８０４／８０４−ＩＭ及び８１０は、電路
８０９と同様に、全て、前記導電性電路用途のそれぞれの間の製造プロセス中に
配置或いは堆積される所定の誘電体材料又は媒体８０１の一般的パラレル挿入に
よって互いから分離される。導電性共通電路８６０／８６０−ＩＭ、８４０，８
０４／８０４−ＩＭ、８１０，８３０，及び８５０／８５０−ＩＭは、具体例８
００Ｂの外側エッジから所定の距離８１４だけオフセットしている。さらに、差
動導電性電路８０９の全ては、差動導電性電路８０９の外側エッジ８０３が、共
通導電性電路のエッジ８０５によってオーバーラップされるように、具体例８０
０Ｂの外側エッジから追加の距離８０６だけオフセットしている。従って、差動
導電性電路８０９は、合計導電性エリアを計算するとき、いずれかの前記共通導
電性電路の導電性エリアの内のいずれか１つの導電性エリアよりも常に小さな導
電性エリアを構成する。共通導電性電路は通常全て、一般的構成におけるのと同
様に、エリアサイズが他のものと類似している殆ど同じ製造性制御可能の導電性
エリアを保持するであろう。従って、サンドイッチ共通導電性電路のいずれか１
つは、いずれか１つの差動導電性電路の導電性エリアトップ及びボトムの合計よ
りも常に大きなトップ及びボトム導電性エリア合計を保持し、かつ、ファラディ
ーケージ状共通導電性シールド構成のいずれかの共通導電性電路の導電性エリア
によって常に殆ど完全に物理的にシールドされるであろう。
共通導電性電路８０４／８０４−ＩＭと、図４において電路８０９の上方に位置
している共通導電性電路８１０（図３に図示せず）との間にサンドイッチされて
いる。バイパス電路８０９の上方及び下方に位置しているのは、誘電体材料或い
は媒体８０１である。共通導電性電路８０４／８０４−ＩＭ及び８１０は、電路
８０９と同様に、全て、前記導電性電路用途のそれぞれの間の製造プロセス中に
配置或いは堆積される所定の誘電体材料又は媒体８０１の一般的パラレル挿入に
よって互いから分離される。導電性共通電路８６０／８６０−ＩＭ、８４０，８
０４／８０４−ＩＭ、８１０，８３０，及び８５０／８５０−ＩＭは、具体例８
００Ｂの外側エッジから所定の距離８１４だけオフセットしている。さらに、差
動導電性電路８０９の全ては、差動導電性電路８０９の外側エッジ８０３が、共
通導電性電路のエッジ８０５によってオーバーラップされるように、具体例８０
０Ｂの外側エッジから追加の距離８０６だけオフセットしている。従って、差動
導電性電路８０９は、合計導電性エリアを計算するとき、いずれかの前記共通導
電性電路の導電性エリアの内のいずれか１つの導電性エリアよりも常に小さな導
電性エリアを構成する。共通導電性電路は通常全て、一般的構成におけるのと同
様に、エリアサイズが他のものと類似している殆ど同じ製造性制御可能の導電性
エリアを保持するであろう。従って、サンドイッチ共通導電性電路のいずれか１
つは、いずれか１つの差動導電性電路の導電性エリアトップ及びボトムの合計よ
りも常に大きなトップ及びボトム導電性エリア合計を保持し、かつ、ファラディ
ーケージ状共通導電性シールド構成のいずれかの共通導電性電路の導電性エリア
によって常に殆ど完全に物理的にシールドされるであろう。
【０１１５】
図４を参照すると、共通電路８６０／８６０−ＩＭ、８４０、８０４／８０４
−ＩＭ、８１０，８３０，及び８５０／８５０−ＩＭがまた、インターポーザー
要素の支持及び外側ケーシングを提供する誘電体材料８０１によって取り囲まれ
ている。導電性接続材料又は構成８０２Ａ及び８０２Ｂは、図４に示されるよう
に、かつ図３において８０４／８０４−ＩＭに対して示されるように、少なくと
も２つの側で構成２０の前記共通電路の前記共通シールド電路構成エッジ８０５
の一部に貼り付けられる。これによって、このタイプの具体例において電気的調
整機能が適切に作用するのを可能にする。構成２０をさらにより小さな対になっ
たケージ状導電性構成部分に分解すると、例えば導電性構成９００Ａが明らかに
なり、かつこれはさらに、共通導電性電路８０４／８０４−ＩＭ、８０８及び８
１０のそれぞれから構成され、そして今、共通導電性材料接続８０２Ａ及び８０
２Ｂと一緒になって、より大きな構成２０の単一の共通導電性センター構成９０
０Ａを形成し、そしてこれは、もし個々に、かつ１つの回路内に同様な方法で接
続されるように構成されるならば、９００Ａの１つの共通導電性ケージ状構成と
して単独で十分に動作する。
−ＩＭ、８１０，８３０，及び８５０／８５０−ＩＭがまた、インターポーザー
要素の支持及び外側ケーシングを提供する誘電体材料８０１によって取り囲まれ
ている。導電性接続材料又は構成８０２Ａ及び８０２Ｂは、図４に示されるよう
に、かつ図３において８０４／８０４−ＩＭに対して示されるように、少なくと
も２つの側で構成２０の前記共通電路の前記共通シールド電路構成エッジ８０５
の一部に貼り付けられる。これによって、このタイプの具体例において電気的調
整機能が適切に作用するのを可能にする。構成２０をさらにより小さな対になっ
たケージ状導電性構成部分に分解すると、例えば導電性構成９００Ａが明らかに
なり、かつこれはさらに、共通導電性電路８０４／８０４−ＩＭ、８０８及び８
１０のそれぞれから構成され、そして今、共通導電性材料接続８０２Ａ及び８０
２Ｂと一緒になって、より大きな構成２０の単一の共通導電性センター構成９０
０Ａを形成し、そしてこれは、もし個々に、かつ１つの回路内に同様な方法で接
続されるように構成されるならば、９００Ａの１つの共通導電性ケージ状構成と
して単独で十分に動作する。
【０１１６】
追加の差動導電性電路（図示せず）を調整するために、共通導電性電路を利用
するインターポーザーのより大きな積み重ねの一部として、電極が、図３に示さ
れるようなバイパスのために、或いは、図示しないが、しかし、ここで参照した
継続中の出願には開示されている貫通接続構成のために、所定の方法で追加する
ことができるであろう。適切なデバイス機能のために必要とされる全てについて
いえば、導電性接続材料８０２Ａ及び８０２Ｂがそれぞれの共通導電性電路の共
通電路エッジ電極８０５のある部分と物理的及び電気的接触を維持する限り、そ
して、それぞれのあらゆる差動電路が少なくとも２つの共通導電性電路によって
サンドイッチされ、かつ、差動電極を積み重ねるが、依然として分離するように
全体的に等しい距離８０６で、前記差動導電性電路が引っ込められる限り、各具
体例は、今説明したように導電性材料エリアに関してバランスした方法でユニッ
ト最小化及び抑制機能を作用させることができる。
するインターポーザーのより大きな積み重ねの一部として、電極が、図３に示さ
れるようなバイパスのために、或いは、図示しないが、しかし、ここで参照した
継続中の出願には開示されている貫通接続構成のために、所定の方法で追加する
ことができるであろう。適切なデバイス機能のために必要とされる全てについて
いえば、導電性接続材料８０２Ａ及び８０２Ｂがそれぞれの共通導電性電路の共
通電路エッジ電極８０５のある部分と物理的及び電気的接触を維持する限り、そ
して、それぞれのあらゆる差動電路が少なくとも２つの共通導電性電路によって
サンドイッチされ、かつ、差動電極を積み重ねるが、依然として分離するように
全体的に等しい距離８０６で、前記差動導電性電路が引っ込められる限り、各具
体例は、今説明したように導電性材料エリアに関してバランスした方法でユニッ
ト最小化及び抑制機能を作用させることができる。
【０１１７】
図４に戻ると、図３における８０９及び８１８（図示せず）に同様な導電性電
路から成る対になった差動エネルギー伝搬シールドコンテナーは、導電性接続材
料又は構成８０２Ａ及び８０２Ｂを利用するであろう。そして、これは、従来技
術の方法を使ってなすことができるように、典型的回路システムにおいて導電性
電路を互いに電気的に接続するためにこの技術分野において使用される一般的に
公知の導電性材料から構成される。
路から成る対になった差動エネルギー伝搬シールドコンテナーは、導電性接続材
料又は構成８０２Ａ及び８０２Ｂを利用するであろう。そして、これは、従来技
術の方法を使ってなすことができるように、典型的回路システムにおいて導電性
電路を互いに電気的に接続するためにこの技術分野において使用される一般的に
公知の導電性材料から構成される。
【０１１８】
図４の具体例２０が回路内に配置されて電圧を印加される前に、構成８０２Ａ
及び８０２Ｂは、典型的回路システムにおいて導電性電路を互いに電気的に接続
し、かつ、それぞれの導電性構成８０２Ａ及び８０２Ｂの間に、何らの導電性遮
断或いはギャップも無く、良好な電気的接続を、外部に位置した導電性電路或い
はエリア（図示せず）若しくは同じ外部導電性電路（図示せず）に提供すべきで
ある。
及び８０２Ｂは、典型的回路システムにおいて導電性電路を互いに電気的に接続
し、かつ、それぞれの導電性構成８０２Ａ及び８０２Ｂの間に、何らの導電性遮
断或いはギャップも無く、良好な電気的接続を、外部に位置した導電性電路或い
はエリア（図示せず）若しくは同じ外部導電性電路（図示せず）に提供すべきで
ある。
【０１１９】
図３において、単一のケージ状構成８００Ｂは、内部に収容された差動電極８
１８（図示せず）、及び導電性電路延長構成８１２Ａ及び８１２Ｂ（図示せず）
と共に出口／入口セクション８１２Ａ及び８１２Ｂ（図示せず）が、互いに関し
て一般的に相対する配置位置内に位置決めされ、或いはマルチ対用途において対
にして位置決めされるのを除いて、単一のケージ状構成８００Ｃと同一にし、そ
して、出口／入口セクション８１２Ａを持つ導電性構成８０９Ａの導電性電路差
動電極に対して、全体的に相対する方向、略１８０°にすることのできる出口／
入口セクション８１２Ｂ（図示せず）を持つ導電性構成８０９Ｂ（図示せず）の
相互の導電性電路差動電極と電気的にバランスさせて動作するであろう。これら
２つの共通の導電性ケージ状構成又は共通コンテナー８００Ｃ及び８００Ｂ内に
収容された差動構成は、位置決めされかつ電気的にパラレル関係にあるが、しか
し、最も重要なことに、構成９００Ａを含む構成８００Ｃ及び８００Ｂは、同じ
中央共通導電性共有電路８０４／８０４−ＩＭを共有し、かつこれは、個々に取
り出すとき、それぞれより小さなケージ状構成８００Ｃ及び８００Ｂの一部を構
成する。８００Ｃ及び８００Ｂは一緒になって、二重或いは対になったシールド
共通導電性電路コンテナーとして作用する単一のより大きな導電性ファラディー
ケージ状共通導電性シールド構成９００Ａを構成する。
１８（図示せず）、及び導電性電路延長構成８１２Ａ及び８１２Ｂ（図示せず）
と共に出口／入口セクション８１２Ａ及び８１２Ｂ（図示せず）が、互いに関し
て一般的に相対する配置位置内に位置決めされ、或いはマルチ対用途において対
にして位置決めされるのを除いて、単一のケージ状構成８００Ｃと同一にし、そ
して、出口／入口セクション８１２Ａを持つ導電性構成８０９Ａの導電性電路差
動電極に対して、全体的に相対する方向、略１８０°にすることのできる出口／
入口セクション８１２Ｂ（図示せず）を持つ導電性構成８０９Ｂ（図示せず）の
相互の導電性電路差動電極と電気的にバランスさせて動作するであろう。これら
２つの共通の導電性ケージ状構成又は共通コンテナー８００Ｃ及び８００Ｂ内に
収容された差動構成は、位置決めされかつ電気的にパラレル関係にあるが、しか
し、最も重要なことに、構成９００Ａを含む構成８００Ｃ及び８００Ｂは、同じ
中央共通導電性共有電路８０４／８０４−ＩＭを共有し、かつこれは、個々に取
り出すとき、それぞれより小さなケージ状構成８００Ｃ及び８００Ｂの一部を構
成する。８００Ｃ及び８００Ｂは一緒になって、二重或いは対になったシールド
共通導電性電路コンテナーとして作用する単一のより大きな導電性ファラディー
ケージ状共通導電性シールド構成９００Ａを構成する。
【０１２０】
各コンテナー８００Ｃ及び８００Ｂは、同じサイズの等しい数にすることがで
き、かつ、より大きな構成９００Ａ内で互いに物理的に必ずしも相対する必要は
ない差動電極は、それぞれ全体的に物理的かつ電気的にパラレルに位置決めされ
る。リフラックスハンダ導電性エポキシー及び接着剤など（図示せず）のような
通常に受け入れられる工業上のいかなる接着方法によっても、共通導電性材料接
続８０２Ａ及び８０２Ｂによって同じ外部共通導電性のパスエリアに取り付けら
れて、付勢されるとき、共同する個々のシールド状構成８００Ｃ及び８００Ｂを
持つより大きな導電性ファラディーケージ状共通導電性シールド構成９００Ａは
、付勢されて電気的に一つになる。
き、かつ、より大きな構成９００Ａ内で互いに物理的に必ずしも相対する必要は
ない差動電極は、それぞれ全体的に物理的かつ電気的にパラレルに位置決めされ
る。リフラックスハンダ導電性エポキシー及び接着剤など（図示せず）のような
通常に受け入れられる工業上のいかなる接着方法によっても、共通導電性材料接
続８０２Ａ及び８０２Ｂによって同じ外部共通導電性のパスエリアに取り付けら
れて、付勢されるとき、共同する個々のシールド状構成８００Ｃ及び８００Ｂを
持つより大きな導電性ファラディーケージ状共通導電性シールド構成９００Ａは
、付勢されて電気的に一つになる。
【０１２１】
共通導電性電極の所定の配置が、図４に示されており、中央共通シールド８０
４／８０４−ＩＭと共に共通導電性電極８１０及び８０８は、外部共通導電性電
路或いはエリアに、共通導電性材料接続８０２Ａ及び８０２Ｂにより接続され、
かつこれらは、１つの共通導電性ケージ状構成９００Ａを構成するエレメントの
いくつかである。共通導電性ケージ状８００Ｂは、本発明の要素、すなわち、回
路アーキテクチャーを持つエネルギー調整インターポーザーである。 差動電極８０９及び８１８（図示せず）の間の挿入に関して中央共通導電性共
有電路８０４／８０４−ＩＭは、外側の２つの追加のサンドイッチ共通電極電路
８０８及び８１０を、非付勢のファラディーケージ状導電性シールド構成９００
Ａと考える必要がある。さらに進むために、中央共通電路８０４／８０４−ＩＭ
は、両方の差動電極８０９及び８１８によって同時に使用されるが、しかし、電
荷切り替えに関して反対の結果をもたらすであろう。
４／８０４−ＩＭと共に共通導電性電極８１０及び８０８は、外部共通導電性電
路或いはエリアに、共通導電性材料接続８０２Ａ及び８０２Ｂにより接続され、
かつこれらは、１つの共通導電性ケージ状構成９００Ａを構成するエレメントの
いくつかである。共通導電性ケージ状８００Ｂは、本発明の要素、すなわち、回
路アーキテクチャーを持つエネルギー調整インターポーザーである。 差動電極８０９及び８１８（図示せず）の間の挿入に関して中央共通導電性共
有電路８０４／８０４−ＩＭは、外側の２つの追加のサンドイッチ共通電極電路
８０８及び８１０を、非付勢のファラディーケージ状導電性シールド構成９００
Ａと考える必要がある。さらに進むために、中央共通電路８０４／８０４−ＩＭ
は、両方の差動電極８０９及び８１８によって同時に使用されるが、しかし、電
荷切り替えに関して反対の結果をもたらすであろう。
【０１２２】
共通導電性電路８０４／８０４−ＩＭを参照する以下のセクションはまた、共
通導電性電路８０８及び８１０に適用される。共通導電性電路８０４／８０４−
ＩＭは、本発明のエッジから距離８１４だけオフセットしている。共通導電性電
路電極８０４／８０４−ＩＭの１以上の部分８１１Ａ及び８１１Ｂは、材料８０
１を通って延び、かつ、共通導電性バンド又は導電性材料構成８０２Ａ及び８０
２Ｂに取り付けられる。図示されていないけれども、共通構成８０２Ａ及び８０
２Ｂは、共通導電性電路８０４／８０４−ＩＭ、８０８及び８１０を相互に、か
つ、もし使用されるならば全ての他の共通導電性電路（８６０／８６０−ＩＭ、
８４０，８３０及び８６０／８６０−ＩＭ）に、電気的に接続する。
通導電性電路８０８及び８１０に適用される。共通導電性電路８０４／８０４−
ＩＭは、本発明のエッジから距離８１４だけオフセットしている。共通導電性電
路電極８０４／８０４−ＩＭの１以上の部分８１１Ａ及び８１１Ｂは、材料８０
１を通って延び、かつ、共通導電性バンド又は導電性材料構成８０２Ａ及び８０
２Ｂに取り付けられる。図示されていないけれども、共通構成８０２Ａ及び８０
２Ｂは、共通導電性電路８０４／８０４−ＩＭ、８０８及び８１０を相互に、か
つ、もし使用されるならば全ての他の共通導電性電路（８６０／８６０−ＩＭ、
８４０，８３０及び８６０／８６０−ＩＭ）に、電気的に接続する。
【０１２３】
図３のこのオフセット距離及びエリア８０６は、共通導電性電路８０４／８０
４−ＩＭを電極電路８０９を越えて延長させて、電極電路８０９のエッジ８０３
を越えて延長させるために通常に行われるかもしれないエネルギーフラックスフ
ィールド（図示せず）の一部に対してシールドを提供するが、しかし、それは、
８１８のような他の内部電極電路（図示せず）の間、或いは外部差動電極電路要
素に結合される近距離フィールドの減少又は最小化をもたらす付勢されたファラ
ディーケージ状システムの静電シールド効果に対するものではない。水平オフセ
ット８０６は、電極電路８０９と共通導電性電路８０４／８０４−ＩＭの間の垂
直距離８０６の略０−２０＋倍として述べることができる。オフセット距離８０
６は、特別の用途に対して最適化することができるが、しかし、それぞれの電路
の間の全オーバラップ距離８０６は、製造公差が許されるが、理想的には略同じ
である。構成９００Ａ又は構成２０の静電シールド機能（図示せず）を妥協しな
い限り、電路間の距離及びエリア８０６における小さなサイズ差は、重要ではな
い。
４−ＩＭを電極電路８０９を越えて延長させて、電極電路８０９のエッジ８０３
を越えて延長させるために通常に行われるかもしれないエネルギーフラックスフ
ィールド（図示せず）の一部に対してシールドを提供するが、しかし、それは、
８１８のような他の内部電極電路（図示せず）の間、或いは外部差動電極電路要
素に結合される近距離フィールドの減少又は最小化をもたらす付勢されたファラ
ディーケージ状システムの静電シールド効果に対するものではない。水平オフセ
ット８０６は、電極電路８０９と共通導電性電路８０４／８０４−ＩＭの間の垂
直距離８０６の略０−２０＋倍として述べることができる。オフセット距離８０
６は、特別の用途に対して最適化することができるが、しかし、それぞれの電路
の間の全オーバラップ距離８０６は、製造公差が許されるが、理想的には略同じ
である。構成９００Ａ又は構成２０の静電シールド機能（図示せず）を妥協しな
い限り、電路間の距離及びエリア８０６における小さなサイズ差は、重要ではな
い。
【０１２４】
それぞれ８００Ｂのいずれかのサイドで、電極８０９の外部に位置したエネル
ギー電路（図示せず）に電極８０９を接続するために、電極８０９は１つ又は複
数の部分８１２を有するかもしれず、かつこれらは、共通導電性電路８０４／８
０４−ＩＭ及び８０８のエッジ８０５を越えて接続エリア８１２Ａ及び８１２Ｂ
にまで延び、そしてこれらは次に、導電性電路材料、蒸着、或いは電極８０９Ａ
及び８０９Ｂに導電的に接続されて、エネルギー電路（図示せず）にいずれかの
サイドで、バイパス電極８０９を電気的に接続させる。エレメント８１３は、イ
ンターポーザー発明（図示せず）内で行われる３次元エネルギー調整機能のセン
ター軸ポイントのダイナミック表示であり、かつ、付勢回路内において具体例の
最終サイズ、形状及び位置に関係している。
ギー電路（図示せず）に電極８０９を接続するために、電極８０９は１つ又は複
数の部分８１２を有するかもしれず、かつこれらは、共通導電性電路８０４／８
０４−ＩＭ及び８０８のエッジ８０５を越えて接続エリア８１２Ａ及び８１２Ｂ
にまで延び、そしてこれらは次に、導電性電路材料、蒸着、或いは電極８０９Ａ
及び８０９Ｂに導電的に接続されて、エネルギー電路（図示せず）にいずれかの
サイドで、バイパス電極８０９を電気的に接続させる。エレメント８１３は、イ
ンターポーザー発明（図示せず）内で行われる３次元エネルギー調整機能のセン
ター軸ポイントのダイナミック表示であり、かつ、付勢回路内において具体例の
最終サイズ、形状及び位置に関係している。
【０１２５】
さて、図４を参照すると、（出願人のディスクリート、非インターポーザーエ
ネルギー調整器と共に使用するための）汎用のマルチ機能共通導電性シールド構
成の概念が示されている。汎用のマルチ機能共通導電性シールド構成２０は、図
示されるようにマルチプル積み重ね共通導電性ケージ状構成９００Ａ、９００Ｂ
、及び９００Ｃからなり、そしてこれは次に、全体的にパラレル関係で、（それ
ぞれ全体的に８００Ｘとして参照される）マルチプル積み重ね共通導電性ケージ
状構成又はコンテナー８００Ａ，８００Ｂ、及び８００Ｃから構成される。それ
ぞれの共通導電性ケージ状構成８００Ｘは、少なくとも２つの共通導電性電路電
極８３０，８１０，８０４／８０４−ＩＭ、８０８、又は８４０から構成される
。積み重ねた共通導電性ケージ状構成８００Ｘの数は、ここに示した数に限定さ
れず、いずれかの偶数にすることができる。このように、積み重ね共通導電性ケ
ージ状構成９００Ｘの数はまた、ここに示した数に限定されず、偶数又は奇数に
することができるであろう。図示されていないけれども、他の用途において、各
対になった共通導電性ケージ状構成８００Ｘは、図３に関して前述したように少
なくとも１つの導電性電路電極をサンドイッチする。共通導電性ケージ状構成８
００Ｘは、それらが対になっており、かつ対になった導電性電路のいかなるタイ
プも、個々の共通導電性ケージ状構成８００Ｘ内に挿入することができるという
事実を強調するために別々に示されている。従って、共通導電性ケージ状構成８
００Ｘは、それぞれ９００Ｂ、９００Ａ及び９００Ｃとして記述されるより大き
な共通導電性ケージ状構成９００Ｘを構成するために一緒に対になるとき、汎用
の用途を有し、かつ、シリコン内に埋め込まれるか、或いはＰＣＢディスクリー
ト要素ネットワークなどの一部として（それに限定されない）、ディスクリート
又は非ディスクリート構成において対になった導電性電路と組み合わせて使用す
ることができる。
ネルギー調整器と共に使用するための）汎用のマルチ機能共通導電性シールド構
成の概念が示されている。汎用のマルチ機能共通導電性シールド構成２０は、図
示されるようにマルチプル積み重ね共通導電性ケージ状構成９００Ａ、９００Ｂ
、及び９００Ｃからなり、そしてこれは次に、全体的にパラレル関係で、（それ
ぞれ全体的に８００Ｘとして参照される）マルチプル積み重ね共通導電性ケージ
状構成又はコンテナー８００Ａ，８００Ｂ、及び８００Ｃから構成される。それ
ぞれの共通導電性ケージ状構成８００Ｘは、少なくとも２つの共通導電性電路電
極８３０，８１０，８０４／８０４−ＩＭ、８０８、又は８４０から構成される
。積み重ねた共通導電性ケージ状構成８００Ｘの数は、ここに示した数に限定さ
れず、いずれかの偶数にすることができる。このように、積み重ね共通導電性ケ
ージ状構成９００Ｘの数はまた、ここに示した数に限定されず、偶数又は奇数に
することができるであろう。図示されていないけれども、他の用途において、各
対になった共通導電性ケージ状構成８００Ｘは、図３に関して前述したように少
なくとも１つの導電性電路電極をサンドイッチする。共通導電性ケージ状構成８
００Ｘは、それらが対になっており、かつ対になった導電性電路のいかなるタイ
プも、個々の共通導電性ケージ状構成８００Ｘ内に挿入することができるという
事実を強調するために別々に示されている。従って、共通導電性ケージ状構成８
００Ｘは、それぞれ９００Ｂ、９００Ａ及び９００Ｃとして記述されるより大き
な共通導電性ケージ状構成９００Ｘを構成するために一緒に対になるとき、汎用
の用途を有し、かつ、シリコン内に埋め込まれるか、或いはＰＣＢディスクリー
ト要素ネットワークなどの一部として（それに限定されない）、ディスクリート
又は非ディスクリート構成において対になった導電性電路と組み合わせて使用す
ることができる。
【０１２６】
共通導電性電路電極８３０，８１０，８０４／８０４−ＩＭ、８０８，８４０
は全て、外部導電性エリア（図示せず）に接続点を提供する８０２Ａ及び８０２
Ｂで示されるように、導電的に相互接続されている。各共通導電性電路電極８３
０，８１０，８０４／８０４−ＩＭ、８０８，８４０は、エッジ８０５までの誘
電体材料８０１上に形成され、かつまた、誘電体材料８０１から成る両側バンド
を浮き彫りにする。
は全て、外部導電性エリア（図示せず）に接続点を提供する８０２Ａ及び８０２
Ｂで示されるように、導電的に相互接続されている。各共通導電性電路電極８３
０，８１０，８０４／８０４−ＩＭ、８０８，８４０は、エッジ８０５までの誘
電体材料８０１上に形成され、かつまた、誘電体材料８０１から成る両側バンド
を浮き彫りにする。
【０１２７】
図３において記述したように、誘電体材料８０１は、ここでサンドイッチされ
た導電性電路電極（図示せず）から、個々の共通導電性電路電極８３０，８１０
，８０４／８０４−ＩＭ、８０８，８４０を導電的に分離する。さらに、図３に
関して前述したように、より大きなケージ９００Ａを構成する最少の２つのケー
ジ、例えば８００Ｂ及び８００Ｃは、本発明の積み重ね具体例の全てにおいて使
用するためのマルチ機能のライン調整構成を形成するために必要とされる。従っ
て、それぞれ９００Ａ、９００Ｂ、及び９００Ｃ当たり、図４に表されるように
、最少の２つの必要とされる共通導電性ケージ状構成８００Ｘがある。使用され
るシールド層の総計或いは最終形態を得るプロセスがどうなろうと、（誘電体材
料などを除外する）任意のシーケンスの非常に基本的な共通導電性電路製造結果
は、次のような具体例構成として現れるべきである。第１の共通導電性電路、そ
れから導電性電路（図示せず）、それから第２の共通導電性電路、第２の導電性
電路（図示せず）、そして第３の共通導電性電路である。上記の第２の共通導電
性電路は、中央に位置したエレメントになる。所望の電路の追加の積み重ねに対
して、製造シーケンスの追加の結果は、例えば以下のように、第３の導電性電路
（図示せず）、それから第４の共通導電性電路、第４の導電性電路（図示せず）
、それから第５の共通導電性電路を生じるであろう。もし、イメージシールド構
成が、電路８５０／８５０−ＩＭ及び８６０／８６０−ＩＭとして図４に示され
るように使用されることが望まれるならば、共通導電性電路８５０／８５０−Ｉ
Ｍ及び８６０／８６０−ＩＭをサンドイッチする最後のセットが付加される以外
の第１の層結果に差はない。再び、ほとんど任意の製造シーケンスの結果は以下
の通りである。（誘電体材料などを除外して）８６０／８６０−ＩＭ共通導電性
電路が配置され、それから、第１の共通導電性電路、それから導電性電路（図示
せず）、それから第２の共通導電性電路、第２の導電性電路（図示せず）、そし
て第３の共通導電性電路、第３の導電性電路（図示せず）、それから第４の共通
導電性電路、第４の導電性電路（図示せず）、それから第５の共通導電性電路、
最後に８５０／８５０−ＩＭ共通導電性電路が、図４におけるこの例のための構
成を生じるであろう。要するに、出願人のディスクリート、非インターポーザー
エネルギー調整器の大部分のチップ、非貫通孔具体例は、３つの共通導電性電極
８０８（図示せず）及び８０４／８０４−ＩＭ及び８１０（図示せず）の間にサ
ンドイッチされた最少の２つの電極８０９及び８０９’（図示せず）を有し、か
つ、外部構成８０９Ａ及び８０９Ａ’（図示せず）に接続される最少の２つの電
極８０９及び８０９’（図示せず）を有するであろう。外部構成８０２Ａ及び８
０２Ｂに接続された３つの共通導電性電極８０８（図示せず）及び８０４／８０
４−ＩＭ及び８１０（図示せず）は、それぞれ、単一のより大きなファラディー
ケージ状構成９００Ａを形成するために導電的に１つと考えられるように接続さ
れる。従って、単一のより大きなファラディーケージ状構成９００Ａが、より大
きな外部導電性エリア（図示せず）に取り付けられるとき、この組み合わせは、
反対位相或いは電荷で、ケージ状構成９００Ａ内にサンドイッチされた導体８０
９及び８０９’（図示せず）に沿ってエネルギー伝搬時に、付勢されたライン調
整及びフィルター機能を同時に実行するのを助ける。接合された共通導電性及び
覆い隠すマルチプル共通シールド電路８０８（図示せず）及び８１０（図示せず
）の、共通の中央に位置した共通導電性電路８０４／８０４−ＩＭとのそれぞれ
の接続は、図５Ｂに示されるように、外部導電性エレメント６８０３の延長のよ
うになり、かつ、前記共通導電性エレメントが、誘電体媒体を収容する距離だけ
図５Ｂに示された６８０３のように、外部導電性エレメントの延長から分離され
るが、それ自身サンドイッチされている補完的な位相差のある差動電極に関して
、ミクロン単位の距離分離或いは‘ループエリア’を有するようなマルチプルパ
ラレル態様で挿入されるであろう。
た導電性電路電極（図示せず）から、個々の共通導電性電路電極８３０，８１０
，８０４／８０４−ＩＭ、８０８，８４０を導電的に分離する。さらに、図３に
関して前述したように、より大きなケージ９００Ａを構成する最少の２つのケー
ジ、例えば８００Ｂ及び８００Ｃは、本発明の積み重ね具体例の全てにおいて使
用するためのマルチ機能のライン調整構成を形成するために必要とされる。従っ
て、それぞれ９００Ａ、９００Ｂ、及び９００Ｃ当たり、図４に表されるように
、最少の２つの必要とされる共通導電性ケージ状構成８００Ｘがある。使用され
るシールド層の総計或いは最終形態を得るプロセスがどうなろうと、（誘電体材
料などを除外する）任意のシーケンスの非常に基本的な共通導電性電路製造結果
は、次のような具体例構成として現れるべきである。第１の共通導電性電路、そ
れから導電性電路（図示せず）、それから第２の共通導電性電路、第２の導電性
電路（図示せず）、そして第３の共通導電性電路である。上記の第２の共通導電
性電路は、中央に位置したエレメントになる。所望の電路の追加の積み重ねに対
して、製造シーケンスの追加の結果は、例えば以下のように、第３の導電性電路
（図示せず）、それから第４の共通導電性電路、第４の導電性電路（図示せず）
、それから第５の共通導電性電路を生じるであろう。もし、イメージシールド構
成が、電路８５０／８５０−ＩＭ及び８６０／８６０−ＩＭとして図４に示され
るように使用されることが望まれるならば、共通導電性電路８５０／８５０−Ｉ
Ｍ及び８６０／８６０−ＩＭをサンドイッチする最後のセットが付加される以外
の第１の層結果に差はない。再び、ほとんど任意の製造シーケンスの結果は以下
の通りである。（誘電体材料などを除外して）８６０／８６０−ＩＭ共通導電性
電路が配置され、それから、第１の共通導電性電路、それから導電性電路（図示
せず）、それから第２の共通導電性電路、第２の導電性電路（図示せず）、そし
て第３の共通導電性電路、第３の導電性電路（図示せず）、それから第４の共通
導電性電路、第４の導電性電路（図示せず）、それから第５の共通導電性電路、
最後に８５０／８５０−ＩＭ共通導電性電路が、図４におけるこの例のための構
成を生じるであろう。要するに、出願人のディスクリート、非インターポーザー
エネルギー調整器の大部分のチップ、非貫通孔具体例は、３つの共通導電性電極
８０８（図示せず）及び８０４／８０４−ＩＭ及び８１０（図示せず）の間にサ
ンドイッチされた最少の２つの電極８０９及び８０９’（図示せず）を有し、か
つ、外部構成８０９Ａ及び８０９Ａ’（図示せず）に接続される最少の２つの電
極８０９及び８０９’（図示せず）を有するであろう。外部構成８０２Ａ及び８
０２Ｂに接続された３つの共通導電性電極８０８（図示せず）及び８０４／８０
４−ＩＭ及び８１０（図示せず）は、それぞれ、単一のより大きなファラディー
ケージ状構成９００Ａを形成するために導電的に１つと考えられるように接続さ
れる。従って、単一のより大きなファラディーケージ状構成９００Ａが、より大
きな外部導電性エリア（図示せず）に取り付けられるとき、この組み合わせは、
反対位相或いは電荷で、ケージ状構成９００Ａ内にサンドイッチされた導体８０
９及び８０９’（図示せず）に沿ってエネルギー伝搬時に、付勢されたライン調
整及びフィルター機能を同時に実行するのを助ける。接合された共通導電性及び
覆い隠すマルチプル共通シールド電路８０８（図示せず）及び８１０（図示せず
）の、共通の中央に位置した共通導電性電路８０４／８０４−ＩＭとのそれぞれ
の接続は、図５Ｂに示されるように、外部導電性エレメント６８０３の延長のよ
うになり、かつ、前記共通導電性エレメントが、誘電体媒体を収容する距離だけ
図５Ｂに示された６８０３のように、外部導電性エレメントの延長から分離され
るが、それ自身サンドイッチされている補完的な位相差のある差動電極に関して
、ミクロン単位の距離分離或いは‘ループエリア’を有するようなマルチプルパ
ラレル態様で挿入されるであろう。
【０１２８】
これによって、図５Ｂに示される６８０３のような外部導電性エレメントの延
長が、とりわけ静電シールド機能を実行するのを可能にし、かつこれによって、
今説明したように、付勢された組み合わせが、アセンブリ９００Ａの差動導体８
０９及び８０９’（図示せず）の前記一部上を或いはそれに沿ってエネルギーが
伝搬するときに効率的な同時調整をしかつ増強するであろう。組み合わされた共
通導電性９００Ａの内部及び外部パラレル配置グループ分けはまた、図５Ａと共
に以下にさらに説明するアクティブアセンブリ負荷に導電性電路（図示せず）に
沿って伝搬するとき、エネルギーの前記部分によって使用される前記差動導体８
０９及び８０９’（図示せず）から逃れるか若しくはそこに入ることのできる不
所望の寄生及び電磁放出を打ち消すか或いは抑制するであろう。
長が、とりわけ静電シールド機能を実行するのを可能にし、かつこれによって、
今説明したように、付勢された組み合わせが、アセンブリ９００Ａの差動導体８
０９及び８０９’（図示せず）の前記一部上を或いはそれに沿ってエネルギーが
伝搬するときに効率的な同時調整をしかつ増強するであろう。組み合わされた共
通導電性９００Ａの内部及び外部パラレル配置グループ分けはまた、図５Ａと共
に以下にさらに説明するアクティブアセンブリ負荷に導電性電路（図示せず）に
沿って伝搬するとき、エネルギーの前記部分によって使用される前記差動導体８
０９及び８０９’（図示せず）から逃れるか若しくはそこに入ることのできる不
所望の寄生及び電磁放出を打ち消すか或いは抑制するであろう。
【０１２９】
図５Ａと図５Ｂの両方を参照すると、バイパスシールド構成６８００は、エレ
メント６８０８，６８１０，６８１１，６８１２と接続されて付勢される中央共
通導電性共有電路６８０４を備え、そしてこれは、６８０４−ＩＭ、６８１１−
ＩＭの作成によって、回路（図示せず）にゼロボルト基準を形成し、かつこれは
、共通に取り付けられるアクティブ回路エレメント（図示せず）のみに関して形
成されるが、しかし、外部導電性面６８０３に接続手段６８０５によって６８０
２Ａ及び６８０２Ｂの接続前ではない。付勢によって、回路（図示せず）は、エ
ネルギーソース（図示せず）及びエネルギー利用負荷によって使用される受動的
動作の汎用マルチ機能共通導電性シールド構成６８００を含み、前記回路（図示
せず）内の付勢されたアクティブコンポーネント（図示せず）が、前記エネルギ
ー部分を要求するとき、伝搬エネルギーをバランスさせた方法で利用可能であろ
う。今説明した６８０３への接続連鎖内の共通導電性エレメントの全ての部分を
含む前述したようなエレメントは、前記付勢された回路エレメント６８０７，６
８２０，６８０９，６８２１、ゼロボルト基準、６８１１−ＩＭ、６８０４−Ｉ
Ｍ、６８１２−ＩＭのそれぞれのために作成され、そして、中央共通導電性共有
電路６８０４は、回路（図示せず）内の結合エネルギーを電気的にバランスさせ
て、第３の共通電気的ノードを形成して、差動導電性電路６８０９及び６８０７
及びそれらの個々の導電性結合エレメント６８２０及び６８２１によって利用さ
れる２つの別個の差動ノードを分離させる。
メント６８０８，６８１０，６８１１，６８１２と接続されて付勢される中央共
通導電性共有電路６８０４を備え、そしてこれは、６８０４−ＩＭ、６８１１−
ＩＭの作成によって、回路（図示せず）にゼロボルト基準を形成し、かつこれは
、共通に取り付けられるアクティブ回路エレメント（図示せず）のみに関して形
成されるが、しかし、外部導電性面６８０３に接続手段６８０５によって６８０
２Ａ及び６８０２Ｂの接続前ではない。付勢によって、回路（図示せず）は、エ
ネルギーソース（図示せず）及びエネルギー利用負荷によって使用される受動的
動作の汎用マルチ機能共通導電性シールド構成６８００を含み、前記回路（図示
せず）内の付勢されたアクティブコンポーネント（図示せず）が、前記エネルギ
ー部分を要求するとき、伝搬エネルギーをバランスさせた方法で利用可能であろ
う。今説明した６８０３への接続連鎖内の共通導電性エレメントの全ての部分を
含む前述したようなエレメントは、前記付勢された回路エレメント６８０７，６
８２０，６８０９，６８２１、ゼロボルト基準、６８１１−ＩＭ、６８０４−Ｉ
Ｍ、６８１２−ＩＭのそれぞれのために作成され、そして、中央共通導電性共有
電路６８０４は、回路（図示せず）内の結合エネルギーを電気的にバランスさせ
て、第３の共通電気的ノードを形成して、差動導電性電路６８０９及び６８０７
及びそれらの個々の導電性結合エレメント６８２０及び６８２１によって利用さ
れる２つの別個の差動ノードを分離させる。
【０１３０】
バイパスシールド構成６８００を付勢回路に結合するために、差動導電性電路
６８０７及び６８０９はそれぞれ、２つの共通導電性シールド構成の内の１つに
挿入される。第１の共通導電性シールド構成１０００Ａは、共通導電性電路６８
１０及び中央共通導電性共有電路６８０４の間に形成される。第２の共通導電性
シールド構成１０００Ｂは、共通導電性電路６８０８と中央共通導電性共有電路
６８０４との間に形成される。バイパスシールド構成６８００を使用するために
、第１の差動導電性電路６８０７が、第１の共通導電性シールド構成内に置かれ
、かつ、誘電体材料６８０１によって共通導電性電路６８１０及び中央共通導電
性共有電路６８０４から分離される。誘電体材料６８０１は、第１の差動導電性
電路６８０７を、第１の共通導電性シールド構成から分離して電気的に絶縁する
。さらに、第２の差動導電性電路６８０９が第２の共通導電性シールド構成内に
置かれて、誘電体材料６８０１によって共通導電性電路６８０８及び中央共通導
電性共有電路６８０４から分離される。
６８０７及び６８０９はそれぞれ、２つの共通導電性シールド構成の内の１つに
挿入される。第１の共通導電性シールド構成１０００Ａは、共通導電性電路６８
１０及び中央共通導電性共有電路６８０４の間に形成される。第２の共通導電性
シールド構成１０００Ｂは、共通導電性電路６８０８と中央共通導電性共有電路
６８０４との間に形成される。バイパスシールド構成６８００を使用するために
、第１の差動導電性電路６８０７が、第１の共通導電性シールド構成内に置かれ
、かつ、誘電体材料６８０１によって共通導電性電路６８１０及び中央共通導電
性共有電路６８０４から分離される。誘電体材料６８０１は、第１の差動導電性
電路６８０７を、第１の共通導電性シールド構成から分離して電気的に絶縁する
。さらに、第２の差動導電性電路６８０９が第２の共通導電性シールド構成内に
置かれて、誘電体材料６８０１によって共通導電性電路６８０８及び中央共通導
電性共有電路６８０４から分離される。
【０１３１】
第１及び第２の差動導電性電路６８０７及び６８０９はそれぞれ、外部導電性
エネルギー電路６８２０及び６８２１にそれぞれ電気的に接続される。電気接続
は、限定するものではないが、ハンダ付け、抵抗性実装ソケット、導電性接着を
含む当業者に公知の手段によってなす事ができる。バイパスシールド構成６８０
０が完成すると、追加の外側シールド構成６８１１及び６８１２が、共通導電性
シールド構成１０００Ａと１０００Ｂの両方を、その間に挿入した誘電体材料６
８０１と共にサンドイッチする。外側共通導電性シールド６８１１及び６８１２
のそれぞれは、付勢されるとき前述のイメージ構成６８１１−ＩＭ及び６８１２
−ＩＭを形成し、かつこれは、シールド６８１１及び６８１２の外側導電性部分
（図示せず）及び外部共通導電性電極構成６８０２Ａ及び６８０２Ｂの外側導電
性部分を含み、そしてこれは、外部共通導電性構成６８０３によって６８０４−
ＩＭと共に比較的に大きなスキンエリア及びゼロボルト基準を形成する。外部共
通導電性電極構成６８０２Ａ及び６８０２Ｂ及び外側シールドイメージ構成６８
１１−ＩＭ及び６８１２−ＩＭの組み合わせによって形成される外側スキン面は
、この回路が付勢されて、６８０９及び６８０７差動導電性電路に関して追加の
エンベロープシールド構成として作用するとき、エネルギーを吸収する。もしバ
イパスシールド構成６８００が、ハンダ材料のような、公知の手段６８０５によ
ってエネルギー調整回路アセンブリ（ＥＣＣＡ）の外部共通導電性電路６８０３
に取り付けられるならば、エネルギー部分は、共通導電性構成エレメント６８１
２，６８０８，６８０４，６８１０，６８１１，６８０２Ａ及び６８０２Ｂによ
って内部に存在する低インピーダンス電路、及び外部接続６８０５に沿って、第
３の導電性電路６８０３に移動し、そしてこの電路６８０３によってそのソース
に戻ることができる。
エネルギー電路６８２０及び６８２１にそれぞれ電気的に接続される。電気接続
は、限定するものではないが、ハンダ付け、抵抗性実装ソケット、導電性接着を
含む当業者に公知の手段によってなす事ができる。バイパスシールド構成６８０
０が完成すると、追加の外側シールド構成６８１１及び６８１２が、共通導電性
シールド構成１０００Ａと１０００Ｂの両方を、その間に挿入した誘電体材料６
８０１と共にサンドイッチする。外側共通導電性シールド６８１１及び６８１２
のそれぞれは、付勢されるとき前述のイメージ構成６８１１−ＩＭ及び６８１２
−ＩＭを形成し、かつこれは、シールド６８１１及び６８１２の外側導電性部分
（図示せず）及び外部共通導電性電極構成６８０２Ａ及び６８０２Ｂの外側導電
性部分を含み、そしてこれは、外部共通導電性構成６８０３によって６８０４−
ＩＭと共に比較的に大きなスキンエリア及びゼロボルト基準を形成する。外部共
通導電性電極構成６８０２Ａ及び６８０２Ｂ及び外側シールドイメージ構成６８
１１−ＩＭ及び６８１２−ＩＭの組み合わせによって形成される外側スキン面は
、この回路が付勢されて、６８０９及び６８０７差動導電性電路に関して追加の
エンベロープシールド構成として作用するとき、エネルギーを吸収する。もしバ
イパスシールド構成６８００が、ハンダ材料のような、公知の手段６８０５によ
ってエネルギー調整回路アセンブリ（ＥＣＣＡ）の外部共通導電性電路６８０３
に取り付けられるならば、エネルギー部分は、共通導電性構成エレメント６８１
２，６８０８，６８０４，６８１０，６８１１，６８０２Ａ及び６８０２Ｂによ
って内部に存在する低インピーダンス電路、及び外部接続６８０５に沿って、第
３の導電性電路６８０３に移動し、そしてこの電路６８０３によってそのソース
に戻ることができる。
【０１３２】
外部共通導電性電極構成６８０２Ａ及び６８０２Ｂは、この技術分野において
公知の手段によって電気回路に接続され、そしてそれ故、本発明は、ディスクリ
ート構成に限定されず、例えば、集積回路のシリコン内に形成することができる
であろう。動作において、バイパスシールド構成６８００及び２つの共通導電性
シールド構成１０００Ａ及び１０００Ｂは、集中エリアＡＯＣ６８１３内のゼロ
ボルト基準６８０４−ＩＭ、６８１１−ＩＭ及び６８１２−ＩＭを効果的に拡大
する。
公知の手段によって電気回路に接続され、そしてそれ故、本発明は、ディスクリ
ート構成に限定されず、例えば、集積回路のシリコン内に形成することができる
であろう。動作において、バイパスシールド構成６８００及び２つの共通導電性
シールド構成１０００Ａ及び１０００Ｂは、集中エリアＡＯＣ６８１３内のゼロ
ボルト基準６８０４−ＩＭ、６８１１−ＩＭ及び６８１２−ＩＭを効果的に拡大
する。
【０１３３】
回路内で付勢されるときのバイパスシールド構成６８００の結果は、（両サイ
ドの矢印によって表された）外部で発生して内部に伝搬する寄生６８１６からの
物理的シールドを増加させ、かつ、共通導電性電路電極６８１２，６８０８，６
８０４，６８１０，６８１１，６８０２Ａ及び６８０２Ｂ面に沿って、外部導電
性電路６８０３まで、低インピーダンス路を形成する。静電機能（図示せず）は
エネルギー寄生６８１６に対して付勢状態で生じ、かつこれはまた、伝搬エネル
ギー部分を中断させることになる外部及び内部発生のエネルギー寄生６８１６部
分を表している。両サイド矢印は、シールドコンテナー内の寄生６８１６を捕捉
するために付勢状態で生じる静電機能を表す帯電電子交換を示している。両サイ
ド矢印はまた、同時を表しているが、しかし反対の電荷影響が、各コンテナー内
に位置する導電性材料の‘スキン’に沿って生じる。
ドの矢印によって表された）外部で発生して内部に伝搬する寄生６８１６からの
物理的シールドを増加させ、かつ、共通導電性電路電極６８１２，６８０８，６
８０４，６８１０，６８１１，６８０２Ａ及び６８０２Ｂ面に沿って、外部導電
性電路６８０３まで、低インピーダンス路を形成する。静電機能（図示せず）は
エネルギー寄生６８１６に対して付勢状態で生じ、かつこれはまた、伝搬エネル
ギー部分を中断させることになる外部及び内部発生のエネルギー寄生６８１６部
分を表している。両サイド矢印は、シールドコンテナー内の寄生６８１６を捕捉
するために付勢状態で生じる静電機能を表す帯電電子交換を示している。両サイ
ド矢印はまた、同時を表しているが、しかし反対の電荷影響が、各コンテナー内
に位置する導電性材料の‘スキン’に沿って生じる。
【０１３４】
さて、図６Ａに戻ると、回路アーキテクチャーと共に、表面取り付けエネルギ
ー調整インターポーザー３０の積み重ねシーケンスが示されている。インターポ
ーザー３０は、最少の２つの差動導電性電路３０３，３０５を備える。インター
ポーザー３０はまた、電気的に相互接続されてかつ上方及び下方の両方の差動導
電性電路３０３、３０５を取り囲む最少の３つの共通導電性電路層３０２，３０
４，３０６を備えて、前述したように、各対になった差動電路の周りに大きなフ
ァラディーケージ状共通導電性シールド構成を形成する。１つの具体例において
、インターポーザー３０はまた、外側共通導電性電路層３０２及び３０６上に積
み重ねられた追加の共通導電性電路層３０１／３０１−ＩＭ、３０７／３０７−
ＩＭ、又はイメージシールド層を備える。これらのイメージシールド層３０１／
３０１−ＩＭ，３０７／３０７−ＩＭはまた、他の共通導電性電路層３０２，３
０４及び３０６に電気的に相互接続される。中央に位置した共通導電性電路３０
４は、差動導電性電路３０３及び３０５を分離する。共通導電性電路３０４は、
それが、第１と第２の差動導電性電路３０３尾帯３０５の両方を取り囲むファラ
ディーケージ状導電性シールド構成の一部を形成するように共有される。
ー調整インターポーザー３０の積み重ねシーケンスが示されている。インターポ
ーザー３０は、最少の２つの差動導電性電路３０３，３０５を備える。インター
ポーザー３０はまた、電気的に相互接続されてかつ上方及び下方の両方の差動導
電性電路３０３、３０５を取り囲む最少の３つの共通導電性電路層３０２，３０
４，３０６を備えて、前述したように、各対になった差動電路の周りに大きなフ
ァラディーケージ状共通導電性シールド構成を形成する。１つの具体例において
、インターポーザー３０はまた、外側共通導電性電路層３０２及び３０６上に積
み重ねられた追加の共通導電性電路層３０１／３０１−ＩＭ、３０７／３０７−
ＩＭ、又はイメージシールド層を備える。これらのイメージシールド層３０１／
３０１−ＩＭ，３０７／３０７−ＩＭはまた、他の共通導電性電路層３０２，３
０４及び３０６に電気的に相互接続される。中央に位置した共通導電性電路３０
４は、差動導電性電路３０３及び３０５を分離する。共通導電性電路３０４は、
それが、第１と第２の差動導電性電路３０３尾帯３０５の両方を取り囲むファラ
ディーケージ状導電性シールド構成の一部を形成するように共有される。
【０１３５】
各共通導電性電路層３０１／３０１−ＩＭ、３０２，３０４，３０６，３０７
／３０７−ＩＭは、絶縁バンド３４によって少なくとも周囲の一部を取り囲んだ
層内に付着させた導電性電極材料４００を備える。絶縁バンド３４は、非導電性
材料或いは誘電体材料から形成される。各共通導電性電路層３０１／３０１−Ｉ
Ｍ、３０２，３０４，３０６，３０７／３０７−ＩＭの周囲の絶縁バンド３４を
通して突出するのは、共通導電性電路への他の外部接続或いは他のシールドに加
えて、共通導電性電路と種々のＩＣチップのＩ／Ｏ（図示せず）の間の接続を容
易にする電極延長部３２，３５である。同様に、第１及び第２の差動導電性層３
０３，３０５は、絶縁バンド３７及び３８によって少なくとも周囲の一部を取り
囲んだ層内に付着させた導電性電極材料４００を備える。絶縁バンド３７及び３
８は、非導電性材料、誘電体材料から形成され、或いは、導電性材料が乗る同じ
材料層上で単に導電性材料を欠如させることさえできる。絶縁バンド３７及び３
８は、前述したように、第１と第２の差動導電性電路のエッジを越えて共通導電
性電路層のオーバラップ或いは延長があるように、共通導電性電路層３０１／３
０１−ＩＭ、３０２，３０４，３０６，３０７／３０７−ＩＭの絶縁バンド３４
よりも全体的に広くされるということに注目すべきである。第１と第２の差動導
電性層３０３，３０５は、それぞれマルチプル位置決め電極延長部３６及び３９
を含み、かつこれは、外部エネルギーソース及び／又はリードフレームへの接続
に加えて、内部集積回路トレース及び負荷への接続を容易にする。
／３０７−ＩＭは、絶縁バンド３４によって少なくとも周囲の一部を取り囲んだ
層内に付着させた導電性電極材料４００を備える。絶縁バンド３４は、非導電性
材料或いは誘電体材料から形成される。各共通導電性電路層３０１／３０１−Ｉ
Ｍ、３０２，３０４，３０６，３０７／３０７−ＩＭの周囲の絶縁バンド３４を
通して突出するのは、共通導電性電路への他の外部接続或いは他のシールドに加
えて、共通導電性電路と種々のＩＣチップのＩ／Ｏ（図示せず）の間の接続を容
易にする電極延長部３２，３５である。同様に、第１及び第２の差動導電性層３
０３，３０５は、絶縁バンド３７及び３８によって少なくとも周囲の一部を取り
囲んだ層内に付着させた導電性電極材料４００を備える。絶縁バンド３７及び３
８は、非導電性材料、誘電体材料から形成され、或いは、導電性材料が乗る同じ
材料層上で単に導電性材料を欠如させることさえできる。絶縁バンド３７及び３
８は、前述したように、第１と第２の差動導電性電路のエッジを越えて共通導電
性電路層のオーバラップ或いは延長があるように、共通導電性電路層３０１／３
０１−ＩＭ、３０２，３０４，３０６，３０７／３０７−ＩＭの絶縁バンド３４
よりも全体的に広くされるということに注目すべきである。第１と第２の差動導
電性層３０３，３０５は、それぞれマルチプル位置決め電極延長部３６及び３９
を含み、かつこれは、外部エネルギーソース及び／又はリードフレームへの接続
に加えて、内部集積回路トレース及び負荷への接続を容易にする。
【０１３６】
前述の具体例について、層３０１／３０１−ＩＭ、３０２，３０３，３０４，
３０５，３０６及び３０７／３０７−ＩＭは、互いの上に積み重ねられて、互い
に関してパラレル関係にサンドイッチされる。各層は、エネルギー調整インター
ポーザー３０を形成するために、誘電体材料（図示せず）によって上方及び下方
の層から分離される。
３０５，３０６及び３０７／３０７−ＩＭは、互いの上に積み重ねられて、互い
に関してパラレル関係にサンドイッチされる。各層は、エネルギー調整インター
ポーザー３０を形成するために、誘電体材料（図示せず）によって上方及び下方
の層から分離される。
【０１３７】
図６Ｂにおいて、集積回路３８０は、ワイヤー出力ピン（図示せず）を接続す
るように構成したＩＣ又はＤＳＰパッケージ３１０の形態で、キャリア内に取り
付けられて示されている。全体的に３００で示されるように、集積回路ダイは、
図６Ａの完成したエネルギー調整インターポーザー３０を表示する内部及び外部
相互接続特徴を示すために一部取り除いて露出させたＩＣパッケージ３１０内に
置かれている。インターポーザー３０は、全ての共通導電性電路が、それらの個
々の電極延長部３２及び３５で一緒に結合されて接続される電極終端バンド３２
０及び３２１を含んでいる。これらの共通導電性電極終端バンド３２０及び３２
１はまた、ＩＣパッケージ３１０のメタライズ部分に接続して、ゼロボルト基準
ノードとして使用することができ、或いは、低インピーダンス復帰電路として役
立つ外部接続（図示せず）までインターポーザー３０を出るエネルギー部分のた
めの回路に接続することができる。インターポーザー３０はまた、第１の差動電
極３０３に相当する差動電極終端バンド３３０及び第２の差動電極３０５に相当
する終端バンド３４０を備える。差動電極終端バンド３３０及び３４０は、エネ
ルギーを受け取るために利用され、かつＩＣダイ３８０のエネルギー利用内部負
荷３７０に接続するための接続点を提供する。ここでの説明のために、インター
ポーザー３０は、アクティブコンポーネント或いはそれが取り付けられてそのた
めのエネルギーを調整するＩＣよりも、通常物理的に大きいということに注目す
べきである。
るように構成したＩＣ又はＤＳＰパッケージ３１０の形態で、キャリア内に取り
付けられて示されている。全体的に３００で示されるように、集積回路ダイは、
図６Ａの完成したエネルギー調整インターポーザー３０を表示する内部及び外部
相互接続特徴を示すために一部取り除いて露出させたＩＣパッケージ３１０内に
置かれている。インターポーザー３０は、全ての共通導電性電路が、それらの個
々の電極延長部３２及び３５で一緒に結合されて接続される電極終端バンド３２
０及び３２１を含んでいる。これらの共通導電性電極終端バンド３２０及び３２
１はまた、ＩＣパッケージ３１０のメタライズ部分に接続して、ゼロボルト基準
ノードとして使用することができ、或いは、低インピーダンス復帰電路として役
立つ外部接続（図示せず）までインターポーザー３０を出るエネルギー部分のた
めの回路に接続することができる。インターポーザー３０はまた、第１の差動電
極３０３に相当する差動電極終端バンド３３０及び第２の差動電極３０５に相当
する終端バンド３４０を備える。差動電極終端バンド３３０及び３４０は、エネ
ルギーを受け取るために利用され、かつＩＣダイ３８０のエネルギー利用内部負
荷３７０に接続するための接続点を提供する。ここでの説明のために、インター
ポーザー３０は、アクティブコンポーネント或いはそれが取り付けられてそのた
めのエネルギーを調整するＩＣよりも、通常物理的に大きいということに注目す
べきである。
【０１３８】
復帰電路内の信号のためにＩＣキャリアエッジ３９２の周りに位置した多くの
ＩＣパッケージ出力ピン３５０があるけれども、３９１Ｂで示されるエネルギー
入力のために利用される唯一の出力ピン、及び３９１Ａで示されたエネルギー復
帰のために利用される唯一の出力ピンがある。ＩＣパッケージ３１０は、マルチ
プルパワー入力点が、ボンドワイヤー３９３Ａ，３９３Ｂ又は他の導電性電路、
或いは通常の相互接続手段によって、差動電極終端バンド３４０及び３３０にそ
れぞれ接続される一対のパワー入力／復帰ピン３９１Ａ及び３９１Ｂにまで減ら
されるように示されている。ピン３９１Ａ及び３９１Ｂによって表される単一の
パワー入力口を備え、このパワー入力口にインターポーザー３０の電極終端バン
ド３３０及び３４０を接近させたことにより、集積回路に入り或いは出て、そし
て集積回路パッケージ３１０の内部或いは外部の両方の回路に干渉するノイズを
減少させる。この接続は、限定されないが、ワイヤーボンドジャンプワイヤーな
どのこの技術分野で公知の標準手段によってなされ、かつ、これは、ユーザの最
終用途の必要性によって決定される。
ＩＣパッケージ出力ピン３５０があるけれども、３９１Ｂで示されるエネルギー
入力のために利用される唯一の出力ピン、及び３９１Ａで示されたエネルギー復
帰のために利用される唯一の出力ピンがある。ＩＣパッケージ３１０は、マルチ
プルパワー入力点が、ボンドワイヤー３９３Ａ，３９３Ｂ又は他の導電性電路、
或いは通常の相互接続手段によって、差動電極終端バンド３４０及び３３０にそ
れぞれ接続される一対のパワー入力／復帰ピン３９１Ａ及び３９１Ｂにまで減ら
されるように示されている。ピン３９１Ａ及び３９１Ｂによって表される単一の
パワー入力口を備え、このパワー入力口にインターポーザー３０の電極終端バン
ド３３０及び３４０を接近させたことにより、集積回路に入り或いは出て、そし
て集積回路パッケージ３１０の内部或いは外部の両方の回路に干渉するノイズを
減少させる。この接続は、限定されないが、ワイヤーボンドジャンプワイヤーな
どのこの技術分野で公知の標準手段によってなされ、かつ、これは、ユーザの最
終用途の必要性によって決定される。
【０１３９】
図７、及び図７の変形具体例の断面図である図８Ａ及び図８Ｂを参照して、出
願人は、ここに示された具体例のためのインターポーザー６０／６１’、機能、
構成を説明する全ての３つの図の間で自由に移動するであろう。 図７において、インターポーザー６０／６１は、この場合、上からの図で示さ
れ、かつ全てではないが、大部分の場合に、インターポーザー６０／６１の両サ
イド図或いは外観は、図７の上面図に示されているように略同じである。
願人は、ここに示された具体例のためのインターポーザー６０／６１’、機能、
構成を説明する全ての３つの図の間で自由に移動するであろう。 図７において、インターポーザー６０／６１は、この場合、上からの図で示さ
れ、かつ全てではないが、大部分の場合に、インターポーザー６０／６１の両サ
イド図或いは外観は、図７の上面図に示されているように略同じである。
【０１４０】
本発明の１具体例において、さて図７を参照すると、インターポーザー６０／
６１は、材料６３１２内に収容されかつ導電性材料６３０９によって取り囲まれ
たインターポーザー６０／６１の本体内の複数のサブストレート層を通して、導
電性エネルギー伝搬電路相互接続を提供するバイア６３，６４，６５を備えてい
る。この具体例は典型的には、対になった電路或いは３電路構成のいずれかを利
用する。対構成、すなわち２つの電路構成において、インターポーザー６０／６
１は、入力エネルギー伝搬電路のためにバイア６４とバイア６５の両方を使う一
方、出力エネルギー伝搬電路のためにバイア６６を使って、対になった２方向Ｉ
／Ｏ回路電路を利用する。回路基準ノード（図示せず）は、インターポーザー６
０／６１の外側の的確な回路接続に依存して、エネルギー伝搬部分を負荷に供給
するユーザによって予め決定される内部導電性電路の一部（図示せず）によって
、インターポーザー６０／６１のＡＯＣに隣接して或いはその内側に見られ、か
つそこで利用されることができるであろう。
６１は、材料６３１２内に収容されかつ導電性材料６３０９によって取り囲まれ
たインターポーザー６０／６１の本体内の複数のサブストレート層を通して、導
電性エネルギー伝搬電路相互接続を提供するバイア６３，６４，６５を備えてい
る。この具体例は典型的には、対になった電路或いは３電路構成のいずれかを利
用する。対構成、すなわち２つの電路構成において、インターポーザー６０／６
１は、入力エネルギー伝搬電路のためにバイア６４とバイア６５の両方を使う一
方、出力エネルギー伝搬電路のためにバイア６６を使って、対になった２方向Ｉ
／Ｏ回路電路を利用する。回路基準ノード（図示せず）は、インターポーザー６
０／６１の外側の的確な回路接続に依存して、エネルギー伝搬部分を負荷に供給
するユーザによって予め決定される内部導電性電路の一部（図示せず）によって
、インターポーザー６０／６１のＡＯＣに隣接して或いはその内側に見られ、か
つそこで利用されることができるであろう。
【０１４１】
３方向導電性電路Ｉ／Ｏ構成が望ましく、かつこれは、入力エネルギー伝搬の
ためにバイア６５，出力エネルギー伝搬或いはエネルギー復帰のためにバイア６
４，そして分離した、共通エネルギー伝搬電路及び基準アタッチメントとして中
心バイア６６を使用する。バイア６６は、エネルギー利用負荷（図示せず）及び
エネルギーソース（図示せず）の間でいずれかの方向に伝搬するエネルギー部分
を、外部に指定された共通導電性電路に沿って進むことのできるＡＯＣ内に作成
された低インピーダンスエネルギー電路に、或いはインターポーザーのＡＯＣ内
の回路のために電圧電位を提供し或いは共有するＡＯＣの外側のエリアに移動さ
せる。この低インピーダンスエネルギー電路或いはエリアは、外部電路回路から
のエネルギーが差動電路６０Ｃ及び６０Ｄを通して移動するとき作成され、そし
て、インターポーザー６０／６１のいずれか１つ或いは複数のサイドで外部導電
性電路に継続する。インターポーザー６０／６１のＡＯＣ内を伝搬するこのエネ
ルギー部分は、共通導電性電路６２００／６２００−ＩＭ、６２０１，６２０２
，６２０３及び６２０４／６２０４−ＩＭ及びバイア６６に伝搬し、かつこれは
、この場合に６０のＡＯＣ内の共通導電性電路を相互接続し、そして、外部共通
導電性電路に沿ってエネルギーを伝搬させる。
ためにバイア６５，出力エネルギー伝搬或いはエネルギー復帰のためにバイア６
４，そして分離した、共通エネルギー伝搬電路及び基準アタッチメントとして中
心バイア６６を使用する。バイア６６は、エネルギー利用負荷（図示せず）及び
エネルギーソース（図示せず）の間でいずれかの方向に伝搬するエネルギー部分
を、外部に指定された共通導電性電路に沿って進むことのできるＡＯＣ内に作成
された低インピーダンスエネルギー電路に、或いはインターポーザーのＡＯＣ内
の回路のために電圧電位を提供し或いは共有するＡＯＣの外側のエリアに移動さ
せる。この低インピーダンスエネルギー電路或いはエリアは、外部電路回路から
のエネルギーが差動電路６０Ｃ及び６０Ｄを通して移動するとき作成され、そし
て、インターポーザー６０／６１のいずれか１つ或いは複数のサイドで外部導電
性電路に継続する。インターポーザー６０／６１のＡＯＣ内を伝搬するこのエネ
ルギー部分は、共通導電性電路６２００／６２００−ＩＭ、６２０１，６２０２
，６２０３及び６２０４／６２０４−ＩＭ及びバイア６６に伝搬し、かつこれは
、この場合に６０のＡＯＣ内の共通導電性電路を相互接続し、そして、外部共通
導電性電路に沿ってエネルギーを伝搬させる。
【０１４２】
利用に依存して、図８Ｂ及び図８Ａに示されていないインターポーザー６１／
６０のいくつかの具体例変形があるが、しかし、ＩＣ取り付けサイドのみを有し
て、バイア６４，６５，６６を図７に示されるように構成することを出願人は考
えている。さらに、作成され或いは利用されるべきである外部電路接続に依存し
て、インターポーザー６０の変形は、共通電路６２００／６２００−ＩＭ、６２
０１，６２０２，６２０３及び６２０４／６２０４−ＩＭ、６０Ｃ及び６０Ｄの
ような垂直に配置された内部水平導電性電路に同一或いは別の結合をした６４，
６５，６６導電性バイアグループの１つ、２つ又は３つのみを備えることができ
るであろう。
６０のいくつかの具体例変形があるが、しかし、ＩＣ取り付けサイドのみを有し
て、バイア６４，６５，６６を図７に示されるように構成することを出願人は考
えている。さらに、作成され或いは利用されるべきである外部電路接続に依存し
て、インターポーザー６０の変形は、共通電路６２００／６２００−ＩＭ、６２
０１，６２０２，６２０３及び６２０４／６２０４−ＩＭ、６０Ｃ及び６０Ｄの
ような垂直に配置された内部水平導電性電路に同一或いは別の結合をした６４，
６５，６６導電性バイアグループの１つ、２つ又は３つのみを備えることができ
るであろう。
【０１４３】
図８Ｂは、反対サイド６３１２に完全に貫通する共通導電性バイア電路６６を
示し、さらに、簡単な２方向電路構成は、図７に示されるように位置したバイア
６６から通過し、かつデバイス６０の内部ＡＯＣを通って移動し、最終的に、材
料６３０８になされたワイヤーボンディング又は導電性アタッチメントノード（
図示せず）のような外部取り付けの導電性電路（図示せず）によってそのソース
への復帰エネルギーの一部としてデバイス６０の内部ＡＯＣの外側に伝搬する復
帰エネルギー電路として６３０８で共通電路６２００／６２００−ＩＭ、６２０
１，６２０２，６２０３及び６２０４／６２０４−ＩＭの結合により作成された
サイド導電性電路６３０８を使いながら、６４と６５の構成されたバイアの全て
（バイア６６は、反対サイド６３１２に貫通しないが、しかし、エネルギー入力
電路のように作成された、共通電路６２００／６２００−ＩＭ、６２０１，６２
０２，６２０３及び６２０４／６２０４−ＩＭに結合する）を利用することがで
きるであろう。点線６０Ｅは、インターポーザー６０／６１の６３１２Ｓ部分に
位置した６３０９に導電性アタッチメントを作成しない共通導電性電路６２００
／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２０４／６２０４−Ｉ
Ｍの非貫通構成のインターポーザー具体例６１或いは同様な境界ラインを表し、
そして、図８Ａに示されるようにバイア６６にのみ結合接続をするが、インター
ポーザー６０の図８Ｂにおける共通導電性電路電極６２００／６２００−ＩＭ、
６２０１，６２０２，６２０３及び６２０４／６２０４−ＩＭのために示される
ように材料６３０８にではない。インターポーザー６１において、共通導電性電
路電極６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２０４
／６２０４−ＩＭは、誘電体或いは絶縁性材料６２０９を貫通せず、この具体例
の６３１２Ｓに出現して、図８Ｂに示されるようにインターポーザー具体例６０
に印加される導電性材料６３０９と結合する。しかしながら、これらの共通導電
性電路電極６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２
０４／６２０４−ＩＭは依然として、図７に点線６０Ｆによって示されるように
６０Ｄ及び６０Ｃ差動電路よりも、６３１２−Ｓに近く伸びる。差動及び共通電
路の互いの位置決めのために、新規な発明のインターポーザーは、これらタイプ
の電路構成に基づくものであり、その多くはこの開示において同様に詳細に説明
する静電シールド機能を有するであろう。
示し、さらに、簡単な２方向電路構成は、図７に示されるように位置したバイア
６６から通過し、かつデバイス６０の内部ＡＯＣを通って移動し、最終的に、材
料６３０８になされたワイヤーボンディング又は導電性アタッチメントノード（
図示せず）のような外部取り付けの導電性電路（図示せず）によってそのソース
への復帰エネルギーの一部としてデバイス６０の内部ＡＯＣの外側に伝搬する復
帰エネルギー電路として６３０８で共通電路６２００／６２００−ＩＭ、６２０
１，６２０２，６２０３及び６２０４／６２０４−ＩＭの結合により作成された
サイド導電性電路６３０８を使いながら、６４と６５の構成されたバイアの全て
（バイア６６は、反対サイド６３１２に貫通しないが、しかし、エネルギー入力
電路のように作成された、共通電路６２００／６２００−ＩＭ、６２０１，６２
０２，６２０３及び６２０４／６２０４−ＩＭに結合する）を利用することがで
きるであろう。点線６０Ｅは、インターポーザー６０／６１の６３１２Ｓ部分に
位置した６３０９に導電性アタッチメントを作成しない共通導電性電路６２００
／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２０４／６２０４−Ｉ
Ｍの非貫通構成のインターポーザー具体例６１或いは同様な境界ラインを表し、
そして、図８Ａに示されるようにバイア６６にのみ結合接続をするが、インター
ポーザー６０の図８Ｂにおける共通導電性電路電極６２００／６２００−ＩＭ、
６２０１，６２０２，６２０３及び６２０４／６２０４−ＩＭのために示される
ように材料６３０８にではない。インターポーザー６１において、共通導電性電
路電極６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２０４
／６２０４−ＩＭは、誘電体或いは絶縁性材料６２０９を貫通せず、この具体例
の６３１２Ｓに出現して、図８Ｂに示されるようにインターポーザー具体例６０
に印加される導電性材料６３０９と結合する。しかしながら、これらの共通導電
性電路電極６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６２
０４／６２０４−ＩＭは依然として、図７に点線６０Ｆによって示されるように
６０Ｄ及び６０Ｃ差動電路よりも、６３１２−Ｓに近く伸びる。差動及び共通電
路の互いの位置決めのために、新規な発明のインターポーザーは、これらタイプ
の電路構成に基づくものであり、その多くはこの開示において同様に詳細に説明
する静電シールド機能を有するであろう。
【０１４４】
これら種々の電路構成は、このデバイスの汎用性を明らかにする。そして、共
通導電性電路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６
２０４／６２０４−ＩＭは、制限された位置決め基準を有するように見えるけれ
ども、電路バイア６４，６５，６６はずっと柔軟性があり、かつ位置決め構成、
形状、サイズにおいて汎用性があり、そしてこの技術分野のものとして全ての種
類のエネルギー調整機能及び電路構成を提供するために利用することができる。
インターポーザー６０／６１は、集積回路チップに限定されないが、そのような
アクティブエレメントにサービスする電路に沿って伝搬エネルギーを調整するた
めのサブストレートフォーマットでサブストレート具体例、及びマルチ開口、マ
ルチ層エネルギー調整電路セットを使用するように構成される。インターポーザ
ー６０／６１は、部分的に覆い隠された差動導電性電極又は電路と共に、マルチ
層共通導電性ファラディーケージ状シールド技術と組み合わせて、バイアのよう
なこの技術において公知の導電的に充填開口のエネルギー調整方法を利用するこ
とによって伝搬エネルギーを調整する。ＩＣ及び取り付け構成に対するサブスト
レートの相互接続は、ワイヤー結合相互接続、フリップチップボールグリッドア
レイ相互接続、マイクロボールグリッド相互接続、その組み合わせ、或いは任意
の他の標準的な産業的に受け入れられる方法のいずれかによってなす事ができる
。
通導電性電路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３及び６
２０４／６２０４−ＩＭは、制限された位置決め基準を有するように見えるけれ
ども、電路バイア６４，６５，６６はずっと柔軟性があり、かつ位置決め構成、
形状、サイズにおいて汎用性があり、そしてこの技術分野のものとして全ての種
類のエネルギー調整機能及び電路構成を提供するために利用することができる。
インターポーザー６０／６１は、集積回路チップに限定されないが、そのような
アクティブエレメントにサービスする電路に沿って伝搬エネルギーを調整するた
めのサブストレートフォーマットでサブストレート具体例、及びマルチ開口、マ
ルチ層エネルギー調整電路セットを使用するように構成される。インターポーザ
ー６０／６１は、部分的に覆い隠された差動導電性電極又は電路と共に、マルチ
層共通導電性ファラディーケージ状シールド技術と組み合わせて、バイアのよう
なこの技術において公知の導電的に充填開口のエネルギー調整方法を利用するこ
とによって伝搬エネルギーを調整する。ＩＣ及び取り付け構成に対するサブスト
レートの相互接続は、ワイヤー結合相互接続、フリップチップボールグリッドア
レイ相互接続、マイクロボールグリッド相互接続、その組み合わせ、或いは任意
の他の標準的な産業的に受け入れられる方法のいずれかによってなす事ができる
。
【０１４５】
図７及び図８Ｂに示されるように、導電性材料６３０９は、インターポーザー
６０のサイド６３１２Ｓ上に付着或いは堆積させることができ、そして予備のエ
ネルギー復帰電路として利用することができる。付勢されたときに、全て図８Ｂ
に示されている、共通導電性電路６２００／６２００−ＩＭ、６２０１，６２０
２，６２０３，６２０４／６２０４−ＩＭ、バイア６６は、バイア６５又は６４
と同様に差動導電性電路６０Ｃ及び６０Ｄに沿って位置した高インピーダンス電
路に関して最低インピーダンスの電路を形成するであろう。
６０のサイド６３１２Ｓ上に付着或いは堆積させることができ、そして予備のエ
ネルギー復帰電路として利用することができる。付勢されたときに、全て図８Ｂ
に示されている、共通導電性電路６２００／６２００−ＩＭ、６２０１，６２０
２，６２０３，６２０４／６２０４−ＩＭ、バイア６６は、バイア６５又は６４
と同様に差動導電性電路６０Ｃ及び６０Ｄに沿って位置した高インピーダンス電
路に関して最低インピーダンスの電路を形成するであろう。
【０１４６】
従って、付勢されるとき、全て図８Ｂ及び図８Ａに示されている共通導電性電
路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３，６２０４／６２
０４−ＩＭ、バイア６６は、インターポーザーが付勢回路において電気的に位置
決めされるとき、共通導電性インターポーザーエネルギー電路構成（図示せず）
の内側と外側の両方に見られるゼロボルト回路基準ノード（図示せず）として利
用される。 インターポーザー６０は、共通に受け入れられる産業上の接続方法によって集
積回路４１００に接続される。インターポーザー６０の一方のサイドに、バイア
６５を含む種々の差動導電性電路が、エネルギーソース（図示せず）と負荷（図
示せず）との間に電気的に接続され、かつ、バイア６４を含む種々の差動導電性
電路が、伝搬エネルギー部分のための導電性電路バイア６６を含む復帰電路上の
エネルギーソース（図示せず）とエネルギー利用負荷（図示せず）との間の通常
の産業上の手段によって接続される。このデバイス上でいったん開始されると、
種別連結における一貫性が維持される限り、入力から出力機能のようなエネルギ
ー伝搬機能を変更するのをそれぞれ防ぐ連結前に、バイア６５及び６４は極性電
荷を保持しない。
路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３，６２０４／６２
０４−ＩＭ、バイア６６は、インターポーザーが付勢回路において電気的に位置
決めされるとき、共通導電性インターポーザーエネルギー電路構成（図示せず）
の内側と外側の両方に見られるゼロボルト回路基準ノード（図示せず）として利
用される。 インターポーザー６０は、共通に受け入れられる産業上の接続方法によって集
積回路４１００に接続される。インターポーザー６０の一方のサイドに、バイア
６５を含む種々の差動導電性電路が、エネルギーソース（図示せず）と負荷（図
示せず）との間に電気的に接続され、かつ、バイア６４を含む種々の差動導電性
電路が、伝搬エネルギー部分のための導電性電路バイア６６を含む復帰電路上の
エネルギーソース（図示せず）とエネルギー利用負荷（図示せず）との間の通常
の産業上の手段によって接続される。このデバイス上でいったん開始されると、
種別連結における一貫性が維持される限り、入力から出力機能のようなエネルギ
ー伝搬機能を変更するのをそれぞれ防ぐ連結前に、バイア６５及び６４は極性電
荷を保持しない。
【０１４７】
図８Ａは、非導電性外表面６３１２によって取り囲まれた図７から取り出され
たエネルギー調整インターポーザーの主具体例の断面図“Ａ”から取り出された
インターポーザーを示している。インターポーザー６１は、導電性バイア電路６
４に結合される導電性差動エネルギー電路電極６０Ｃ、及び導電性バイア電路６
５に結合される導電性差動エネルギー電路電極６０Ｄを備え、それぞれ標準的産
業上の公知の手段によって６２０５で示されている。差動エネルギー電路６０Ｃ
及び差動エネルギー電路６０Ｄは、中央の共有した共通導電性エネルギー電路６
２０２によって互いから分離され、かつ、共通導電性エネルギー電路６２００／
６２００−ＩＭ、６２０１，及び６２０３，６２０４／６２０４−ＩＭによって
それぞれ、インターポーザー６１の上部及び底部から分離される。共通導電性エ
ネルギー電路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３，及び
６２０４／６２０４−ＩＭは、標準的な産業上の公知の手段によって６３０８で
示されるように導電性バイア電路６６によって相互接続される。外側の共通導電
性エネルギー電路６２００／６２００−ＩＭ及び６２０４／６２０４−ＩＭはイ
メージシールド電極として作用し、かつ、４０１１によって示されるように、そ
れらの隣接共通導電性エネルギー電路６２０１，６２０３からそれぞれ、垂直に
間隔をあけられる。導電性バイア電路６４，６５，６６は、誘電体媒体又は分離
或いは絶縁材料でスペースに充填されるギャップ６３０７によって共通導電性エ
ネルギー電路及び差動導電性電路から所定の方法で選択的に分離され、かつ、こ
の材料は、実際に付着した材料或いは単に、種々の導電性インターポーザー電路
の結合を妨げる導電性材料の空所にすることができる。
たエネルギー調整インターポーザーの主具体例の断面図“Ａ”から取り出された
インターポーザーを示している。インターポーザー６１は、導電性バイア電路６
４に結合される導電性差動エネルギー電路電極６０Ｃ、及び導電性バイア電路６
５に結合される導電性差動エネルギー電路電極６０Ｄを備え、それぞれ標準的産
業上の公知の手段によって６２０５で示されている。差動エネルギー電路６０Ｃ
及び差動エネルギー電路６０Ｄは、中央の共有した共通導電性エネルギー電路６
２０２によって互いから分離され、かつ、共通導電性エネルギー電路６２００／
６２００−ＩＭ、６２０１，及び６２０３，６２０４／６２０４−ＩＭによって
それぞれ、インターポーザー６１の上部及び底部から分離される。共通導電性エ
ネルギー電路６２００／６２００−ＩＭ、６２０１，６２０２，６２０３，及び
６２０４／６２０４−ＩＭは、標準的な産業上の公知の手段によって６３０８で
示されるように導電性バイア電路６６によって相互接続される。外側の共通導電
性エネルギー電路６２００／６２００−ＩＭ及び６２０４／６２０４−ＩＭはイ
メージシールド電極として作用し、かつ、４０１１によって示されるように、そ
れらの隣接共通導電性エネルギー電路６２０１，６２０３からそれぞれ、垂直に
間隔をあけられる。導電性バイア電路６４，６５，６６は、誘電体媒体又は分離
或いは絶縁材料でスペースに充填されるギャップ６３０７によって共通導電性エ
ネルギー電路及び差動導電性電路から所定の方法で選択的に分離され、かつ、こ
の材料は、実際に付着した材料或いは単に、種々の導電性インターポーザー電路
の結合を妨げる導電性材料の空所にすることができる。
【０１４８】
導電性バイア電路６４，６５は、種々の導電性及び誘電体材料を貫通し、かつ
ユーザによって必要とされるときインターポーザー６１の導電性差動エネルギー
電路電極に選択的に結合される。バイア６４及び６５は、バイア６６によって必
要とされるとき、エネルギー入力、出力或いはイメージ電路デューティのいずれ
かを受け取るよう選択することができる。導電性バイア電路６４，６５，６６は
、前述したように、外部エレメントに電気的に接続される。これらの接続は、い
ずれかの産業上受け入れられるタイプの接続にすることができる。図８Ａ及び図
８Ｂに示されるように、共晶タイプのハンダボール又は産業上の標準的なハンダ
ボール４００７を使って、グラビティ又は接着配置処理のための導電性台座パッ
ド６３のための接着剤又はハンダボールフラックス４００５，又は産業上の受け
入れられるコンタクト材料を塗布することによって接続がなされる。
ユーザによって必要とされるときインターポーザー６１の導電性差動エネルギー
電路電極に選択的に結合される。バイア６４及び６５は、バイア６６によって必
要とされるとき、エネルギー入力、出力或いはイメージ電路デューティのいずれ
かを受け取るよう選択することができる。導電性バイア電路６４，６５，６６は
、前述したように、外部エレメントに電気的に接続される。これらの接続は、い
ずれかの産業上受け入れられるタイプの接続にすることができる。図８Ａ及び図
８Ｂに示されるように、共晶タイプのハンダボール又は産業上の標準的なハンダ
ボール４００７を使って、グラビティ又は接着配置処理のための導電性台座パッ
ド６３のための接着剤又はハンダボールフラックス４００５，又は産業上の受け
入れられるコンタクト材料を塗布することによって接続がなされる。
【０１４９】
さて、図８Ｂに戻ると、インターポーザー６０が示され、かつこれは、共通導
電性エッジ終端材料６３０９が、インターポーザーのサイドに沿って伸び、かつ
図７に示したようにその周囲を取り巻くのを除いて、図８Ａに示されたインター
ポーザー６０と同一である。また、共通導電性エッジ終端材料６３０９は、共通
導電性エネルギー調整電路６２００／６２００−ＩＭ、６２０１，６２０２，６
２０３及び６２０４／６２０４−ＩＭに電気的に接続されるが、図８Ａにおいて
ではないということに注目すべきである。インターポーザー６０はまた、集積回
路ダイ４１００に接続されるように示されている。集積回路ダイ４１００は、ダ
イ面の丁度上方に、保護グラブコーティング或いはカプセル材料６２１２と共に
示されている。エネルギー調整インターポーザー６０はまた、サブストレート８
００７上に、或いはＩＣアセンブリがボールグリッド８００９及び８０１０又は
この産業で通常に使用される他の手段によって取り付けられるサブストレート上
に取り付けられる。ＩＣパッケージピン８００９は、必ずしもインターポーザー
電路に進まない信号及びグラウンド接続を含むサブストレート又はソケットコネ
クターへの相互接続をする一方、８０１０電路接続は、図示していないけれども
、エネルギー伝搬のためインターポーザー電路に接続することができるであろう
。４０１１は、使用される所定の積み重ね或いは電路間隔であり、そしてそれは
、本発明の検討の一部であるということに注目すべきである。これらの相互接続
は、ＩＣパッケージをＰＣＢ、ＰＣＢカードなどに接続する標準の産業手段に関
して変更することができる。ＭＣＭ又はＳＣＭ相互接続の場合に、インターポー
ザー６０又は６１は、標準的な産業上の方法によってサブストレート回路に直接
取り付けることができる。
電性エッジ終端材料６３０９が、インターポーザーのサイドに沿って伸び、かつ
図７に示したようにその周囲を取り巻くのを除いて、図８Ａに示されたインター
ポーザー６０と同一である。また、共通導電性エッジ終端材料６３０９は、共通
導電性エネルギー調整電路６２００／６２００−ＩＭ、６２０１，６２０２，６
２０３及び６２０４／６２０４−ＩＭに電気的に接続されるが、図８Ａにおいて
ではないということに注目すべきである。インターポーザー６０はまた、集積回
路ダイ４１００に接続されるように示されている。集積回路ダイ４１００は、ダ
イ面の丁度上方に、保護グラブコーティング或いはカプセル材料６２１２と共に
示されている。エネルギー調整インターポーザー６０はまた、サブストレート８
００７上に、或いはＩＣアセンブリがボールグリッド８００９及び８０１０又は
この産業で通常に使用される他の手段によって取り付けられるサブストレート上
に取り付けられる。ＩＣパッケージピン８００９は、必ずしもインターポーザー
電路に進まない信号及びグラウンド接続を含むサブストレート又はソケットコネ
クターへの相互接続をする一方、８０１０電路接続は、図示していないけれども
、エネルギー伝搬のためインターポーザー電路に接続することができるであろう
。４０１１は、使用される所定の積み重ね或いは電路間隔であり、そしてそれは
、本発明の検討の一部であるということに注目すべきである。これらの相互接続
は、ＩＣパッケージをＰＣＢ、ＰＣＢカードなどに接続する標準の産業手段に関
して変更することができる。ＭＣＭ又はＳＣＭ相互接続の場合に、インターポー
ザー６０又は６１は、標準的な産業上の方法によってサブストレート回路に直接
取り付けることができる。
【０１５０】
図９において、図８Ａの一部の拡大が、バイア構成６４，６５，６６の実際の
外部相互接続エレメントのいくつかを明らかにする。内部導電性電路は典型的で
あり、その結合ポイントは、ここには示されていないということに注目すべきで
ある。導電性材料がまた呼び出される。導電性キャプチャーパッド６３が、導電
性電路バイア６６の周りのインターポーザー６１の非導電性部分６３１２の一方
のサイドに配置され、かつこれは、バイアが製造プロセス中に材料６６’によっ
て充填するための空所を残すレーザー又はドリルプロセスのいずれかによって作
成された後、或いは図８Ａに示すように共通導電性電路６２００／６２００−Ｉ
Ｍ、６２０１，６２０２，６２０３及び６２０４／６２０４−ＩＭに６３０８を
結合する６６’の堆積がなされるのと同時に、この技術分野において公知の標準
手段によって、選択的に結合６３０８され、或いは非結合６３０７される導電性
材料６６Ａの小径に形成された電路を備えている。キャプチャーパッド６３はま
た、その反対側に、インターポーザー６１の底部に堆積される導電性キャプチャ
ーパッド６３に進む導電性電路バイア６６と一致するインターポーザー６１の非
導電性材料６３１２の開口が形成される。接着ハンダボールフラックス、産業上
受け入れられるコンタクト材料、或いは下塗剤４００５はそれから塗布され、そ
して次に、この技術分野において通常に見られるタイプの導電性ハンダボール４
００７の塗布が続く。
外部相互接続エレメントのいくつかを明らかにする。内部導電性電路は典型的で
あり、その結合ポイントは、ここには示されていないということに注目すべきで
ある。導電性材料がまた呼び出される。導電性キャプチャーパッド６３が、導電
性電路バイア６６の周りのインターポーザー６１の非導電性部分６３１２の一方
のサイドに配置され、かつこれは、バイアが製造プロセス中に材料６６’によっ
て充填するための空所を残すレーザー又はドリルプロセスのいずれかによって作
成された後、或いは図８Ａに示すように共通導電性電路６２００／６２００−Ｉ
Ｍ、６２０１，６２０２，６２０３及び６２０４／６２０４−ＩＭに６３０８を
結合する６６’の堆積がなされるのと同時に、この技術分野において公知の標準
手段によって、選択的に結合６３０８され、或いは非結合６３０７される導電性
材料６６Ａの小径に形成された電路を備えている。キャプチャーパッド６３はま
た、その反対側に、インターポーザー６１の底部に堆積される導電性キャプチャ
ーパッド６３に進む導電性電路バイア６６と一致するインターポーザー６１の非
導電性材料６３１２の開口が形成される。接着ハンダボールフラックス、産業上
受け入れられるコンタクト材料、或いは下塗剤４００５はそれから塗布され、そ
して次に、この技術分野において通常に見られるタイプの導電性ハンダボール４
００７の塗布が続く。
【０１５１】
本発明の具体例６０又は６１を作成し、そして次にそれをアクティブチップ、
或いはＩＣに、それから、取り付けサブストレートに取り付けるために使用され
る製造プロセスは、多くの方法で達成することができるということに注目するこ
とが重要である。図９は、一般的用語での単なる概要を説明するものであり、多
くの取り付け手順及び接続材料のいくつかを使用し、付加し、取り除くことが可
能であり、或いはメーカー毎に変更し、かつ交換可能である。ここで開示したイ
ンターポーザー発明に対する取り付け材料及び方法は、いかなる方法にも限定さ
れない。本発明機能性の重要な性質は、エネルギー電路がエネルギー伝搬に対し
て導電的にきわめてわずかである限りキーエレメントであるＡＯＣの外側に位置
した外部導電性電路までの異なるグループの共通導電性電路及び差動導電性電路
のそれぞれに対してなされる実際の取り付け配置上で単に決定される。
或いはＩＣに、それから、取り付けサブストレートに取り付けるために使用され
る製造プロセスは、多くの方法で達成することができるということに注目するこ
とが重要である。図９は、一般的用語での単なる概要を説明するものであり、多
くの取り付け手順及び接続材料のいくつかを使用し、付加し、取り除くことが可
能であり、或いはメーカー毎に変更し、かつ交換可能である。ここで開示したイ
ンターポーザー発明に対する取り付け材料及び方法は、いかなる方法にも限定さ
れない。本発明機能性の重要な性質は、エネルギー電路がエネルギー伝搬に対し
て導電的にきわめてわずかである限りキーエレメントであるＡＯＣの外側に位置
した外部導電性電路までの異なるグループの共通導電性電路及び差動導電性電路
のそれぞれに対してなされる実際の取り付け配置上で単に決定される。
【０１５２】
さて、図１０を参照すると、従来技術のＩＣパッケージの外部或いは下側が、
内部に位置した従来技術のインターポーザーと共に従来技術構成において利用さ
れる外部取り付け、マルチプル低インダクタンス容量デバイス８００１のアセン
ブリを使って、図示されている。ＩＣパッケージ外装８００７は、取り付けサブ
ストレート、ＰＣＢ、或いはドーターカードアセンブリに取り付けるためのデバ
イスのある部分から出力ピンが出現する標準的な構成であり、他のエネルギー電
路は、ボールグリッドソケット８００６及び出力ピン又は単にソケット８００６
のいずれかの組み合わせを利用する一方、導電性出力ピンは、信号ライン、或い
は例えば、この産業で使用される他の標準的な手段のような他の電路によって使
用される。ボールグリッドソケット８００４は典型的には、共晶ハンダなどを受
けとめるために備えられ、そして典型的には、内部取り付けアクティブチップ又
はＩＣ（図示せず）にエネルギーを供給するために近接されるべき８００７の外
装領域よりもＩＣパッケージ８００２の内部領域周りに典型的に構成される。ボ
ールグリッドソケット８００４は、指示されるようにＩＣパッケージ８００７内
のインターポーザー及びＩＣの内部エリア位置の周囲又は外形８００３内に位置
している。周囲外形内で、相互接続のためのボールグリッドソケット８００４は
、ＩＣパッケージ８００７のＩ／Ｏ電路８００５によってパワーを供給するエネ
ルギーのために通常のものである。この従来技術のＩＣパッケージは、内部に位
置した従来技術のインターポーザー（図示せず）が、位置８００２における低イ
ンダクタンス容量アレイチップデバイスのアセンブリ８００１が適切に機能する
ことの必要性を示すことを意図している。
内部に位置した従来技術のインターポーザーと共に従来技術構成において利用さ
れる外部取り付け、マルチプル低インダクタンス容量デバイス８００１のアセン
ブリを使って、図示されている。ＩＣパッケージ外装８００７は、取り付けサブ
ストレート、ＰＣＢ、或いはドーターカードアセンブリに取り付けるためのデバ
イスのある部分から出力ピンが出現する標準的な構成であり、他のエネルギー電
路は、ボールグリッドソケット８００６及び出力ピン又は単にソケット８００６
のいずれかの組み合わせを利用する一方、導電性出力ピンは、信号ライン、或い
は例えば、この産業で使用される他の標準的な手段のような他の電路によって使
用される。ボールグリッドソケット８００４は典型的には、共晶ハンダなどを受
けとめるために備えられ、そして典型的には、内部取り付けアクティブチップ又
はＩＣ（図示せず）にエネルギーを供給するために近接されるべき８００７の外
装領域よりもＩＣパッケージ８００２の内部領域周りに典型的に構成される。ボ
ールグリッドソケット８００４は、指示されるようにＩＣパッケージ８００７内
のインターポーザー及びＩＣの内部エリア位置の周囲又は外形８００３内に位置
している。周囲外形内で、相互接続のためのボールグリッドソケット８００４は
、ＩＣパッケージ８００７のＩ／Ｏ電路８００５によってパワーを供給するエネ
ルギーのために通常のものである。この従来技術のＩＣパッケージは、内部に位
置した従来技術のインターポーザー（図示せず）が、位置８００２における低イ
ンダクタンス容量アレイチップデバイスのアセンブリ８００１が適切に機能する
ことの必要性を示すことを意図している。
【０１５３】
これに対し、図１１を参照すると、ＩＣパッケージ８００７の外部或いは下側
は、説明を容易にするために影線で示されるように、ＩＣパッケージ８００７の
内側に取り付けられる本発明の具体例を利用している。前述のように、周囲外形
８００３は、ＩＣの位置を示し、そして、ＩＣパッケージ８００７内のインター
ポーザー８００６及びその周囲は、ボールグリッドソケット８００４によって取
り巻かれている。取り付けられたマルチ開口エネルギー調整アーキテクチャーデ
バイス６０−６１或いは類似のものは、集積回路又はＩＣアセンブリ（図示せず
）と、取り付けサブストレートの間に位置したインターポーザーとして示され、
或いはこの説明において使用される取り付けサブストレートは、サブストレート
パッケージ８００７の外側部分を構成する積み重ねのグループ或いは最終層であ
る。インターポーザー６０−６１或いは類似のものは、前記インターポーザーに
接続されたアクティブＩＣチップによって利用される追加の物理的シールド機能
を提供するために利用することができると共に、それはまた、この開示で説明し
たように、同時エネルギー調整機能を提供する。このシールド性質は、アクティ
ブチップ（図示せず）がインターポーザー発明の周囲を越えて伸びるその具体例
の一部を有していない限り、このパッケージ内に単に存在するインターポーザー
によって達成される。デバイス６０は、内部エネルギー調整電極６０Ｃに接続さ
れた開口６４及び内部エネルギー調整電極６０Ｄに接続された開口６５を含んで
いる。導電性開口６６は、共通導電性電路６２００／６２００−ＩＭ、６２０１
，６２０２，６２０３，及び６２０４／６２０４−ＩＭ、或いは利用される同様
な用途の任意の追加の電路に接続される。
は、説明を容易にするために影線で示されるように、ＩＣパッケージ８００７の
内側に取り付けられる本発明の具体例を利用している。前述のように、周囲外形
８００３は、ＩＣの位置を示し、そして、ＩＣパッケージ８００７内のインター
ポーザー８００６及びその周囲は、ボールグリッドソケット８００４によって取
り巻かれている。取り付けられたマルチ開口エネルギー調整アーキテクチャーデ
バイス６０−６１或いは類似のものは、集積回路又はＩＣアセンブリ（図示せず
）と、取り付けサブストレートの間に位置したインターポーザーとして示され、
或いはこの説明において使用される取り付けサブストレートは、サブストレート
パッケージ８００７の外側部分を構成する積み重ねのグループ或いは最終層であ
る。インターポーザー６０−６１或いは類似のものは、前記インターポーザーに
接続されたアクティブＩＣチップによって利用される追加の物理的シールド機能
を提供するために利用することができると共に、それはまた、この開示で説明し
たように、同時エネルギー調整機能を提供する。このシールド性質は、アクティ
ブチップ（図示せず）がインターポーザー発明の周囲を越えて伸びるその具体例
の一部を有していない限り、このパッケージ内に単に存在するインターポーザー
によって達成される。デバイス６０は、内部エネルギー調整電極６０Ｃに接続さ
れた開口６４及び内部エネルギー調整電極６０Ｄに接続された開口６５を含んで
いる。導電性開口６６は、共通導電性電路６２００／６２００−ＩＭ、６２０１
，６２０２，６２０３，及び６２０４／６２０４−ＩＭ、或いは利用される同様
な用途の任意の追加の電路に接続される。
【０１５４】
全ての具体例において、−ＩＭとして示された一組の外側共通導電性電路又は
層は、デバイス全体の製造プロセスにおいて位置決めされるか、たぶん、ディス
クリートＩＣパッケージ以外のプラットフォーム或いはＩＣパッケージ自身とし
て役立つ取り付けサブストレートの一部から利用し、或いは、−ＩＭで示された
２つの外側共通導電性電路の内の少なくとも一方の代わりをするために、外部導
電性電路、或いはより大きな外部導電性エリアを単独で、或いは間に絶縁材料を
配置して利用することによってさえ、積み重ね構成全体をサンドイッチすること
が好ましいが、オプショナルである。−ＩＭとして示されず、かつ前述した外側
の組に近接した外側共通導電性電路の主要な組は、シールド電極サンドイッチの
基礎を形成する共通導電性電路としてこのデバイスに重要であり、かつ、最終シ
ールドが、所望のエネルギー調整機能に関して完全性をファラディーケージ状シ
ールド構成に維持させるように前述した基準の大部分に適合することのできる外
部導電性エリアと取り替えられる場合にのみオプショナルにすることができる。
しかしながら、−ＩＭで示されたシールドの場合に、それらは回路調整性能を電
気的に高め、さらに同様に、新たなインターポーザーの自己共振点を外方向にシ
フトして、本発明のＡＯＣ内に位置した回路のその部分を高めるという点で、そ
れらはオプショナルであるが、望ましい。
層は、デバイス全体の製造プロセスにおいて位置決めされるか、たぶん、ディス
クリートＩＣパッケージ以外のプラットフォーム或いはＩＣパッケージ自身とし
て役立つ取り付けサブストレートの一部から利用し、或いは、−ＩＭで示された
２つの外側共通導電性電路の内の少なくとも一方の代わりをするために、外部導
電性電路、或いはより大きな外部導電性エリアを単独で、或いは間に絶縁材料を
配置して利用することによってさえ、積み重ね構成全体をサンドイッチすること
が好ましいが、オプショナルである。−ＩＭとして示されず、かつ前述した外側
の組に近接した外側共通導電性電路の主要な組は、シールド電極サンドイッチの
基礎を形成する共通導電性電路としてこのデバイスに重要であり、かつ、最終シ
ールドが、所望のエネルギー調整機能に関して完全性をファラディーケージ状シ
ールド構成に維持させるように前述した基準の大部分に適合することのできる外
部導電性エリアと取り替えられる場合にのみオプショナルにすることができる。
しかしながら、−ＩＭで示されたシールドの場合に、それらは回路調整性能を電
気的に高め、さらに同様に、新たなインターポーザーの自己共振点を外方向にシ
フトして、本発明のＡＯＣ内に位置した回路のその部分を高めるという点で、そ
れらはオプショナルであるが、望ましい。
【０１５５】
もし、本発明を構成する共通導電性コンテナー構成が、ここで説明したような
積み重ねシーケンスの結果に従いバランスしているならば、間違いによって或い
は深慮で付加される主要な組の共通導電性電路を越える−ＩＭで示された任意の
付加された単一の共通導電性シールド層は、エネルギー調整動作をひどくは低下
させず、そして、この状態はある場合に、製造プロセスにおける潜在的コストの
節約を実際上浮き彫りにすることができ、そしてここで、自動化積み重ねプロセ
スは、前述したように１以上の追加の外側層をたぶん付加することができ、そし
てこの用途の性能は重要ではないかもしれない。
積み重ねシーケンスの結果に従いバランスしているならば、間違いによって或い
は深慮で付加される主要な組の共通導電性電路を越える−ＩＭで示された任意の
付加された単一の共通導電性シールド層は、エネルギー調整動作をひどくは低下
させず、そして、この状態はある場合に、製造プロセスにおける潜在的コストの
節約を実際上浮き彫りにすることができ、そしてここで、自動化積み重ねプロセ
スは、前述したように１以上の追加の外側層をたぶん付加することができ、そし
てこの用途の性能は重要ではないかもしれない。
【０１５６】
これらの故意又は偶然のエラーは、前述しかつ本出願人によって完全に意図し
たような共通導電性電路の最少の適切に順序づけた積み重ねを含む本発明のバラ
ンスに悪影響を与えないということが開示される。 本発明の変形内で生じる少なくとも５つ或いはそれ以上の、はっきりと異なる
エネルギー調整機能がある。即ち、；殆ど全体のシールド環境による静電的エネ
ルギー寄生の最少化；シールド機能の電磁的打ち消し又は最少化、或いは相対し
て密接に位置した差動導電性電路対の相互磁束打ち消し又は最少化；中央共通及
び共有電路電極、サンドイッチする外側の第１の組の共通導電性電路、及び２つ
の別個の共通導電性シールド構成コンテナーの一部として利用される−ＩＭ指定
の電路のいずれかによって作成された“０”電圧基準の利用；ＡＯＣ内に位置し
たエネルギー部分のエネルギー効果のシリーズ伝搬移動に相対するようにシール
ド効果を提供するエネルギー部分のパラレル伝搬移動。差動位相のエネルギー部
分が対向して動作するときエネルギー部分のパラレル伝搬移動が生じるが、しか
し、前記エネルギーを持つ調和した方法は、合計エネルギーの略１／２或いは本
発明のＡＯＣ内のある任意の時に見られる部分が、パラレルな非補強カウンター
パートを利用する電気的及び／又は磁気的動作で中央共通及び共有導電性エネル
ギー電路の一方のサイドに位置するように分割する。そして、このカウンターパ
ートは、全体的に相対する打ち消し又は最少化方法で、或いは相対する差動導電
性電路の相互磁束打ち消し又は最少化技術の僅かの場合の使用にも関わらす、全
体的にシリーズタイプ方法で動作する従来技術と同様な方法で、動作する。その
構成に起因して従来技術は、前述したように、新規な発明において固有の同時サ
ンドイッチ静電シールド機能を殆ど利用することができない。
たような共通導電性電路の最少の適切に順序づけた積み重ねを含む本発明のバラ
ンスに悪影響を与えないということが開示される。 本発明の変形内で生じる少なくとも５つ或いはそれ以上の、はっきりと異なる
エネルギー調整機能がある。即ち、；殆ど全体のシールド環境による静電的エネ
ルギー寄生の最少化；シールド機能の電磁的打ち消し又は最少化、或いは相対し
て密接に位置した差動導電性電路対の相互磁束打ち消し又は最少化；中央共通及
び共有電路電極、サンドイッチする外側の第１の組の共通導電性電路、及び２つ
の別個の共通導電性シールド構成コンテナーの一部として利用される−ＩＭ指定
の電路のいずれかによって作成された“０”電圧基準の利用；ＡＯＣ内に位置し
たエネルギー部分のエネルギー効果のシリーズ伝搬移動に相対するようにシール
ド効果を提供するエネルギー部分のパラレル伝搬移動。差動位相のエネルギー部
分が対向して動作するときエネルギー部分のパラレル伝搬移動が生じるが、しか
し、前記エネルギーを持つ調和した方法は、合計エネルギーの略１／２或いは本
発明のＡＯＣ内のある任意の時に見られる部分が、パラレルな非補強カウンター
パートを利用する電気的及び／又は磁気的動作で中央共通及び共有導電性エネル
ギー電路の一方のサイドに位置するように分割する。そして、このカウンターパ
ートは、全体的に相対する打ち消し又は最少化方法で、或いは相対する差動導電
性電路の相互磁束打ち消し又は最少化技術の僅かの場合の使用にも関わらす、全
体的にシリーズタイプ方法で動作する従来技術と同様な方法で、動作する。その
構成に起因して従来技術は、前述したように、新規な発明において固有の同時サ
ンドイッチ静電シールド機能を殆ど利用することができない。
【０１５７】
図示し或いは図示しなかった全ての具体例において、共通導電性電路電極と差
動導電性電路電極の両方の電路数は、多数の導電性電路エレメント組み合わせを
作るために所定の方法で増やすことができる。回路ソースに関して付勢されてい
るこれらのエレメントに関して電気的にパラレル関係にあると考えられる一般的
物理的なパラレル関係は、付加的にパラレルに存在し、それによって、容量値を
増加させるために付加される。
動導電性電路電極の両方の電路数は、多数の導電性電路エレメント組み合わせを
作るために所定の方法で増やすことができる。回路ソースに関して付勢されてい
るこれらのエレメントに関して電気的にパラレル関係にあると考えられる一般的
物理的なパラレル関係は、付加的にパラレルに存在し、それによって、容量値を
増加させるために付加される。
【０１５８】
次に、中央導電性電路及び複数の導電性電極の組み合わせを取り巻く追加の共
通導電性電路は、全ての具体例において、増加した固有の共通導電性電路及び最
適化ファラディーケージ状機能及びサージ消費エリアを提供するために使用され
る。 第４に、２つの付加的に位置しかつサンドイッチする共通導電性電路又はシー
ルドを持つ最少の１つの中央共通導電性シールド対が一般的に所望され、かつ、
中央共通導電性シールドの両サイドに位置すべきである（それぞれ前記中央共通
層の両側に位置した誘電体材料及び差動導電性電極対のような他のエレメントは
、前述したようにこれらのシールド間に位置させることができる。）追加の共通
導電性電路は、出願人が図示しかつ意図したようないずれかの具体例によってそ
の位置に隣接した差動導電性電路を有さない−ＩＭ指定シールドのように使用す
ることができる。
通導電性電路は、全ての具体例において、増加した固有の共通導電性電路及び最
適化ファラディーケージ状機能及びサージ消費エリアを提供するために使用され
る。 第４に、２つの付加的に位置しかつサンドイッチする共通導電性電路又はシー
ルドを持つ最少の１つの中央共通導電性シールド対が一般的に所望され、かつ、
中央共通導電性シールドの両サイドに位置すべきである（それぞれ前記中央共通
層の両側に位置した誘電体材料及び差動導電性電極対のような他のエレメントは
、前述したようにこれらのシールド間に位置させることができる。）追加の共通
導電性電路は、出願人が図示しかつ意図したようないずれかの具体例によってそ
の位置に隣接した差動導電性電路を有さない−ＩＭ指定シールドのように使用す
ることができる。
【０１５９】
最後に、多数の具体例の再吟味から、形状、厚さ又はサイズは、所望の電気的
特性に依存して、或いは導電性電極電路を持つ少なくとも１つの単一電電性の同
質ファラディーケージ状導電性シールド構成を形成する共通導電性電極電路及び
それらの取付構成の配列から得られる物理アーキテクチャーに起因してフィルタ
ーが使用されるべきである応用によって、変更可能であるということが明らかで
あろう。
特性に依存して、或いは導電性電極電路を持つ少なくとも１つの単一電電性の同
質ファラディーケージ状導電性シールド構成を形成する共通導電性電極電路及び
それらの取付構成の配列から得られる物理アーキテクチャーに起因してフィルタ
ーが使用されるべきである応用によって、変更可能であるということが明らかで
あろう。
【０１６０】
本発明の主要な好適具体例及び好適動作についてここで詳細に説明したけれど
も、開示された特別の例示形に限定されると考えるべきでない。好適具体例の種
々の変形が、特許請求の範囲に限定されるような本発明の精神或いは範囲から離
れることなくなすことができるということが当業者には明白になるであろう。
も、開示された特別の例示形に限定されると考えるべきでない。好適具体例の種
々の変形が、特許請求の範囲に限定されるような本発明の精神或いは範囲から離
れることなくなすことができるということが当業者には明白になるであろう。
【図１】
Ａ図は、ファミリ多機能エネルギー調整器の一実施例分解図。Ｂ図は、Ａ図に
示されたファミリ多機能エネルギー調整器の他の実施例分解図。
示されたファミリ多機能エネルギー調整器の他の実施例分解図。
【図２】
大きな電気システムに配置され付勢されたときの図１Ａと図１Ｂの物理的アー
キテクチャを表現した回路概要図。
キテクチャを表現した回路概要図。
【図３】
ファラデー籠状導電性シールド及びバイパス導電性電路電極の部分を構成して
いる非保持実施例要素の部分平面図。
いる非保持実施例要素の部分平面図。
【図４】
非保持、相互に連結された、平行な導電性シールド構造からなるファラデー籠
状導電性シールド構造を形成している非保持実施例要素の部分分解図。
状導電性シールド構造を形成している非保持実施例要素の部分分解図。
【図５】
Ａ図は、外側イメージシールドを有する本発明の構成で使用の回路アーキテク
チャー非保持、多層バイパス配列の分解断面図。Ｂ図は、Ａ図に示されそこで９
０度回転させた形の第２の層状バイパス分解断面図。
チャー非保持、多層バイパス配列の分解断面図。Ｂ図は、Ａ図に示されそこで９
０度回転させた形の第２の層状バイパス分解断面図。
【図６】
Ａ図は、外側イメージシールドを有する本発明の層状配列分解図。Ｂ図は、ボ
ール格子の相互連結に替え、ワイヤリード又はピンの相互連結を使用している集
積回路パッケージの一部分内に配置された集積回路ダイ上に取り付けられてＡ図
に描写されたインターポーザー配列の部分図。
ール格子の相互連結に替え、ワイヤリード又はピンの相互連結を使用している集
積回路パッケージの一部分内に配置された集積回路ダイ上に取り付けられてＡ図
に描写されたインターポーザー配列の部分図。
【図７】
インターポーザー配列平面図。
【図８】
Ａ図は、図７に描写された他のインターポーザー配列断面図。Ｂ図は、ボール
格子の相互連結を備えた集積回路パッケージが示された集積回路ダイ間に今では
マウントされた図７の描写のインターポーザー配列の部分断面図。
格子の相互連結を備えた集積回路パッケージが示された集積回路ダイ間に今では
マウントされた図７の描写のインターポーザー配列の部分断面図。
【図９】
図８Ａの半田ボール相互連結拡大図。
【図１０】
エネルギー調整を助けるために使われた、外部にマウントのディスクリートア
レーを備えた先行技術のインターポーザーの外観を示している集積回路パッケー
ジ部分平面外観図。
レーを備えた先行技術のインターポーザーの外観を示している集積回路パッケー
ジ部分平面外観図。
【図１１】
ボール格子の相互連結を備えた集積回路パッケージが示された集積回路ダイの
間に配置の新しい発明だけに先行技術のインターポーザーの外だけを図１０に同
様に描写された集積回路パッケージの部分外部平面図。
間に配置の新しい発明だけに先行技術のインターポーザーの外だけを図１０に同
様に描写された集積回路パッケージの部分外部平面図。
─────────────────────────────────────────────────────
フロントページの続き
(31)優先権主張番号 ０９／４６０，２１８
(32)優先日 平成11年12月13日(1999．12．13)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ６０／１８０，１０１
(32)優先日 平成12年２月３日(2000．2．3)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ６０／１８５，３２０
(32)優先日 平成12年２月28日(2000．2．28)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ６０／２００，３２７
(32)優先日 平成12年４月28日(2000．4．28)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ６０／２０３，８６３
(32)優先日 平成12年５月12日(2000．5．12)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ０９／５７９，６０６
(32)優先日 平成12年５月26日(2000．5．26)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ０９／５９４，４４７
(32)優先日 平成12年６月15日(2000．6．15)
(33)優先権主張国 米国（ＵＳ）
(31)優先権主張番号 ６０／２１５，３１４
(32)優先日 平成12年６月30日(2000．6．30)
(33)優先権主張国 米国（ＵＳ）
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ
Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ
，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，
ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ
Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ
，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，
ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，Ｓ
Ｅ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ
，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，
ＺＷ
Claims (20)
- 【請求項１】 それぞれに複数の導電性開口が通過する複数の共通電極を備
えて、該複数の共通電極が少なくとも中央共通電極、第１の共通電極、及び第２
の共通電極から成り； それぞれに複数の導電性開孔が通過する少なくとも一対の差動電極を備えて、
該少なくとも一対の差動電極が少なくとも第１の差動電極及び第２の差動電極か
ら成り、 前記第１の差動電極が前記中央共通電極上方に積み重ねられ、かつ前記第２の
差動電極が前記中央共通電極下方に積み重ねられ、そして、前記第１の差動電極
及び前記第２の差動電極が前記中央共通電極をサンドイッチし、 前記第１の共通電極が前記第１の差動電極上方に積み重ねられ、かつ前記第２
の共通電極が前記第２の差動電極下方に積み重ねられ、 所定の電気特性を有する材料を備え、該材料は、前記複数の共通電極と前記第
１及び第２の差動電極の間に維持されて、前記複数の共通電極と前記第１及び第
２の差動電極の間の直接電気接続を防止し、 前記第１の差動電極が前記複数の導電性開孔の第１の導電性開口に電気的に接
続されて、前記第１の導電性開口が外部電気回路への電気接続をし、そして、前
記第１の導電性開口が前記第２の差動電極及び前記複数の共通電極から絶縁され
、 前記第２の差動電極が前記複数の導電性開口の第２の導電性開口に電気的に接
続され、前記第２の導電性開口が外部電気回路に電気的接続をし、そして、前記
第２の導電性開口が前記第１の差動電極及び前記複数の共通電極から絶縁され、 前記複数の共通電極が前記複数の導電性開口のうちの第３の導電性開口に電気
的に相互接続され、前記第３の導電性開口が前記第１の差動電極及び前記第２の
差動電極から絶縁され、そして、 前記複数の共通電極及び前記少なくとも一対の差動電極が複数のエネルギー調
整エレメントを形成する、 ことから成るエネルギー調整インターポーザー構成アセンブリ。 - 【請求項２】 複数の共通電極を備え、該複数の共通電極は少なくとも中央
共通電極、第１の共通電極、及び第２の共通電極から成り、 少なくとも１対の差動電極を備え、該少なくとも一対の差動電極は少なくとも
第１の差動電極及び第２の差動電極から成り、 前記第１の差動電極は前記中央共通電極上方に積み重ねられ、かつ前記第２の
差動電極が前記中央共通電極下方に積み重ねられ、そして、前記第１の差動電極
及び前記第２の差動電極が前記中央共通電極をサンドイッチし、 前記第１の共通電極が前記第１の差動電極上方に積み重ねられ、かつ前記第２
の共通電極が前記第２の差動電極下方に積み重ねられ、 前記第１の差動電極及び前記第２の差動電極が、各電極の周囲まわりに伸びる
絶縁バンドを通して突出する複数の電極終端延長部を含み、かつ該電極終端延長
部は外部エネルギー利用回路に導電的に取り付けるためのエリアを提供し、そし
て、 前記複数の共通電極及び前記少なくとも一対の差動電極が複数のエネルギー調
整エレメントを形成する、 ことから成るエネルギー調整インターポーザーアセンブリ。 - 【請求項３】 少なくとも導電性接続のための集積回路をさらに備える請求
項１に記載のエネルギー調整インターポーザー構成アセンブリ。 - 【請求項４】 前記共通電極の前記差動電極に対する比が３：２である請求
項１に記載のエネルギー調整インターポーザー構成アセンブリ。 - 【請求項５】 差動及び共通モードエネルギーを同時に調整するための手段
と、 差動及び共通モードエネルギーを分離するための手段と、 付勢回路調整電子要素から内部的に発生したエネルギー寄生を部分的に抑制す
るための手段と、 から成る付勢回路用エネルギー調整インターポーザー。 - 【請求項６】 外部電気ノイズから前記エネルギー調整インターポーザー調
整手段をシールドしながら、同時に前記エネルギー調整インターポーザーからエ
ネルギーの一部の放射を防ぐ手段をさらに備える請求項５に記載の付勢回路用エ
ネルギー調整インターポーザー。 - 【請求項７】 前記第１と第２の差動電極間の相互誘導結合を減らしながら
、同時に外部電気ノイズから前記エネルギー調整インターポーザーをシールドす
るための手段をさらに備える請求項５に記載の付勢回路用エネルギー調整インタ
ーポーザー。 - 【請求項８】 差動及び共通モードエネルギーを同時に調整するための手段
と、 差動及び共通モードエネルギーを分離するための手段と、 前記少なくとも一
対の差動電極から内部的に発生したエネルギー寄生を部分的に抑制するための手
段と、 から成る請求項２に記載のエネルギー調整インターポーザー回路アセン
ブリ。 - 【請求項９】 前記少なくとも一対の差動電極間の相対するエネルギーフラ
ックスフィールド部分の最少化を促進するための手段をさらに備える請求項８に
記載のエネルギー調整インターポーザー回路アセンブリ。 - 【請求項１０】 前記少なくとも一対の差動電極の内部電気ノイズを最少化
させるための手段を備え、 内部電気ノイズの該最少化は、前記中央共通電極と
前記第１又は第２の共通電極のいずれかに沿って低インピーダンス電路を提供し
、そして、 該低インピーダンス電路は、前記少なくとも一対の差動電極の１つ
の差動電極を少なくとも部分的に取り囲む、 ことから成る請求項８に記載のエ
ネルギー調整インターポーザー回路アセンブリ。 - 【請求項１１】 集積回路ダイを含む集積回路パッケージと、 第１及び第
２の差動導電性エネルギー電路及び複数の共通導電性エネルギー電路を備えて、
前記複数の共通導電性エネルギー電路の内の前記少なくとも一方が、前記第１及
び第２の差動導電性エネルギー電路のそれぞれの上方及び下方に位置し、そして
、前記複数の共通導電性エネルギー電路は電気的に相互接続されかつ前記集積回
路パッケージのメタライズ部分に接続されるエネルギー調整インターポーザーと
、 前記第１及び第２の差動導電性エネルギー電路に電気的に接続された少なく
とも一つの内部エネルギー利用負荷と、を備え、 前記複数の共通導電性エネル
ギー電路及び前記第１及び第２の差動導電性電路が複数のエネルギー調整エレメ
ントを形成することから成る回路アセンブリ。 - 【請求項１２】 少なくとも一つの集積回路チップと、該回路チップに相互
接続されたエネルギー調整インターポーザーとから成り、 該インターポーザー
は複数のサブストレート層を備えて、該複数のサブストレート層がパラレル関係
に形成され、かつ複数の相互接続された共通導電性電極、複数の差動導電性電極
を含み、 前記インターポーザーはさらに、前記複数のサブストレート層に全体
的に垂直に形成された複数の導電性エネルギー電路をさらに備えて、前記複数の
導電性エネルギー電路が、前記複数のサブストレート層の１つ又はそれ以上に電
気的接続をし、そして付勢されるとき、前記複数のサブストレート層が複数のエ
ネルギー調整エレメントを形成するシステム回路の一部を完了する、 ことから
成る回路アセンブリ。 - 【請求項１３】 前記共通導電性電極の前記差動導電性電極に対する比が３
：２である請求項１２に記載の回路アセンブリ。 - 【請求項１４】 前記インターポーザーは、差動及び共通モードエネルギー
を同時に調整するための手段と、 差動及び共通モードエネルギーを分離するた
めの手段と、 前記インターポーザーから内部的に発生したエネルギー寄生を部
分的に抑制するための手段と、をさらに備える請求項１２に記載の回路アセンブ
リ。 - 【請求項１５】 前記インターポーザーは、外部電気ノイズから前記インタ
ーポーザーをシールドしながら、同時に前記インターポーザーからのエネルギー
部分の放射を防ぐための手段をさらに備える請求項１２に記載の回路アセンブリ
。 - 【請求項１６】 前記第１及び第２の差動導電性電極間の相互誘導結合を減
らしながら、同時に外部電気ノイズから前記インターポーザーをシールドするた
めの手段をさらに備える請求項１２に記載の回路アセンブリ。 - 【請求項１７】 それぞれが少なくとも２つの導電性開口を有する少なくと
も一対の差動導電性電極と、 それぞれに少なくとも２つの導電性開口が通過す
る少なくとも３つの共通導電性電極と、を備え、 各差動導電性電極が上方及び
下方共通導電性電極によってサンドイッチされ、 各差動導電性電極及び各共通
導電性電極が全体的にパラレルに積み重ねて前記インターポーザー内に位置決め
され、かつ誘電体材料によって互いから電気的に絶縁され、そして、 外側導電
性サイド面を備え、該サイド面は、前記差動導電性電極のそれぞれが、前記共通
導電性電極と、前記外側導電性サイド面によってシールドされ、該サイド面を通
して前記差動導電性電極に全体的に垂直な方向の導電性電路が前記少なくとも２
つの導電性開口を通る外部電気回路に接続をするように、前記共通導電性電極の
それぞれに電気的に接続され、 前記共通導電性電極、前記外側導電性サイド面
、及び前記少なくとも一対の差動電極が、複数のエネルギー調整エレメントを形
成する、 ことから成るエネルギー調整インターポーザーアセンブリ。 - 【請求項１８】 前記少なくとも２つの導電性開口の内の第１の導電性開口
が、前記少なくとも一対の差動電極の第１の差動電極に電気的に接続され、そし
て、前記少なくとも２つの導電性開口の内の少なくとも第２の導電性開口が、前
記少なくとも一対の差動電極の内の第２の差動電極に電気的に接続される請求項
１７に記載のエネルギー調整インターポーザーアセンブリ。 - 【請求項１９】 前記共通導電性電極及び前記差動電極はそれぞれ、そこを
通る少なくとも３つの導電性開口を含み、そして、前記少なくとも３つの導電性
開口の内の少なくとも第１の導電性開口が、前記少なくとも一対の差動電極の内
の第１の差動電極に電気的に接続され、前記少なくとも３つの導電性開口の内の
少なくとも第２の導電性開口が、前記少なくとも一対の差動電極の内の第２の差
動電極に電気的に接続され、そして、前記少なくとも３つの導電性開口の内の第
３の導電性開口が、各共通導電性電極に電気的に接続される請求項１７に記載の
エネルギー調整インターポーザーアセンブリ。 - 【請求項２０】 実質上ここで添付図を参照して説明しかつそこに例示した
インターポーザーアセンブリを含む回路アセンブリ。
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| US09/594,447 US6636406B1 (en) | 1997-04-08 | 2000-06-15 | Universal multi-functional common conductive shield structure for electrical circuitry and energy conditioning |
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536859A (ja) * | 1991-07-26 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 高周波伝送信号ライン |
| JPH0653075A (ja) * | 1992-07-27 | 1994-02-25 | Mitsubishi Materials Corp | 平衡線路用積層セラミックコンデンサ |
| JPH06325133A (ja) * | 1993-04-05 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | 差動電流スイッチ対のルーティング方法 |
| JPH07307412A (ja) * | 1994-05-10 | 1995-11-21 | Sumitomo Metal Ind Ltd | バイパス用コンデンサ搭載積層パッケージ |
| JPH08316377A (ja) * | 1995-05-11 | 1996-11-29 | Internatl Business Mach Corp <Ibm> | 電子パッケージング構造 |
| JPH0936616A (ja) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | マイクロ波回路装置 |
| JPH09283700A (ja) * | 1996-04-16 | 1997-10-31 | Kyocera Corp | 高周波用電力増幅器 |
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|---|---|---|---|---|
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| US5909350A (en) * | 1997-04-08 | 1999-06-01 | X2Y Attenuators, L.L.C. | Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package |
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-
2000
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536859A (ja) * | 1991-07-26 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 高周波伝送信号ライン |
| JPH0653075A (ja) * | 1992-07-27 | 1994-02-25 | Mitsubishi Materials Corp | 平衡線路用積層セラミックコンデンサ |
| JPH06325133A (ja) * | 1993-04-05 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | 差動電流スイッチ対のルーティング方法 |
| JPH07307412A (ja) * | 1994-05-10 | 1995-11-21 | Sumitomo Metal Ind Ltd | バイパス用コンデンサ搭載積層パッケージ |
| JPH08316377A (ja) * | 1995-05-11 | 1996-11-29 | Internatl Business Mach Corp <Ibm> | 電子パッケージング構造 |
| JPH0936616A (ja) * | 1995-07-13 | 1997-02-07 | Mitsubishi Electric Corp | マイクロ波回路装置 |
| JPH09283700A (ja) * | 1996-04-16 | 1997-10-31 | Kyocera Corp | 高周波用電力増幅器 |
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