CN1375127A - 用于电子校准的带存储器的锁相环 - Google Patents

Abstract

一种具有模块调谐器兼容性的电视控制系统,包括一个经通信总线连接到微处理器的调谐模块。该调谐模块包括具有调谐校准数据的存储器单元。该微处理器将调谐命令经通信总线传输到调谐模块,并且调谐模块将与想要的电视信号相对应的调谐电路校准数据设置在存储单元中用于执行电子调谐电路校准。

Description

用于电子校准的带存储器的锁相环

发明领域：

本发明通常涉及电视接收机，尤其涉及用于电视机的调谐器。

背景技术：

电视调谐器通常在电视设备中(例如电视接收机，VCR，等)用分立式调谐模块或者用在数字解码器单元机壳上的单板调谐电路(机载式调谐器)的形式来实现。分立式调谐模块和机载式调谐电路通常都包括锁相环(PLL)电路。

图1图示了用于电视接收机的电视控制系统100的一个实施例。该电视控制系统包括一个微处理器102，一个机壳非易失性存储器104，一个通信总线106，一个诸如一次变频调谐器的调谐模块108，和一个诸如天线或电缆线的RF源110。调谐模块108包括一个调谐模块的PLL集成电路112。该通信总线106将微处理器102与PLL集成电路112电连接。该微处理器102与机壳非易失性存储器104电连接。

用于电视接收机的调谐器的加工包括一个用于校准调谐器的校准过程以使其在整个工作频段上表现情况相同。目前，对于校准一个电视调谐器有两种常规方法：机械校准和电子校准。机械校准包含轻微改变调谐器中灵敏元件(例如线圈和类似物)的位置以最佳化调谐器性能。机械校准通常经过生产线端的人工交互来完成，并且如此做法通常是无效率的。

电子校准凭借将用于专用调谐的校准数据保存在电视接收机中含有的非易失性存储器进行处理。当用户选择一个想要的信道时，电视接收机内的微处理器查找保存在非易失性存储器中用于想要信道的校准数据。该调谐器接着补偿不匹配并保持调谐性能恒定。在调谐器中提供一个D/A转换电路用来将调谐器电子“校准”，通过将以数字形式存储的校准数据转换成校准电路的模拟电压，提供调谐器的最佳频率校准(即“微调”)。

虽然电子校准减少了生产线上的人工交互，它也缩小了电视接收机元件之间的兼容性。微处理器必须包含用于从非易失性存储器选择校准数据并将其传输到调谐器的路由。调谐器必须适应接收数据和补偿不匹配。如此，要在该领域中取替故障电视调谐器需要发现一个适应于专用电视控制系统的新型电视调谐器。

当采用分立式调谐模块(非机载式调谐类型的调谐器)时，必须根据与专用机壳一起使用的调谐器的特性来将不同的数据提供给机壳非易失性存储器。例如，欧洲用的调谐器使用与美国用的调谐器相比不同的校准数据。这一校准数据被存储在机壳非易失性存储器中，由于唯一校准数据保存在分立式调谐模块中，该机壳非易失性存储器与微处理器交互以重新获得校准数据。不仅世界上不同地区中使用的调谐器所使用的校准数据不同，而且每个调谐器中使用的校准数据一般是唯一的。为什么每个调谐器包含不同的校准数据的原因包括布置不同和容许偏差分量。该校准数据的不同布置补偿了每个电视机的印制电路板的特性。校准数据中的容许偏差分量补偿了数值偏差分量。给每个存储器在机壳非易失性存储器中保存各种不同的校准数据是损耗时间和使加工过程复杂化。

图1中图示的电视控制系统100的调谐器108使用在加工的时候就被输入电视接收机的电子校准数据。然而，调谐器函数使用的校准数据保存在机壳非易失性存储器104中，要通过微处理器102重新获得。如此，微处理器102不得不执行与校准数据重新获取相关的功能。在电视机制造中，装配不同的元件。

该校准数据不保存在调谐器中，而改为在元件装配时保存在机壳非易失性存储器104中。属于专用调谐器的校准数据在元件装配时被分立编入机壳非易失性存储器中。如此，每个从调谐器加工地点运到装配地点的调谐器不得不包含除与调谐器分立实体的校准数据之外的调谐电路。在装配中，不仅调谐器被安装到电视机中，而且校准数据必须被正确地保存到机壳非易失性存储器中。如果在将校准数据保存到机壳非易失性存储器中出错，则调谐器将不能正确运行。

如果电视接收机没有调谐合适，那么或者是因为调谐模块108出错，或者是因为被发送到调谐器108的校准数据出错。修理这一调谐故障的维修人员将不能确定将调谐模块108本身替换是否会校正调谐器的缺陷，因为校准数据的故障可能出于微处理器、机壳非易失性存储器104，或者出于调谐器本身。

因此，该领域需要一个具有包含自身校准数据的非易失性存储器的调谐器。

发明概述：

本发明涉及调谐器设备。尤其涉及一个包含锁相环电路、D/A转换器电路和非易失性存储器的调谐器。通过一个显示出模块调谐器兼容性的电视控制系统来克服现有技术的相关缺点。特别是，电子校准数据被保存在设置在调谐模块内部的非易失性存储器。电视机接收机内的微处理器将调谐命令传输到包含所需电视信道的调谐模块。调谐模块访问非易失性存储器，获得想要电视信道对应的校准数据并执行校准。

附图简要描述：

本发明的示范可通过参照如下附图结合详细描述容易地理解，其中：

图1图示了一个包含调谐器的电视接收机实施例的方框图；

图2图示了另一个调谐器实施例的方框图；

图2A图示了本发明具有电视控制系统的电视接收机的方框图；

图3图示了一个本发明PLL电路实施例的方框图；

图4图示了另一个PLL电路实施例的方框图；和

图5说明一个地址解码器软件的实施例；

为了便于理解，在附图中尽可能地用同一标号指代同一元件。

详细描述：

考虑下列描述后，本领域普通技术人员将清楚地理解本发明易于在电视接收机中实现的教导。这一公开包括一个电视调谐器，其中可擦写存储器与一个锁相环集成电路相连，用来存储校准数据。

图1A图示了一个电视接收机150的实施例。该电视接收机150包括一个电视控制系统100、一个无线频率(RF)源110和显示器156。电视控制系统100包括一个调谐模块108和一个微处理器102。接收到的来自RF源110、有线电视、数字视频磁盘设备、VCR、计算机、或任何已知设备的电视信号在电视屏156上显示。

调谐模块108选择从由RF源(例如天线、电缆馈送或类似物)所提供频段中多个信道位置中选择出的想要电视信道所对应的RF信号。电视信道对应的RF信号是模拟和数字的电视信号。该模拟电视信号可以包括传统的国家电视标准委员会(NTSC)在美国调制的信号。该数字电视信号可包括符合高级电视系统委员会(ATSC)标准A/53的单边带(VSB)调制信号，例如，高清晰度电视(HDTV)信号。这里描述的系统通过适当改变电视控制系统100也能够配置与其它制式例如欧洲制式一起运行。

调谐模块108依照微处理器102所产生的调谐命令选择显示在显示器156上的想要电视信道。微处理器102经通信总线106被连接到调谐模块108上。在本次公开中，通信总线可以是内集成电路(I²C)总线，3-线总线，或者已知任何类型的通信总线。为响应微处理器102产生的调谐器命令，调谐模块108查找存储器单元203以获得想要电视信道对应的校准数据。该存储器单元203包括非易失性存储器。在本次公开中，非易失性存储器可以包括但不限定为只读存储器(ROM)或可编程ROM(PROM)，后者可被细分为电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和一次性PROM(OTPROM)。该校准数据包括用于补偿调谐模块108内各种灵敏元件例如调谐线圈中预置校准数据的不匹配所必需的数据。

以这种方式，调谐模块108被电校准以给想要信道提供最佳总调谐性能。该调谐模块108包含用于调谐校准的必须数据，无需在调谐器中嵌入用于从微处理器102中选择校准数据并将其传输到调谐模块108的专用路由。如此，该调谐模块108是电视控制系统100内的分立式元件，它允许，例如，现场替换调谐模块108，而不改变电视控制系统100特别是微处理器102。

如图2所示的电视控制系统100的实施例中，一个可写存储器例如，PLL非易失性存储器203被设置在调谐模块108内部，并被电连接到PLL可集成电路112。PLL非易失性存储器203保存校准数据和能够保存涉及PLL非易失性存储器操作的数据。通过在调谐模块108中非易失性存储器中存储校准数据，就能够根据电视控制系统100中使用的调谐器特性来选择该校准数据。不同调谐器的校准数据之间的差别能来自于反映印制电路板特性的不同布局、反映数值偏差分量的容差分量、使用调谐器的世界地区的广播特点。每个调谐器包含专用校准数据。该校准数据在制造时由生产者、发行人或其他人输入分立式调谐模块108。该校准数据属于调谐模块108并能通过调谐模块的传送在不同电视机之间转移。

PLL 112使用一个PLL振荡器208和一个基准振荡器(未示出)。PLL振荡器208能被控制在PLL集成电路的想要频段范围内工作。该基准振荡器是，例如，一个用于操纵由PLL振荡器产生的PLL频率的晶体管振荡器。在操作期间，PLL振荡器208的频率被与基准振荡器的频率相比较。如果比较电路记录该PLL信号领先于基准振荡器所产生的信号，则该PLL振荡器208产生的PLL信号的频率被降低。如果比较电路记录该PLL信号滞后于基准振荡器所产生的信号，则该PLL振荡器208产生的PLL信号的频率被增加。该PLL电路能够与本地振荡器、混合电路和D/A转换器合成一个单调谐集成电路。包含非易失性存储器的类似PLL电路能被用于双变频调谐器结构，其中任一PLL电路或两个PLL电路中都包含存储器。一个利用锁相环的系统在1998年10月28日公开的名称为“设置一个PLL解调器的调谐频率用以补偿与陶瓷谐振器频率基准相关漂移和迟滞效应的装置和方法”的美国专利U.S5828266(引作参考)中公开。

根据PLL非易失性存储器203中编入的频率，该调谐器中的校准数据被重调，因此调谐算法能被简化。另外，一旦数值被保存到PLL非易失性存储器中，微处理器对校准的干预将不再必要。当电视控制系统100被用于不同地点(国家等)或不同的调谐器，使得校准数据符合调谐器特性的EEPROM 104时，提供分立式存储器设备与其相关接口电路的费用和需要空间能够是有限的。

图2A描绘了另一个本发明包括电视控制系统100的电视接收机150的实施例的方框图。电视接收机150包括调谐模块108、微处理器102、RF源110、IF模块212和解调模块214。调谐模块108选择想要电视信道对应的来自RF源110的RF信号。想要电视信道经用户输入与微处理器102通信。微处理器102经传输总线向调谐模块108发送调谐信号。调谐模块108执行电子校准并将想要的电视信道对应的RF信号连接到IF模块212。该IF模块212与解调器模块214以某种已知方式将RF信号转化为IF信号并将IF信号解调用于显示电视信息。

调谐模块108包括降频转换器202、PLL 112、地址解码器210、存储器单元203、数-模(D/A)转换器204。根据用户对想要的电视信道的选择，微处理器102经通信总线108将调谐命令传输到PLL 112。该PLL 112将调谐命令连到地址解码器210。该地址解码器210确定用于想要电视信道的校准数据在所属存储器单元203中的地址。地址解码器210从存储器单元203中重新获得校准数据并将数据连到PLL112。PLL 112使PLL振荡器208从存储器中重新获得合适的校准数据，以从接收的RF信号中的多个信道中选择出想要电视信道。该电校准允许调谐器的其它频率灵敏电路被修改。

PLL 112包括数字集成电路(IC)PLL。因此，D/A转换器204将从存储器中重新获得的数字校准数据转换为模拟电压以输入到降频转换器202。降频转换器202用PLL 112所产生的调频外差RF源110接收到的RF信号，以输出想要电视信道对应的RF信号。变频转换器频率选择电路和其它电路按照D/A转换器电压输出被校准。一个提供上述跟踪的系统在1997年10月14日颁布给D.Badger的题为“电视调谐装置”的美国专利U.S.5,678,211中描述(这里引作参考)。

图3和图4图示了两个PLL集成电路207实施例的示范方框图，该PLL集成电路207最好包含在一个最好包含一个集成电路的调谐器108中。在每一个实施例中，PLL集成电路内部的PLL非易失性存储器203被实现以保存用于每一个数模转换器(DAC)的校准数据。

PLL集成电路包括一个DAC部分301a、通信总线部分301b及PLL部分301c。该通信总线部分包括移动寄存器303和连接通信总线106(如图1所示)的通信总线接收机302。该PLL部分301c包括一个锁存器330、PLL可编程分频器302和一个地址解码器334。该DAC部分包括多个DAC元件306a、306b和306c、PLL非易失性存储器203、多个锁存器312a到312d、通信解码器308和移位寄存器310。

每一个DAC元件306a、306b、306c分别包括转换器318a、318b和318c、放大器320a、320b、320c和对应输入。虽然示出了三个DAC元件306a、306b和306c，按照使用的存储器需求同样多的DAC元件转换器可以被使用。

经通信总线106被发送到PLL模块207的PLL调频命令被解码，以接入PLL非易失性存储器203中所保存校准数据对应的存储栈。接着校准数据从PLL非易失性存储器203中重新获得。该重新获得的校准数据被发送到相应DAC，其输出被分别经放大器320a、320b或320c得到一个校准电压。只要微处理器命令调谐器调谐到专用RF信道，就可自动检出这一校准电压。

PLL电路工作的频率部分由PLL可编程分频器332设置。一个示范分频器倍数(N)由这样的公式给出：

N＝16384*N₁₄+8192*N₁₃+...+4*N₂+2*N₁+N₀

地址解码器334是一个被编程以将被选择的应用的PLL电路频段分成许多校准频段的逻辑电路。这些校准数据范围在频率范围上是不均等的。当要被调谐的每个频率被分配给校准数据要被保存的地址时，可进行高分辨率的校准。

该地址解码器334将数字调频编程信息发送到PLL可编程分频器332并创建被用于访问PLL非易失性存储器的地址。地址解码器的逻辑被设计成访问用于要被调谐的多个频道的校准数据，或者能被设计成访问用于每个调频道的校准信息。该地址解码器能被配置成软件形式，例如，运行软件程序的微处理器，或者配置成硬件，例如，提供地址解码器逻辑的一系列逻辑门电路。这里有多种可能用于地址解码器的数字或模拟的配置结构。然而，这里仅提供几个示范实施例。

地址解码器334经通信总线得到数字频率字，并生成用于访问PLL非易失性存储器中校准数据的地址控制字，用于依顺序被提供给D/A电路。

许多不同的地址解码器334实施例可以被应用于调谐器108。例如，该地址解码器可以利用软件编程或也可改为使用一组逻辑门。图5图示了一个通过软件执行的地址解码器方法500的实施例。该例子中使用的常量被用于NTSC调谐器系统启动调谐#2信道(具有101MHZ LO频率)，使用62.5KHZ的PLL步长，并使用三个的D/A转换器电路用于电子校准。

该方法5000从方框5002开始，其中微处理器将PLL分频比发送到PLL集成电路112。该分频比是设置调谐器频率的数字字。该PLL分频比被保存在PLL集成电路112中。

该方法5000继续到方框5004，其中PLL分频比数字字减去信道分频比数字字得到命令的调谐频率。例如，对于频率为101MHZ和步长为62.6 PLL的#2 L0信道这一常数是065H(16进制)。

该方法5000继续到方框5006，其中，调谐方框5004中得到的操作调谐频率被向右移位5位以16分频。在方框5008中方框5006的结果被向左移位2比特以4倍频。最不重要的5个比特被移出并不能被恢复，将最低三比特数字字清除。该清除降低了数目大小，并给用于访问三个D/A转换器的地址增量留出位置。

该方法5000继续到方框5010，其中，N的起始值被设置为1。N的目的是方法5000循环通过方框5014、5016、5016和5018导出一个设置数码，例如三。在方框5012中，被访问的非易失性存储器具有方框5008中所得的地址的校准数据。在方框5014中，为响应方框5012中的存储器访问，非易失性存储器203输出的数字字被锁存到D/A转换器的N＝1对应的位置。

方框5016中地址字N增加1。因此，包括方框5012、5014、5016的循环第二次运行时，N的值等于2。第三次N＝3。在提供N小于4的判决方框5018之后，该方法5000继续到方框5012。通过执行方框5012、5014、5016，判决方框5018继续循环，直到N＝4。接着当N＝4的判决方框5018之后，方法5000结束。

地址发生器的另一实施例在1998年4月21日颁布给Devin的名称为“用于集成电路存储器中地址解码的方法和设备”的美国专利U.S.5724546中公开(在此引作参考)。

这里有两个可由地址解码器执行不考虑地址解码器配置的寻址方案的实施例。当属于地址解码器的范围内时，任何类型的已知寻址方案可以被采用。第一个寻址方案是一个1对1寻址方案，其中，每一个实际信道用于对应一个分立校准信道。例如，如果假设有181个专用调谐器能够调谐的实际信道(即有线信道+VHF信道+UHF信道)，那么1对1的寻址方案需要地址解码器能单独寻址181个校准信道。

地址解码器的另一种寻址方案包括使用比实际信道数目少的校准信道。为了响应校准信道，该地址解码器使用内插方法以获得实际信道。例如，假设这里有29个能被用于获得实际信道的校准信道。多个例如5个实际信道可以具有包含一对相邻校准信道之间的频率。一个实际信道可以被校准到从低校准信道到高校准信道之间差的20％处。下一个实际信道被校准到从低校准信道到上校准信道之间的差的40％处，等等。当第一个信道被选择时，地址解码器执行分段线性插入从低校准信道上到相邻校准信道之间的20％处。

在相邻校准信道之间存在某些非线性。例如，在校准信道频谱的一端的校准信道之间距离可以与在校准信道频谱的另一端的校准信道之间距离不相匹配。因此，地址解码器可以校准内插处理，这样更多的实际信道被内插在相邻校准信道之间的更稀疏频率和更稠密频率处。

PLL非易失性存储器203能通过经通信总线传输数据来被编程/重新编程，并将其保存在锁存电路芯片上。经通信总线传输的数据可以改为不使用锁存器，直接保存在PLL非易失性存储器203上。通信解码器308将根据从通信总线接收机接收到的命令来配置，把写命令发送到合适的PLL非易失性存储器203以使数据能被保存。

PLL部分301c元件作为较大PLL环的一部分工作。DAC部分301a内的元件执行电子校准功能。对于两者，通信总线接收机方框302是共同的。

在图3中，PLL集成电路内部的PLL非易失性存储器203a，203b，203c和203d分别对应D/A转换器318a、318b或318c与基准电压电路316。该多个PLL非易失性存储器使用多个分立的PLL非易失性存储器203、203a、203b、203c配置形成。在图4中，使用了一个单独的较大的PLL非易失性存储器203。在图4的一个PLL非易失性存储器的实施例中使用一个更复杂的地址算法。

虽然PLL非易失性存储器是以PLL非易失性存储器203、203a、203b、203c与203d的存储器电路描述的，但是任何类型用于保存调谐校准数据的能被置于PLL集成电路的已知类型的非易失性可重写存储器电路都在PLL非易失性存储器一词的范围。

通信总线接收机302包括通信总线106之间的接口。接口由在机壳154上的微处理器102与PLL单元112电路控制。该通信总线接收机302产生在PLL集成电路203内使用的数据、时钟时序和控制信号。通信总线接收机302能双向操作。即是，PLL单元112中输出的信号也能被格式化，并经通信线路发送用于外部使用。

移位寄存器303将来自通信总线接收机302的串行数据格式化成用于确定PLL单元112将被调谐到哪个PLL频率的并行数据字。PLL频率涉及选择的信道、使用调谐器的国家与其它这样的因素。锁存器330锁存确定PLL频率的数字字。该锁存器330的锁存时间由来自通信总线接收机的信号来控制。

PLL可编程分频器310获得来自通信总线接收机302的串行数据并将其格式化成用于将向PLL非易失存储器203写入校准数据的并行数据字。

锁存器312a到312d锁存要被写入PLL非易失性存储器223的用于电校准的数字字。如果PLL非易失性存储器223直接与移位寄存器310相接，则不需要锁存器312a到312d。

通信解码器308接受通过通信解码器发送来的命令并生成控制信号。一组信号控制锁存器312a到312d的时序，以保存校准数据。第二组信号控制PLL非易失性存储器203接收和存储数据。

PLL非易失性存储器203以可寻址格式来存储数字校准信息字。根据地址解码器334的地址访问纠错校准数字字，并将其发送到转换器318a到318c。存储信息也可以包括D/A电压步长信息、指令的输出电压和D/A电路使用的用于设置输出电压的其它信息。

D/A转换器318a到318c从PLL非易失性存储器203重新调入数字字并将它们转换成用于控制调谐器校准和调谐器中其它功能的模拟电压。放大器320a到320c分别将由D/A转换器318a到318c输出的模拟电压放大到适于控制调谐器电路的电压范围。PLL电路(未示出)的另一个区产生的输入调谐电压VTUN，以通常方式被合成为D/A转换器318a到318c的输出电压。

基准电压指示一个电路，该电路产生一个由PLL单元电路内的D/A和其它电路所使用的精确电压。如果需要的话，该电压能被类似于D/A电路306那样校准。

上述实施例中的校准数据被包含在调谐器108中存储的非易失性存储器中。如此，当调谐模块被传输时，其中的校准数据也被传输。安装包含校准数据的调谐器避免了再一次输入数据，改成必须在进行电视接收机中的元件装配之后将校准数据编入各自电路元件。维修人员不再必需将单独的校准数据编入非易失性存储器104，例如，机壳EEPROM。

尽管已经说明了构成本发明示例的各种实施例，并在此进行详细描述，本领域普通技术人员能够容易地稍作改变而设计出许多依然采用本发明的教义的其它实施例。

Claims (24)

1.一种调谐器，包括：

一个锁相环电路；

一个存储校准数据的非易失性存储器。

2.根据权利要求1中的调谐器，其中校准数据能被锁相环采用。

3.根据权利要求1中的调谐器，其中非易失性存储器是EEPROM。

4.根据权利要求1中的调谐器，其中调谐器是用于电视接收机的。

5.根据权利要求4中的调谐器，其中调谐器被连接到一个微处理器，该微处理器包含在电视接收机中。

6.根据权利要求1中的调谐器，其中锁相环电路是一个锁相环集成电路。

7.根据权利要求6中的调谐器，其中可重写存储器被集成在锁相环集成电路中。

8.根据权利要求6中的调谐器，其中可重写存储器被连接到锁相环集成电路，但不集成在其中。

9.根据权利要求1中的调谐器，进一步包含一个D/A转换器。

10.根据权利要求1中的调谐器，其中调谐器进一步包含一个地址解码器。

11.根据权利要求10中的调谐器，其中地址解码器进一步包括1对1的实际信道对校准信道的寻址方案。

12.根据权利要求10中的调谐器，其中，该地址解码器包括多个对1的实际信道对校准信道的寻址方案。

13.根据权利要求10中的调谐器，其中地址解码器是使用软件来实现的。

14.根据权利要求10这的调谐器，其中地址解码器是使用硬件来实现的。

15.一种电视接收机，包括：

一个微处理器；

一个连接到微处理器的第一非易失性存储器；

一个连接到微处理器的调谐器，该调谐器包括：

一个连接到微处理器的锁相环电路，及一个第二非易失性存储器。

16.根据权利要求15的电视接收机，其中第二非易失性存储器是一个能保存校准数据的EEPROM。

17.一种用于调谐想要的电视信号的电视控制系统，包括：

一个用于接收与电视信道相关RF信号的射频(RF)源；

一个调谐模块，与所述RF源相连，用于从所述RF信号选择想

要电视信号，所述调谐模块具有一个存储器单元，其中所述存储器单元包含用于所述调谐模块的校准数据；以及

一个微处理器，与所述调谐模块相连，用于将与想要的电视信号对应的调谐指令传输到所述调谐模块。

18.根据权利要求17的电视控制系统，其中所述调谐模块包括：

一个降频转换器，与所述RF源相连，用于选择与想要的电视信号对应的RF信号；

一个锁相环(PLL)，与所述微处理器及所述降频转换器相连，用于接收所述调谐命令并产生频调输出；与

一个地址解码器，与所述PLL及所述存储器单元相连，其中所述地址解码器从所述存储器单元中的存储栈获得用于想要电视信号的所述校准数据。

19.根据权利要求17的电视控制系统，其中所述微处理器经一个内集成电路总线连接到所述调谐模块。

20.根据权利要求17的电视控制系统，其中所述存储器单元包括一个电可擦除可编程只读存储器(EEPROM)。

21.一种用于接收想要电视信号的电视接收机，包括：

一个无线频率(RF)源，用于接收与一个电视信道相关RF信号；

一个调谐器模块，与所述RF源连接，用于产生一个与想要电视信号相对应的RF信号，所述调谐器模块具有一个存储器单元，其中所述存储器单元包含用于所述调谐模块的校准数据；

一个中频(IF)模块，与所述调谐器模块相连，用于将与想要电视信号对应的所述RF信号转化为IF信号；以及

一个解调谐模块，与所述IF模块相连，用于解调和显示想要的电视信号的电视信息。

22.根据权利要求21的电视接收机，其中所述调谐模块包括：

一个降频转换器，与所述RF源相连，用于选择与想要的电视信号对应的所述RF信号；

一个锁相环(PLL)，与所述微处理器及所述降频转换器相连，用于产生频调输出；以及

一个地址解码器，与所述PLL及所述存储器单元相连，其中，所述地址解码器从所述存储器单元中的存储栈中重新获得用于想要电视信号的校准数据。

23.根据权利要求21中的电视接收机，其中所述微处理器经内集成电路总线与所述调谐模块相连。

24.根据权利要求21的电视接收机，其中，所述存储器单元包括一个电可擦除可编程只读存储器(EEPROM)。

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