CN1373932A - 用于给1比特数/模转换器产生同相输入信号的电路装置 - Google Patents
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Abstract
本发明涉及一种用于给1比特数/模转换器产生同相输入信号的电路装置。在此,所述的1比特数/模转换器具有至少一对差分输入端和相应的输出端、开关单元、脉冲整形单元以及去耦所述输出端、开关单元和脉冲整形单元的去耦单元。根据本发明装设一种连接在所述差分输入端之前的透明脉冲式的D触发器,该D触发器具有相应的差分输入端和输出端,并被用来给所述的1比特数/模转换器产生同相的输入信号。
Description
本发明涉及一种如权利要求1的前序部分所述的、用于给1比特数/模转换器产生同相输入信号的电路装置。
对于在多标准或多载波基站内的应用，需要高分辨率的快速模/数转换器和数/模转换器。为此所使用的模/数和数/模转换器是基于Δ-∑调制的原理，并从高比特率的1比特数据流中产生模拟信号，或从模拟信号中产生高比特率的1比特数据流。在此，模拟信号的采样频率是所述信号带宽的多倍。
德国专利申请DE 19912827曾公开过一种基于高度对称的电路方案的1比特数/模转换器电路。它公开的电路具有诸如阴地-栅地分离级等去耦单元，由这些单元来相互去耦1比特数/模转换器的输出、开关单元和脉冲整形单元，并由此因譬如开关单元的晶体管的非线性而降低了非对称性。
根据德国专利申请DE 19912827所公开的实施方案，1比特数/模转换器电路的输入端是成对地构造的。这意味着，具有两个输入信号DataP、DataM的差分输入信号按照信号对DataP1、DataM1及DataP2、DataM2被变换成四个单独的输入信号DataP1、DataP2、DataM1、DataM2。然后由所述的两个信号对来控制1比特数/模转换器的两对输入端。优选地，在每次输入信号交变的过程中，即便两个具有相同值的数字输入比特直接地依次相随，在1比特数/模转换器内也强迫地进行开关过程。由此在输入比特的求值中避免了固有的非对称性。
但是，该信号对中各信号的相移将会彼此影响由上述电路所实现的对称性，并由此再次抵消了所达到的效应。尤其在分开地产生各个信号时还会出现问题，因为所用器件的电气参数中的不可避免的发散将会产生非对称性，这又会象上文所述那样再次使所有为达到对称性而采用的措施毁于一旦。
因此本发明的任务在于提供一种给1比特数/模转换器产生同相输入信号的电路装置，尤其是文章开头所述的那种电路装置，它能同相地给1比特数/模转换器提供输入信号对。
该任务由具有权利要求1的特征的电路装置来解决。该电路的进一步改进方案由从属权利要求给出。
本发明涉及一种用于给1比特数/模转换器产生同相输入信号的电路装置。在此，所述的1比特数/模转换器具有至少一对差分输入端和相应的输出端、开关单元、脉冲整形单元以及去耦所述输出端、开关单元和脉冲整形单元的去耦单元。根据本发明装设一种连接在所述差分输入端之前的透明脉冲式的D触发器，该D触发器具有相应的差分输入端和输出端，以用来给所述的1比特数/模转换器产生同相的输入信号。
优选地，通过所述的脉冲式D触发器来把该D触发器的输出信号之间的相差降至最小值，并且不影响所述1比特数/模转换器的对称性。由于所述的输出信号是在共同的电路装置、亦即D触发器内产生的，所以D触发器的各器件之间的容差几乎不会影响信号的同相性。尤其在单片地集成所述的1比特数/模转换器和D触发器的情况下会带来较大的优点，因为尽管绝对的器件值不精确，但可以非常准确地调节那些对所述的同相性起决定性作用的各器件之间的比值。
所述的D触发器优选地以发射极耦合的电路技术来实施。因为1比特数/模转换器必须利用极高的脉冲速率来处理比特流，所以以已知的逻辑体系提供上述发射极耦合的电路技术(ECL：发射极耦合逻辑)来作为快速的电路技术。该发射极耦合的电路技术的缺点在于高电流消耗和不利的供电电压电平(-5.2V)，并且因在逻辑电平之间只有0.8V的微小电压差而会导致抗干扰性较差。但开关晶体管不会饱和，从而开关动作较快。
所述的1比特数/模转换器和D触发器优选地是单片集成的。
有利的是，所述的1比特数/模转换器和D触发器被装设在移动通信领域或移动多媒体领域的基站内。在这种应用中通常会出现需要有高精度且快速的电路技术的极高时钟脉冲速率和数据速率。
所述的1比特数/模转换器和D触发器被装设在Δ-∑变换器内。Δ-∑变换器因其准确性和对所述抗混淆滤波器的要求较低而经常被用于高脉冲频率的应用。
本发明另外还涉及一种用于产生同相数据信号的电路装置，正如它们譬如被用于控制1比特D/A转换器一样。这种数据信号的特点在于，该信号中恰好只有一个采取逻辑值‘H’，其余的所有信号则采取逻辑值‘L’。在比特交变的情况下，‘H’电平尽可能地或持续地从一个数据信号传递到另一数据信号。但一直遵循如下条件，即恰好n个数据线中有一个采取逻辑值‘H’。类似于公知的具有差分输出的透明D触发器-其中两个数据输出端中恰好有一个采取逻辑值‘H’-，所述的逻辑电路被称为透明的(从n中取一)D触发器。在此，n(n＞2)表示数据线的数量。当n＝2时，所述的电路装置便变为公知的透明D触发器。因此所述的电路装置也可以被解释为扩展的透明D触发器。
本发明所基于的任务在于提供一种电路装置，它能确保所有n个数据信号尽可能同时地、也即以尽可能小的相位差错而存在。为此分开或共同地产生所述的数据信号，并通过本发明的电路装置来还原其相位。为了最小化所用器件的不可避免的发散，通过由时钟信号CLK/NCLK控制的单个开关过程来触发所述装置的所有n个输出信号的比特交变。
本发明的其它优点和应用可能性可以从下面结合附图对实施例的说明中得出。其中：
图1A和1B示出了在ELC电路技术中用于差分输入信号对的本发明电路装置的两个实施例，
图2示出了在ELC电路技术中用于与两对差分输入信号相应的输入信号的本发明电路装置的实施例，以及
图3示出了在ELC电路技术中用于把本发明电路装置的输出信号转换成模拟信号的1比特数/模转换器的实施例。
在图3中所示的1比特数/模转换器具有四个npn双极晶体管100～103，其基极端分别构成了两对差分输入信号DataP1/DataM1和DataP2/DataM2的输入端DataP1、DataP2、DataM1、DataM2。所述四个双极晶体管的发射极被连接到提供恒定电流I的电流源104上。所述双极晶体管100、101或102、103的集电极分别彼此相连，并构成一个模拟输出端OUTA1或OUTA2。在每次信号交变的过程中，通过把一个差分输入信号对划分成两个差分输入信号对来强迫地进行开关过程。尤其当两个相同比特依次相继时，譬如“11”或“00”，譬如把输入端DataP1上的高电平切换到输入端DataP2上，或作相反的切换(与此相应地把DataM1切换到DataM2上，或作相反的切换)，而且在双极晶体管100和101内执行一个切换过程(102和103也是相应的)。该方案具有固有的对称性，由此改善了1比特数/模转换器的分辨率和精度。
如上文所述，1比特数/模转换器的固有对称性优点可能会因四个输入信号DataP1、DataP2、DataM1、DataM2的相差而再次被毁灭。在此，如果所述的四个输入信号是不同地产生的，那么各信号的彼此相差的危险就非常大。据此，必须注意要无条件地一起提供所述的四个输入信号，确切地说是同相地来生成它们。
这是通过图1A和1B所示的电路装置来实现的。
在图1A和1B中分别示出了在ECL电路技术中用于同相地产生输入信号对的透明脉冲式D触发器。
在图1A所示的D触发器中，在输入端ND1、ND2上给具有npn双极晶体管1、2的第一差放大器输入一个差分输入信号。具有npn双极晶体管3、4的第二差放大器在所述晶体管的集电极上经电阻8和9被连接到正的供电电压UCC上。第一差放大器的晶体管1和2的集电极被连接到第二差放大器的晶体管4或3的基极端上，并构成D触发器的差分输出OUT1和OUT2。所述第一差放大器的晶体管1和2的发射极以及所述第二差放大器的晶体管3和4的发射极分别经过npn双极晶体管5或6的负载段被连接到另一npn双极晶体管7的集电极上，在所述双极晶体管7的基极上施加了参考电压UREF。所述npn双极晶体管7的发射极通过电阻10被连接到负的供电电压UEE上。晶体管5的基极利用时钟信号CLK控制，而晶体管6的基极利用倒置的时钟信号NCLK控制。一旦时钟信号CLK具有逻辑高电平(在ECL中为-0.75V)和所述的倒置时钟信号NCLK具有逻辑低电平(在ELC中为-1.55V)，则输入端ND1和ND2上的差分输入信号便被接通到输出端OUT1和OUT2。只要时钟信号CLK具有高电平，所述的D触发器便成为透明，差分输入端上的所有变化将直接作用于输出端。
图1B所示的D触发器在原理上具有与上述D触发器相同的功能。输入端ND1、ND2上的差分输入信号被输入端具有npn双极晶体管20、21的第一差放大器中。具有npn双极晶体管22、23的第二差放大器在所述晶体管的集电极上通过电阻35、36被连接到正的供电电压UCC上。第一差放大器的晶体管20和21的集电极被连接到晶体管27、29或28、30的基极端上。晶体管27～30的集电极与正的供电电压UCC相连。晶体管29和30的发射极构成了D触发器的差分输出OUT1和OUT2。所述第一差放大器的晶体管的发射极以及所述第二差放大器的晶体管的发射极分别经过npn双极晶体管24或25的负载段被连接到另一npn双极晶体管26的集电极上，在所述双极晶体管26的基极上施加了参考电压UREF。所述npn双极晶体管26的发射极通过电阻37被连接到负的供电电压UEE上。晶体管24的基极利用时钟信号CLK控制，而晶体管25的基极利用倒置的时钟信号NCLK控制。一旦时钟信号CLK具有逻辑高电平(在ECL中为-0.75V)和所述的倒置时钟信号NCLK具有逻辑低电平(在ELC中为-1.55V)，则输入端ND1和ND2上的差分输入信号便被接通到输出端OUT1和OUT2。只要时钟信号CLK具有高电平，所述的D触发器便成为透明，差分输入端上的所有变化将直接作用于输出端。晶体管22和23的基极被连接到晶体管28或27的发射极上，并由此经晶体管28或27的基极-发射极段被反馈到第一差放大器的晶体管21或20上。由此产生一种存储器功能，使得当时钟信号CLK从高电平切换到低电平时，所述D触发器的输出端OUT1和OUT2上的输出信号将得到保持。所述晶体管27～30的发射极还分别通过npn双极晶体管31～34的负载段和串联电阻38～41而被连接到负的供电电压UEE上。所述晶体管31～34的基极端与参考电压UREF相连。
在图2中示出了用于两对输入信号ND1～ND4的D触发器200。该D触发器200被连接到正的供电电压UCC和负的供电电压UEE上。借助时钟信号CLK和与之倒置的时钟信号NCLK来给D触发器200提供脉冲。参考电压UREF位于高电平和低电平的中心处。该结构在原理上对应于图1B所示的D触发器结构，在此不再赘述。从图2所示的D触发器可以看出在扩展输入信号的情况下怎样来构造所述的电路装置。通过考虑从ECL电路技术所得知的措施，还可进一步改进该D触发器。
图1A和图1B的电路示出了在ECL电路技术中采用NPN晶体管的透明D触发器的实施例。与图1A相比，在图1B中借助射极跟随晶体管T41和T42实现了原本存储器单元内的反馈。由于它的差分结构，便确保了两个输出端OUT1和OUT2中的一个恰好采取逻辑值“H”，而另一输入端则采取逻辑值“L”。借助差分时钟输入端CLK/NCLK并通过差放大器T3A、T3B给存储器单元提供时钟脉冲。借助控制输入端Uref并通过电流源晶体管T5和T61、T62来调节所述电路装置的晶体管电流。此时，通过用具有公共发射极电位的n个晶体管单元T11、…、T1n或T21、…、T2n代替图1A中的差放大器T11、T12或T21、T22，便可以获得本发明的电路装置。为了实现反馈线路，此时每个晶体管T21、…、T2n需要(n-1)个射极跟随晶体管。在图2中示出了譬如n-4时的本发明电路装置。对于该电路单元的功能，如下方面是比较重要的，即n个输出端OUT1、…、OUTn中恰好只有一个采取逻辑值“H”。因此，根据所述装置的倒置特性，必须恰好有一个输入端ND1、…、NDn具有逻辑“L”，而其余的所有输入端因此具有逻辑值“H”。晶体管T5、T61、…、T64以已知的方式被用来调节晶体管电流。在图2中输出信号譬如通过射极跟随晶体管T71、…、T74被耦合输出。
显然，也可以采用已知的电路技术来修正所述的电路装置，譬如通过采用诸如PNP晶体管和BICOMS开关元件等可选的电路元件的类似结构。
由于n个输出信号是在共同的电路装置内产生的，所以各器件之间的容差几乎不会影响信号的同相性。尤其在单片实现的情况下会带来较大的优点，因为尽管绝对的器件值不精确，但可以非常准确地调节那些对所述的同相性起决定性作用的各器件之间的比值。
通过级联上述的装置，可以逐步改善数据信号的相位同步。但此处在必要时可以通过使用变换器来负责所述信号的合适的极性。
Claims (11)
1.用于给1比特数/模转换器产生同相输入信号的电路装置，其中，所述的1比特数/模转换器(110)具有至少一对差分输入端(DataP1，DataM1，DataP2，DataM2)和相应的输出端(OUTA1，OUTA2)、开关单元(100，103)、脉冲整形单元(104)以及去耦所述输出端、开关单元和脉冲整形单元的去耦单元(101，102)，其特征在于：
装设了一种连接在所述差分输入端(DataP1，DataM1，DataP2，DataM2)之前的透明脉冲式(CLK，NCLK)的D触发器(200)，该D触发器具有相应的差分输入端(ND-ND4)和输出端(OUT1-OUT4)，并被用来给所述的1比特数/模转换器(110)产生同相的输入信号。
2.如权利要求1所述的电路装置，其特征在于：
所述的1比特数/模转换器(110)和D触发器(200)是以发射极耦合的电路技术实施的。
3.如权利要求1或2所述的电路装置，其特征在于：
所述的1比特数/模转换器(110)和D触发器(200)是单片集成的。
4.如上述权利要求之一所述的电路装置，其特征在于：
所述的1比特数/模转换器(110)和D触发器(200)被装设在移动通信领域或移动多媒体领域的基站内。
5.如上述权利要求之一所述的电路装置，其特征在于：
所述的1比特数/模转换器(110)和D触发器(200)被装设在Δ-∑变换器内。
6.用于产生n＞2个同相信号的电路装置，其中所述n个信号之一交变地采取第一逻辑值(‘H’)，其余的信号则采取第二逻辑值(‘L’，‘从n中取一’)，其特征在于：
为此使用一种被扩展到n个数据信号的透明脉冲式(CLK，NCLK)D触发器，尤其是透明的(从n中取一)D触发器。
7.如权利要求6所述的电路装置，其特征在于：
所述透明的(从n中取一)D触发器是以发射极耦合的电路技术实施的。
8.如权利要求6或7之一所述的电路装置，其特征在于：
所述的(从n中取一)D触发器是单片集成的。
9.如权利要求6、7或8之一所述的电路装置，其特征在于：
所述的(从n中取一)D触发器被用来控制一个1比特数/模转换器。
10.如权利要求6、7或8之一所述的电路装置，其特征在于：
所述的(从n中取一)D触发器(200)被应用在Δ-∑变换器内。
11.如权利要求6～10之一所述的电路装置，其特征在于：
所述的(从n中取一)D触发器(200)被应用在移动通信领域或移动多媒体领域的基站内。
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