CN1367890A - 底板 - Google Patents

底板 Download PDF

Info

Publication number
CN1367890A
CN1367890A CN00809105A CN00809105A CN1367890A CN 1367890 A CN1367890 A CN 1367890A CN 00809105 A CN00809105 A CN 00809105A CN 00809105 A CN00809105 A CN 00809105A CN 1367890 A CN1367890 A CN 1367890A
Authority
CN
China
Prior art keywords
slot
bus
mentioned
cpu
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN00809105A
Other languages
English (en)
Inventor
吉田隆
驹泽雄一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TechnoWave Ltd
Original Assignee
TechnoWave Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TechnoWave Ltd filed Critical TechnoWave Ltd
Publication of CN1367890A publication Critical patent/CN1367890A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163Interprocessor communication
    • G06F15/167Interprocessor communication using a common memory, e.g. mailbox
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4063Device-to-bus coupling
    • G06F13/409Mechanical coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

在底板上设置多个总线,可以由不同的CPU板卡使用,并且可以从各CPU访问共用存储器。这样,便可使多个CPU在1个底板上工作,并且这些CPU可以使用共用存储器从而共有数据。另外,功能板卡用插槽可以分配给任意的总线,所以,可以调整由各CPU板卡使用的功能板卡的个数,从而可以根据CPU应用的目的灵活地选择使用的功能板卡的数。

Description

底板
                           技术领域
本发明涉及在计算机领域使用的用于连接CPU板卡和功能板卡的底板,更详细地涉及具有多个总线而在这些总线间可以共用数据并且可以变更与各总线连接的功能板卡用插槽的底板。
                            技术背景
在计算机领域中,现在已广泛地使用用于连接CPU板卡和功能板卡的通用的底板。这里,所谓功能板卡,是指CPU板卡以外的外围板卡。
通用底板具有用于安装板卡的多个插槽和由安装到插槽中的板卡使用的总线。
但是,迄今为止的底板,只具有1个系统的总线。并且,在现在所使用的总线的规格(ISA、PCI、VME等)中,是用1个主总线控制从属总线,而不允许存在多个主总线。即,只能1个主CPU与1个总线连接,所以,在已有的底板上只能安装1个主CPU板卡。
并且,多任务处理由OS来实现。
但是,在单个计算机中,仅由OS实现多任务时,当然CPU的性能有限制,实际上所能执行的任务量就有限制。
另外,在相同的计算机体系结构中,仅OS进步时,在已有的OS中使用的软件尽管可以用现在的硬件执行,但是,必须将它们改写为新的OS用的形式。
当然,迄今为止,使用多个底板,利用多个CPU进行处理,也可以通过通信传输这些结果。但是,这样就还存在速度问题,并且处理过程也很复杂。
迄今为止,在形式上是在1个底板上具有多个总线,但是,它们仅仅是搭载了完全独立的多个总线,除了用多个CPU传输数据而不使用通信外,不可能直接传输数据。即,该技术在有将2个底板的功能集中到1块底板上的优点方面,和本发明是一样,但是,在其他方面则和上述使用多个底板的情况一样,并没有解决已有的底板所存在的问题。
另外,它们预先决定了总线与插槽的对应,即,预先决定了哪个总线使用哪个插槽。因此,例如在1个底板上存在2个总线而在各总线上分别存在2个功能板卡用插槽时,在1个总线上,最多只能使用2个功能板卡,即使在一个总线中只需要1个功能板卡,也不能在其他总线中使用另外3个功能板卡。在1个底板上载有多个总线时,当然1个CPU板卡所能利用的空间也是有限的。
因此,在不能切换功能板卡用插槽的已有的底板中,使用时就有很大的限制。
                        发明内容
因此,为了解决先有技术的问题,权利要求1所述的发明提供的底板的特征在于:具有多个总线、用于连接CPU板卡和功能板卡的插槽群和可以从上述各总线进行访问的共用存储器。
由于具有多个总线,所以,可以安装多个CPU板卡。并且,并不是仅仅具有多个总线,而是可以从各个总线访问共用存储器。
权利要求2所述的发明提供的底板的特征在于:权利要求1所述的底板可以将上述插槽群的各插槽分别切换到与任意的总线连接。
这样,就可以将任意的插槽切换到底板上的任意的总线,所以,可以有效地利用插槽。
权利要求3所述的发明提供的底板的特征在于:具有多个总线、分别与该各总线对应的多个CPU板卡用的插槽、在CPU板卡与上述各CPU板卡用插槽连接时可以从各CPU进行访问的共用存储器和多个功能板卡用的插槽。
多个CPU板卡用的插槽分别与专用的总线连接,可以从各个CPU板卡访问共用存储器。
权利要求4所述的发明提供的底板的特征在于:权利要求3所述的底板可以将上述功能板卡用的插槽分别切换到与任意的总线连接。
根据使用形式,可以将功能板卡用的插槽切换到与需要功能板卡的CPU板卡使用的总线连接。
权利要求5所述的发明提供的底板的特征在于:具有第1CPU板卡用插槽、第2CPU板卡用插槽、可以从上述第1CPU板卡用插槽和上述第2CPU板卡用插槽进行访问的共用存储器、设置在上述第1CPU板卡用插槽与上述第2CPU板卡用插槽之间的总线和与上述总线连接的功能板卡用插槽群,在上述功能板卡用插槽群的各插槽间设置了可以与上述总线连接或断开的通断开关。
在本发明中,在1个底板上可以安装2个CPU板卡。并且,不仅仅是可以安装2个CPU板卡,而是可以从2个CPU访问共用存储器。因此,不依靠通信在CPU间就可以共有数据。
这里,在2个CPU间设置了总线,在该总线上设置了功能板卡用插槽,但是,由于在各插槽进行设置了通断开关,所以,通过利用某一通断开关切断总线,便可将总线分为2个。各个CPU可以使用该分断点之前的总线和功能板卡。
这样,通过利用哪个通断开关切断总线,可以调节属于各CPU的功能板卡的数,所以,可以有效地利用资源。
权利要求6所述的发明提供的底板的特征在于:权利要求5所述的底板的上述通断开关是跳接开关。
通过通断开关使用跳接开关,可以容易而廉价的连接和断开。
                          附图说明
图1是表示本发明实施例1的全体图。
图2是表示本发明实施例2的全体图。
                        具体实施方式
下面,使用图1说明实施例1。
在底板101上有2个总线(总线102和总线103),可以从各总线访问共用存储器104。共用存储器可以使用双端口的RAM。
此外,在底板101上有插槽105~插槽1095个插槽,各个插槽可以通过切换开关110~119与总线102或总线103的某一总线连接。这时,如果采取了避免使1个插槽同时与2个总线连接的措施,就可以提高安全性。
在图1中,对于插槽105,切换开关110闭合,切换开关111断开,所以,插槽105就成为与总线102连接的状态。CPU板卡120插入到插槽105中。即,CPU板卡120利用总线102并且可以访问共用存储器104。
此外,插槽106与总线103连接,插入了CPU板卡121。因此,CPU板卡121使用总线103并且可以访问共用存储器104。
插槽107与总线102连接,插入了由CPU板卡120利用的功能板卡。
插槽108与总线103连接,插入了由CPU板卡121利用的功能板卡。
插槽109在该状态下未插入板卡,不利用。由于切换开关118和119都断开,所以,与哪个总线都不连接。将来,由CPU板卡120或121中的某一个利用功能板卡时,就将与使用的CPU对应的118或119中的某一个切换开关闭合,从而与某一个总线连接,并插入功能板卡。
如上所述,在同一个底板101上,安装了CPU120和CPU121,双方都可以利用共用存储器104,并且可以将各插槽与总线102、103中的任意的总线连接。
下面,使用图2说明实施例2。
在底板201上设置了2个CPU板卡用插槽202和203,可以从插入两插槽的CPU板卡上的CPU访问共用存储器204。共用存储器使用双端口的RAM。作为上述各CPU板卡,使用PISA板卡。
此外,在底板201上,总线205和206通过CPU板卡用插槽202和203之间。
总线205是ISA总线,在该总线上有插槽207和208两个功能板卡用插槽,在各个插槽间设置了跳接开关213~215,可以切断上述总线。因此,通过使这些跳接开关中的1个成为切断状态而其他成为接通状态,便可将上述总线分为2个,从而可以由2个CPU板卡分开使用。
例如,如果使跳接开关213和215成为接通状态而使跳接开关214成为切断状态,便可由插入CPU板卡用插槽202的CPU板卡使用功能板卡用插槽207,由插入CPU板卡用插槽203的CPU板卡使用功能板卡用插槽208。
总线206是PCI总线。对于设置在该总线上的功能板卡用插槽209~212和跳接开关216~220,和在总线205中说明的一样。
例如,如果使跳接开关217成为切断状态而使其他开关成为接通状态,功能板卡用插槽209就由插入CPU板卡用插槽202的CPU板卡使用,功能板卡用插槽210~212就由插入CPU板卡用插槽203的CPU板卡使用。
这样,就实现了具有2个总线而各总线使用独立的CPU进行处理、在各CPU间可以传输数据并且可以变更与这些总线连接的功能板卡用插槽的个数的底板。
按照本发明,不同的CPU板卡可以使用同一板卡上的多个总线。并且,可以从2个CPU板卡访问底板上的共用存储器。
由于2个CPU可以共用存储器,所以,在已有的硬件中(CPU板卡)可以直接使用已有的软件,可以在同一底板上安装新的CPU板卡,并且可以使该CPU板卡非常容易地处理画面显示、输入方法、通信、因特网等的处理部分。
另外,容易分为进行计算等负荷重的处理的CPU和处理画面显示等接口的CPU。与通过通信进行同一处理的情况相比,处理程序非常简便,并且可以高速处理。
在同一底板上可以装载多个不同的OS,并且它们可以共用存储器,分别分担相应的处理。
在本发明中,这些功能都在1个底板中实现。
并且,由这些CPU使用的功能板卡的个数可以通过开关的切换来变更,可以根据各CPU板卡的意图调整使用的功能板卡的个数,所以,可以进行灵活的系统设计,并且可以有效地利用资源。

Claims (6)

1.一种底板,其特征在于:具有
多个总线;
用于连接CPU板卡和功能板卡的插槽群;和
可以从上述各总线进行访问的共用存储器。
2.按权利要求1所述的底板,其特征在于:上述插槽群的各插槽可以分别切换到与任意的总线连接。
3.一种底板,其特征在于:具有
多个总线;
分别与该各总线对应的多个CPU板卡用的插槽;
上述CPU板卡与上述各CPU板卡用插槽连接时可以由各CPU进行访问的共用存储器;和
多个功能板卡用的插槽。
4.按权利要求3所述的底板,其特征在于:上述功能板卡用的插槽可以分别切换到与任意的总线连接。
5.一种底板,其特征在于:具有
第1CPU板卡用插槽;
第2CPU板卡用插槽;
可以从上述第1CPU板卡用插槽和上述第2CPU板卡用插槽两者进行访问的共用存储器;
设置在上述第1CPU板卡用插槽与上述第2CPU板卡用插槽之间的总线;和
与上述总线连接的功能板卡用插槽群;
在上述功能板卡用插槽群的各插槽间设置了可以与上述总线连接或断开的通断开关。
6.按权利要求5所述的底板,其特征在于:上述通断开关是跳接开关。
CN00809105A 1999-05-17 2000-01-28 底板 Pending CN1367890A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP136319/99 1999-05-17
JP13631999 1999-05-17

Publications (1)

Publication Number Publication Date
CN1367890A true CN1367890A (zh) 2002-09-04

Family

ID=15172451

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00809105A Pending CN1367890A (zh) 1999-05-17 2000-01-28 底板

Country Status (5)

Country Link
EP (1) EP1202154A1 (zh)
KR (1) KR20010113954A (zh)
CN (1) CN1367890A (zh)
TW (1) TW462002B (zh)
WO (1) WO2000070434A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456274C (zh) * 2006-03-29 2009-01-28 深圳迈瑞生物医疗电子股份有限公司 易于扩展的多cpu系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0057756B1 (de) * 1981-02-11 1985-02-20 Siemens Aktiengesellschaft Anordnung zum Datenaustausch in parallel arbeitenden Multi-Mikrorechnersystemen
JPS6366619A (ja) * 1986-09-08 1988-03-25 Ricoh Co Ltd マイクロコンピユ−タ装置
JPH01106255A (ja) * 1987-10-20 1989-04-24 Nec Corp 論理装置
JPH06161972A (ja) * 1992-11-25 1994-06-10 Mitsubishi Precision Co Ltd マルチプロセッサシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456274C (zh) * 2006-03-29 2009-01-28 深圳迈瑞生物医疗电子股份有限公司 易于扩展的多cpu系统

Also Published As

Publication number Publication date
WO2000070434A1 (fr) 2000-11-23
KR20010113954A (ko) 2001-12-28
EP1202154A1 (en) 2002-05-02
TW462002B (en) 2001-11-01

Similar Documents

Publication Publication Date Title
US7930483B2 (en) Associativity implementation in a system with directly attached processor memory
CN1909462A (zh) 一种服务器
CN1834945A (zh) 分区分配方法和计算机系统
WO2024193072A1 (zh) 存储设备的存取加速系统
CN1851609A (zh) 一种多io扩展接口的服务器主板装置
CN1217798A (zh) 用于使互联网不同计算机中的程序同步的方法
EP1460806A2 (en) System and method for network interfacing in a multiple network environment
JP4452023B2 (ja) 分割されたコンピュータ・システムの1つの区画から他の区画にデータを転送する装置と方法
CN1367890A (zh) 底板
CN1181422C (zh) 与外部设备分离设置的计算机系统的输入输出方法
CN1955890A (zh) 一种提高hid设备通讯速度的方法
WO2001016760A1 (en) Switchable shared-memory cluster
US7852856B2 (en) System and method for providing pooling or dynamic allocation of connection context data
CN1949177A (zh) 虚拟机系统和动态分配即插即用设备的方法
CN1131484C (zh) 消息传输总线系统
CN1818879A (zh) 一种基于ip网络的磁盘镜像方法
CN113467926B (zh) 具有存储设备的存储服务器的分组处理方法和系统
CN101060679A (zh) 事件插入方法
CN1391178A (zh) 具有共享工作存储器的多处理器系统
CN1728662A (zh) 自动分配通信端口地址的方法及其刀片式服务器系统
CN100341257C (zh) 倒换单板加载中的主备倒换实现方法
CN1270252C (zh) 具dma控制器的数字信号处理器多个部件间的信号组交换
CN1193566C (zh) 灵活快速通信的方法及装置
CN1306643A (zh) 用各种数据处理器进行数据处理
CN2588680Y (zh) 紧凑型外设器件互连平台上的业务接入装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication