CN1364264A - 数据通信系统的节点中多链路层到单个物理层的接口 - Google Patents

数据通信系统的节点中多链路层到单个物理层的接口 Download PDF

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Abstract

在一个具有多个节点的数据通信系统的节点中,多链路层接口电路被耦合到一个单个物理层接口电路,其中数据通信系统的同步和异步数据通过一个串行数据总线结构进行交换。该物理层接口电路有一个外部端口,通过该端口物理层接口电路连接到串行总线结构。物理层接口电路通过双向交换装置耦合到链路层接口电路。逻辑电路控制着双向交换装置,并且根据存储在链路层接口电路的配置寄存器中的配置信息和它本身的编程,逻辑电路控制着同步和异步数据流从链路层接口电路到物理层接口电路以及从物理层接口电路到链路层接口电路的路由。

Description

数据通信系统的节点中 多链路层到单个物理层的接口
发明背景
1.发明领域
本发明涉及一个数据通信系统，在该系统中多个节点通过传送同步和异步数据分组的高性能串行总线连接起来。这样的高性能串行总线是基于IEEE 1394标准，或类似的标准。同步数据分组包含数字音频或视频数据，或者其它合适数据。
2.相关技术描述
在关于高性能串行总线的P1394标准，即1995年10月16日公开的P1394草案8.0v3第30-31，151-152，154，161-163，345-357页中，对同步和异步数据通信进行了描述。在第30，31，151-152，154和163页上，同步和异步消息的消息格式得到描述。在附录J的第345-357页中，给出了用于把物理层接口电路和链路层接口内部地对接起来的接口规范。在根据IEEE 1394标准的数据通信系统中，通过一个端口将物理层接口外部连接到一个电缆。该电缆传送高速同步数据和不太关键的异步数据，同步数据是如典型的数字音频或视频数据或必须实时服务的其它高速数据，异步数据是如从一个音频或视频装置到另一个音频或视频装置的遥控数据。这样的音频和视频装置的例子是电视机、TV/VCR组合装置、照相机、DVD、机顶盒、便携摄象机等等。物理层接口控制着链路层接口的定时。通过链路层接口的配置，同步数据速率得到设定，典型的速率为100Mbit/s、200Mbit/s、400Mbit/s或甚至更高的速率。对于100Mbit/s的速率，物理层接口和链路层接口之间的数据通过一个两位并行总线进行交换。对于200Mbit/s和400Mbit/s的速率，分别使用4位和8位的并行总线。取决于驱动接口，3个或4个基本操作在内部并行总线上通过2位控制总线的判断而区分开来。当物理层接口正在驱动时，操作是空闲、状态、接收、和发送四种。当链路层正在驱动时，操作是空闲、保持和传送。各种操作的请求是通过在物理层接口和链路层接口之间的串行请求线路上传送请求实现的，这样的请求包括请求、速度的类型、读或写。请求类型包括内部总线的即时控制，或者用作同步数据的传送和判优。在第353页，描述了一个寄存器图，包含一个地址寄存器，用于标识其中包含物理层接口的数据通信系统的一个节点。由物理层接口产生的时钟信号控制着同步数据流的定时，这个定时典型的是一个125微秒的周期。物理层和链路层接口的组合通常在系统的节点中实现，作为两个芯片的一个芯片集。因此，外部连接到链路的物理装置能够向高性能串行总线发送和从其接收高速同步数据流，不同装置的数据流在时分复用或时间共享的基础上得到服务。
在菲利浦1999年3月10日的数据单“PDI1394P11A 3端口物理层接口”中，一个用于IEEE1394-1395系统的3端口物理层接口芯片得到说明。在第4页，表示了与链路层接口的对接，正如菲利浦1999年3月30日的数据单“PDI1394L21 1394全双工AV链路层控制器”描述的那样。在数据单PDI1394L21的第4页，链路层接口与两个音频/视频同步发送器/接收器的耦合，以及其进一步与一个主机接口的耦合得到显示。主机接口能被耦合到一个用于配置接口的外部处理器。
在IEEE 1394公开的PHY/LINK接口中，还有在所述的菲利浦数据单说明的PHY/LINK接口中，同步数据流的服务受到限制。在根据IEEE 1394标准的一个简单配置中，仅仅单个外部源如音频或视频装置的半双工同步通信能够得到服务。在菲利浦的PHY/LINK/AV接口中，两个半双工同步数据流或一个全双工同步数据流能在某个时间得到服务。特别是当在所谓的桥中采用PHY/LINK接口来桥接本地IEEE 1394子系统时，这样的限制是不利的。
在SONY的初级数据单“CXD 1947Q”中，一个对接到PCI总线接口的IEEE 1394链路层接口得到公开，该接口用于耦合一个物理层接口电路和一个PCI总线。
在由S.Mazor等编写，Kluwer学术出版社1993年出版的手册“VHDL指导”中，VHDL，VHSIC硬件描述语言，甚高速集成电路得到说明。VHDL是一个工具，用于使芯片设计者实现芯片的功能，特别是逻辑电路的功能。逻辑功能用高级语言进行描述，也通过编译器和仿真器来在芯片中实现逻辑结构。因此，提供了一种合适工具，用于为逻辑电路编程，比如FPLA，区域可编程逻辑阵列，而不需要象简单门电路那样，必须通过非常复杂但实际上并不灵活的逻辑电路设计来实现。
在德州仪器1998年9月的数据手册“TSB12LV31”中，在其中的第3-2页，公开了一个具有两个同步接收端口的IEEE 1394-1395链路层控制器，它具有一个可编程同步信道号。
发明简述
本发明的目的是，在具有通过高性能串行总线结构耦合在一起的多个节点的数据通信系统的一个节点中，提供一种物理层和链路层接口结构，其中多个同步数据流能以经济和灵活的方式得到服务。
本发明的另一个目的是提供这样的特别适合在IEEE 1394桥中实现的物理层和链路层结构。
本发明还有另一个目的是提供一种装置，用于根据同步数据流和异步数据流的期望分布而方便地配置这样的物理层和链路层结构。
本发明还有另一个目的是提供一种寻址机制，用于在这样的物理层和链路层接口结构中为同步数据分组和异步数据分组寻址。
依照本发明，提供一种数据通信系统，包含：
多个节点；
用于在所述的节点间串行交换同步数据和异步数据的串行总线结构；
包含在所述的节点之一中的物理层接口电路，所述的物理层接口电路包含与所述的串行总线结构相耦合的外部端口、内部并行数据接口和控制接口；
包含在所述的一个节点中的多个链路层接口电路，每个所述的链路层接口包含另外的内部并行数据接口和另外的控制接口；
多个双向交换装置，在一侧所有的所述双向交换装置与所述的内部并行数据接口相耦合，而在另一侧每个所述的双向交换装置与所述的另外的内部并行数据接口中相应的一个相耦合；以及
包含在所述的一个节点中的逻辑电路，所述的逻辑电路被耦合在所述的物理层接口电路的所述控制接口和所述的多个链路层接口的所述的另外控制接口之间，所述的逻辑电路用于选择地将同步数据流和异步数据流从所述的链路层接口电路路由到所述的物理层接口电路和从所述的物理层接口电路路由到所述的链路层接口电路。
优选地，链路层接口电路具有外部端口，用于与外部装置如数字音频和视频装置进行全双工数据通信。
优选地，链路层接口电路具有能够由外部装置如主机控制器来访问的配置寄存器。通过这样的主机控制器，通过节点的数据流路由能够被很灵活地编程。
优选地，物理层接口产生控制同步和异步数据流的周期性定时的主时钟。
优选地，为同步数据业务保留了保证周期，如果当前同步数据业务少于保留的保证周期，则为异步数据业务保留额外时间，以便数据业务资源以灵活的方式分配并且仍将优先级分配给实时同步数据业务。
优选地，在节点内部，链路层接口电路通过全局唯一的标识符进行寻址，其中一个链路层接口对于外部请求者是一个主链路层接口电路，而另一个链路层接口电路是从属者，以便外部请求者能够容易地对链路层接口电路寻址。
优选地，主链路层接口以偏移值存储从属链路层接口电路的配置寄存器的拷贝，以致允许请求者访问一个特定的链路层接口电路。
优选地，异步分组具备一个唯一的标签，以致允许外部装置访问特定的链路层接口电路。
附图简述
图1简要说明根据本发明的具有多个节点的一个数据通信系统。
图2简要说明根据本发明的一个桥节点。
图3表示根据本发明的TV-VCR组合节点。
图4表示在根据本发明的数据通信系统中的混合同步和异步业务。
图5表示在根据本发明的数据通信系统中，传送同步或异步数据分组的ATM分组。
图6表示根据本发明、用于数据通信系统的一个节点中的物理层和链路层电路。
图7表示用于控制链路的主机接口电路
在这些图中，同样的参考编号表示相同的特征。
优选实施例描述
图1简要说明了一个数据通信系统1。数据通信网1包含节点2，3，4，5，6，7，8，9，10和11。在列举的例子中，节点2-11包含物理层接口电路功能和链路层接口电路功能，这些功能与如1995年10月16日出版的所述P1394草案8.0v3中描述的高性能串行总线的IEEE 1394标准一致，根据本发明的更多功能将在下文详细描述。节点2-11与用于在节点2-11之间串行交换同步数据和异步数据的串行总线结构12相耦合。根据IEEE 1394标准，同步数据在信道中传送，其中异步分组通过源地址和目的地址进行区分。节点6和节点7是桥节点，它们通过通信链路(如远程ATM链路13)与本地IEEE 1394总线结构相耦合。其它的通信链路是例如有线或无线的电话链路。所有的链路层接口电路能与包含链路层接口电路的电子装置中的同步和异步数据流相耦合。电子装置中的这种内部耦合在本领域是众所周知的，它不是本发明的一部分。节点2是一个具有IEEE 1394物理层接口电路14和IEEE 1394链路层接口电路15的VCR。节点3是一个具有物理层接口电路16和链路层接口电路17的HDTV电视机。节点4是一个具有物理层接口电路18和链路层接口电路19的数字扬声器装置。节点5是一个具有物理层接口电路20和链路层接口电路21的便携式摄像机。桥节点6包含物理层接口电路22，而桥节点7包含物理层接口电路23。节点8是一个具有物理层接口电路24和链路层接口电路25的VCR。节点9是一个具有物理层接口电路26和链路层接口电路27的DVD播放机。节点10是一个具有物理层接口电路28和链路层接口电路29的数字相机。节点11是一个具有物理层接口电路30和链路层接口电路31的机顶盒。节点11与电视机32相耦合。桥节点6和7中的每一个均有多个链路层接口电路以便几个同步和异步数据流能够通过链路13并行传送。节点2-5以及8-11分别构成本地IEEE 1394子系统。在某个特定时刻，VCR 2发送一个同步数据流到电视机32，DVD播放机9发送一个同步数据流到电视机3，VCR 8发送一个同步数据流到电视机3，便携式摄像机5发送一个同步数据流到照相机10，异步控制业务也可以被发送。最后，在某个特定时刻，电视机3控制VCR停止、快进、倒带等等。在列举的例子中，在链路层接口电路外部的装置是数字音频和数字视频装置。本发明不仅不限于这样的音频和视频装置，而且也不限于其它可以包含在数据通信系统中的合适装置，如通信装置、测试装置等等。
图2简要说明桥节点6。除了物理层接口电路22以外，桥节点6包含链路层接口电路40，41，42和43，这些链路层接口电路与物理层接口电路22通过接口44相耦合。将接口44配置为把同步和异步业务有选择地从链路层接口电路40-43发送到物理层接口电路22，以及从物理层接口电路22发送到链路层接口电路40-43。桥节点6进一步包含一个ATM接口电路45。通过合适的寻址和分组变换技术，将IEEE 1394同步和异步数据分组变换为ATM分组并正确地路由到桥节点7，在桥节点7中将接收的ATM分组变换为IEEE 1394分组并且正确地路由到包含在桥节点7中的链路层接口电路。接下来，寻址技术将得到详细的描述。
图3表示一个适用于数据通信系统1的TV-VCR组合节点50。TV-VCR组合节点50包含物理层接口电路51，其中物理层接口电路51具有与IEEE 1394外部总线结构12耦合的外部端口52，53和54。TV-VCR组合节点50包含一个电视部分55和一个VCR部分56，它们分别与链路层接口电路57和58相耦合。链路层接口电路57和58通过一种类似于包含在桥节点6中的接口44的逻辑电路59与物理层接口电路51相耦合。TV-VCR组合节点50包含在TV-VCR组合装置中。在另一个实施例中，外部装置与包含在节点中的链路层接口电路通过外部同步数据端口相耦合，能够操作在半双工或全双工模式。
图4表示在数据通信系统1的总线结构12中的混合同步和异步业务，它是时间t的一个函数。业务由一个主时钟信号60控制，其时钟周期为125微秒。在125微秒的周期内，得到保证的时间部分61如100微秒是为同步数据流保留的。剩余的时间部分62预定用于异步业务。如果当前的同步数据流需要的时间少于保证时间部分61，则用于异步业务的时间部分可以动态增加，超过剩余的时间部分62。图中表示了同步分组63，64和65以及异步数据分组66。
图5表示在数据通信系统1中传送同步或异步数据分组的ATM分组70。ATM分组70通过ATM链路13传送。除了ATM分组头71和净荷72以数据形式传送外，ATM分组包含寻址信息73来区分包含在桥节点6中的链路层接口电路。如果ATM分组70是一个传送同步数据的分组，则地址信息是信道号74。如果ATM分组70是一个传送异步数据的分组，则寻址信息是例如定义在所述的P1394标准第151页中的、所谓的交易标签75。由于在根据本发明的多链路层接口电路节点中所有的链路层接口电路有同样的节点地址，所以相互不包含的交易标签被用于区分节点内的各个链路层接口电路。在IEEE1394中，6比特交易标签地址空间包含64个不同的数码，这些数码被分配到包含在节点中的链路层接口电路中。
图6表示物理层和链路层电路80，用于数据通信系统1的节点，如桥节点6和7，或TV-VCR组合节点50中。电路80包含IEEE 1394物理层接口电路81，该电路具有3个外部端口82，83和84，用于与IEEE 1394串行总线结构12和多个IEEE 1394链路层接口电路85，86和87耦合。用链路层接口电路85和86之间的虚线来指示链路层接口电路的数目是可扩充的，也就是根据要与串行总线结构12相耦合的外部装置的具体配置并因此根据对同步信道的需求，来相应选定链路层接口电路的数目。电路80进一步包含双向总线交换装置88，89和90，用于把各个链路层接口电路85，86和87与物理层接口电路81相耦合。在列举的例子中，一个8比特内部数据总线91用于在链路层接口电路85，86和87与物理层接口电路81之间传送数据。对于100Mbit/s的数据速率，需要使用两条数据总线线路，对于200Mbit/s和400Mbit/s的数据速率，分别需要使用4条和8条数据总线线路。电路80进一步包含一个系统时钟缓冲区92，用于缓冲如图4所示并由物理层接口电路81产生的主时钟信号60。系统时钟缓冲区92与链路层接口电路85，86和87相耦合，以便主时钟信号60控制链路层接口电路85，86和87的定时。电路80还进一步包含一个逻辑电路93。逻辑电路93与控制总线或接口相耦合，该控制总线或接口包含一个控制线95和第二控制线96以及一个链路请求线97。在所述的P1394标准的第345-357页特别是第345-347页所述的IEEE 1394的术语中，控制线95和96定义了四种操作。当物理层接口电路81驱动内部总线91时，操作为空闲、状态、接收和发送，指示一个待用总线，发送状态信息，传送输入数据分组，或发送分组。当链路层接口电路驱动内部总线91时，操作为空闲、保持、或传送，第四种操作没有使用，指示发送完成和释放总线，由链路保持总线，以及由链路发送分组。逻辑电路93通过总线98启动/关闭信号控制双向交换装置88，89和90。链路层接口电路85，86和87包含各个配置寄存器100，101和102，还有各个寄存器103，104和105来存储各个全局唯一标识符106，107和108，以便全局地区分链路层接口电路85，86和87。配置寄存器存储链路层接口电路的当前配置信息，配置信息是依照所述的德州仪器数据手册“TSB12LV31”第3-2页所述的形式，描述了一个两同步信道的链路层接口电路，如同步信道的信道号码。根据全局唯一标识符值，逻辑电路93被编程以分配链路层接口电路85，86和87之一作为主链路层接口电路，并且将剩下的链路层接口电路作为从属链路层接口电路。在一个实施例中，具有最大全局唯一标识符值的链路层接口电路变成主链路层接口电路。依照主/从和全局唯一标识符原理，用于多链路层接口电路节点的读/写/锁定异步请求能够被处理。在多链路层接口电路节点中从物理链路层接口电路到链路层接口电路的方向上，来自外部节点的请求直接发送到主链路层接口电路。为此，物理层接口电路在控制线95和96上肯定一个接收模式，直到请求者分组的最后符号得到传送。当在控制线95和96上检测到接收模式后，逻辑电路93启动全部的双向交换装置88，89和90，以便将请求者的分组发送到所有的链路层接口电路85，86和87。通过正确的配置，具体的链路能够被配置为丢弃所有的异步分组，或在预设的信道上接收同步分组。于是，一个链路层接口电路能在信道0和1上过滤同步分组，而另一个链路层接口电路在例如信道6和22过滤同步分组。在另一个例子中，链路层接口电路能够被配置为不接受来自串行总线结构12的任意串行分组，或配置为仅能传送同步分组。通过提供一个特殊的全局唯一值来指示该节点是多链路层接口电路节点，并通过提供出现在多链路层接口电路节点中的链路层接口电路的数量，主接口电路对发出请求的节点作出响应。主接口电路还以偏移值存储着从属接口电路的配置寄存器的拷贝，以便发出请求的节点能使用该偏移值找到具体节点的地址。发送到请求节点的地址是目的地标识，该标识在多链路层接口电路节点中对于所有的链路层接口电路是相同的，并且该地址是一个在该多链路层接口电路节点中区分一个具体的链路层接口电路的目的地偏移值。
不使用偏移值，也能完成直接寻址。首先，通过具体的全局唯一标识符，主电路接口通告请求者该节点是多链路层接口电路节点，并且通告请求者关于包含在多链路层接口电路节点中的链路层接口电路的数目。接着，发出请求的节点轮询在多链路层接口电路节点中的链路层接口电路，以找到哪个链路层接口电路是所期望的。例如，对于具有8个链路层接口电路的情形下的每个响应，一个3比特链路层接口电路标识符被提供给发出请求的节点。在轮询时，发出请求的外部节点采用期望的链路层接口电路的标识符直接对期望的链路层接口电路寻址。
在从多链路层接口电路节点的链路层接口电路到物理层接口电路的方向上，所述的交易标签用于区分在多链路层接口电路节点上由具体链路层接口电路启动的一个交易，例如，VCR使用具体的链路层接口电路发送一个到电视机的请求，来查询是否该电视机是空闲的。电视机使用具体链路层接口电路的交易标签作出响应。
列举一个来自外部节点的请求的例子，VCR 8要发送一个同步数据流到HDTV 3。HDTV 3当前配置在链路层接口电路40的同步信道11上。首先，VCR 8提交一个读请求来读取HDTV的配置寄存器，配置寄存器存储在如图6所示的那种电路40中。在读取后，当它收到HDTV空闲响应时，VCR 8提交一个锁定请求，为HDTV 3作出保留。如果得到保证，则VCR 8锁定信道11以便另一个设备不能再与VCR竞争。因此，VCR8开始在信道11上进行写操作，以便提交其同步数据流到HDTV 3。在该例子中，采用如前所述的寻址技术。
对于一个链路层接口电路到物理层接口的通信，来自单个请求者和多个请求者的请求是不同的。在所述的P1394标准中，定义了7种请求。参见P1394标准的表5.12。在一个单个请求者的情况下，逻辑电路93肯定一个启动信号到与单个请求者耦合的双向交换装置，并且肯定一个关闭信号到其它双向交换装置。在多个请求者的情况下，控制逻辑93存储所有的请求，并且以循环的顺序转发存储的请求到多链路层接口电路节点的物理层接口电路。逻辑电路93可以进行编程来丢弃那些等待时间超过预定等待时间的排队请求。如果希望，则可将优先级方案用于循环机制。举例来说，链路层接口电路85当前正发送一个分组到物理层接口电路81。链路层接口电路87也想发送一个分组到物理层接口电路81。当链路层接口电路87看到控制总线94处于空闲模式时，它发送总线请求到物理层接口电路81。该总线请求由逻辑电路93截取。当在物理层接口电路侧控制总线94的控制线95和96接受一个状态，许可已截取请求的提交时，逻辑电路93在控制总线94的链路请求线97上串行发送已截取的总线请求。在控制总线94一侧，链路层接口电路87监控控制总线94并等待来自物理层接口电路81的总线许可。如果总线许可到达链路层接口电路87所花费的时间太长，则链路层接口电路超时并重新提交总线请求。
通过用于设计逻辑电路的VHDL语言的使用，逻辑电路93已描述、暗含以及先有技术的功能得以实现。因此，象区域可编程门阵列这样的逻辑电路能得以设计和实现。一旦要执行的逻辑电路93的功能得以描述，那些本领域的技术人员不需要经过过多的实验，就可以使用如设计逻辑电路的VHDL语言这样的方法来实现逻辑电路93。
图7表示用于控制链路层电路的主机接口电路。在所给的实施例中，所示的链路层接口电路85和87包括各自的主机接口110和111，以将链路层接口电路85和87耦合到主控制设备112，该设备112可以包含在例如电视机中。通过主控制设备112，配置寄存器100和102能够被编程。主控制设备112包含数据库113以存储可用和空闲的同步信道，以及包含红外线接收器114，用于接收来自遥控设备115的信息。通过遥控装置115可使信道是可选的。根据一个具体的选择，数据库113和配置寄存器100以及102得到更新。进一步所示的是音频视频层同步的发送器/接收器116，117，118和119，用于与外部设备的音频视频数据流接口，以及与控制和状态寄存器120和121接口，这些正如所述的菲利浦PDI1394L21数据单的第四页所述。
根据前面的观点，对本领域的技术人员来说很显然，在不离开如下文所附权利要求书定义的本发明精神和范围的情况下可以进行各种各样的修改，并且本发明不限于所示的例子中。单词“包含”不排除权利要求书列举情况之外的其它单元或步骤的存在。

Claims (21)

1.一种数据通信系统(1)，包含：
多个节点(2，3，4，5，6，7，8，9，10，11)；
用于在所述的节点(2，3，4，5，6，7，8，9，10，11)间串行交换同步数据和异步数据的串行总线结构(12)；
包含在所述的节点之一中的物理层接口电路(81)，所述的物理层接口电路(81)包含与所述的串行总线结构(12)相耦合的外部端口(82，83，84)、内部并行数据接口(91)和控制接口(94)；
包含在所述的一个节点中的多个链路层接口电路，每个所述的链路层接口包含另外的内部并行数据接口和另外的控制接口；
多个双向交换装置(88，89，90)，在一侧所有的所述的双向交换装置(88，89，90)与所述的内部并行数据接口(91)相耦合，而在另一侧每个所述的双向交换装置与所述的另外的内部并行数据接口中相应的一个相耦合；以及
包含在所述的一个节点中的逻辑电路(93)，所述的逻辑电路(93)被耦合在所述的物理层接口电路(81)的所述控制接口(94)和所述的多个链路层接口(85，86，87)的所述的另外控制接口之间，所述的逻辑电路(93)用于选择地将同步数据流和异步数据流从所述的链路层接口电路(85，86，87)路由到所述的物理层接口电路(81)和从所述的物理层接口电路(81)路由到所述的链路层接口电路(85，86，87)。
2.权利要求1的数据通信系统(1)，其中所述的每个链路层接口电路(85)包含至少一个外部同步数据端口(116，117)，用于耦合到那些在所述一个节点的外部的外部装置。
3.权利要求2的数据通信系统(1)，其中所述的至少一个外部同步数据端口(116，117)在全双工模式下工作。
4.权利要求2的数据通信系统(1)，其中所述的外部装置是数字音频或数字视频装置。
5.权利要求1的数据通信系统(1)，其中所述的链路层接口电路(85，86，87)包含各自的配置寄存器(100，101，102)，用于配置所述的链路层接口电路，以及包含外部主机接口(110)，用于耦合一个主机控制装置(112)，所述的主机控制装置(112)配置为通过提供存储在所述配置寄存器的路由控制信息来控制所述的选择的路由。
6.权利要求1的数据通信系统(1)，其中所述的物理层接口电路(81)包含时钟发生装置，用于产生一个主时钟信号(60)，所述的主时钟信号(60)控制着所述的同步和所述的异步数据流的主定时。
7.权利要求6的数据通信系统(1)，其中在所述的主定时的一个周期内为所述的同步数据流保留保证时间部分(61)。
8.权利要求7的数据通信系统(1)，其中如果当前的同步数据流需要的时间少于所述的保证时间部分，则用于异步数据流的时间部分动态增加，超过在所述的周期内的剩余的时间部分(62)。
9.权利要求5的数据通信系统(1)，其中通过所述的配置寄存器(100，101，102)，所述的异步数据流的比特速率可从100Mbit/s，200Mbit/s和400Mbit/s中选择。
10.权利要求1的数据通信系统(1)，其包含一个请求节点，请求来自所述一个节点的业务，其中将所述的一个节点的其中一个所述的链路层接口电路(85，86，87)配置为主链路层接口电路，并存储一个在所述的系统(1)的所述节点中全局唯一的全局唯一标识符(106，107，108)，而将所述一个节点的其它链路层接口电路配置为从属链路层接口电路，所述的主链路层接口电路配置为通过在一个响应消息中提供所述全局唯一标识符而对所述的请求节点作出响应。
11.权利要求10的数据通信系统(1)，其中所述的主链路层接口电路配置为以偏移值存储自身和所述的从属链路层接口电路(101，102)的配置寄存器，以致于允许所述的请求节点通过所述的偏移值在所述的一个节点中寻址所述的链路层接口电路中预定的一个电路。
12.权利要求1的数据通信系统(1)，其中对于流入所述的物理层接口电路方向的异步数据流的通信，所述的链路层接口电路(85，86，87)被配置为在所述的异步数据流中包括一个唯一标签(75)，在所述的一个节点中唯一地识别链路层接口电路。
13.权利要求12的数据通信系统(1)，其中响应节点被配置为在一个响应消息中包含所述的唯一标签(75)。
14.权利要求1的数据通信系统(1)，其中对于从所述的链路层接口电路到所述的物理层接口电路(81)的多请求通信，所述的逻辑电路(93)被配置为基于循环机制服务于所述的多请求通信。
15.权利要求14的数据通信系统(1)，其中所述的逻辑电路(93)被配置为在所述的循环机制中应用一个优先级方案。
16.权利要求14的数据通信系统(1)，其中如果所述的请求不能在一个预定的时间周期中得到服务，则所述的逻辑电路(93)被配置为忽略来自链路层接口电路的请求。
17.权利要求1的数据通信系统(1)，所述的系统是基于IEEE 1394标准的。
18.在一个具有多个节点(2，3，4，5，6，7，8，9，10，11)和用于在所述的节点之间串行交换同步数据和异步数据的串行总线结构(12)的数据通信系统(1)中，一个节点包含：
物理层接口电路(81)，所述的物理层接口电路(81)包含用于把所述的物理层接口(81)和所述的串行总线结构(12)耦合起来的一个外部端口(82，83，84)，一个内部并行数据接口(91)和一个控制接口；
多个链路层接口电路(85，86，87)，每个所述的链路层接口包含另外的内部并行数据接口和另外的控制接口；
多个双向交换装置(88，89，90)，在一侧所有的所述双向交换装置(88，89，90)与所述的内部并行数据接口(91)相耦合，而在另一侧每个所述的双向交换装置与各个所述的另外的内部并行数据接口中相应的一个相耦合；以及
一个逻辑电路(93)，其耦合在所述的物理层接口电路(81)的所述控制接口(94)和所述的多个链路层接口的所述的另外控制接口之间，所述的逻辑电路(93)用于选择地将同步数据流和异步数据流从所述的链路层接口电路(85，86，87)路由到所述的物理层接口电路(81)和从所述的物理层接口电路(81)路由到所述的链路层接口电路(85，86，87)。
19.权利要求18的节点，所述的节点是一个桥(6，7)，用于桥接另外节点(2，3，4，5，6，7，8，9，10，11)的子系统。
20.权利要求18的节点，其中所述的子系统是本地系统而所述的桥接是远端桥接。
21.权利要求18的节点，其中所述的系统是基于IEEE 1394标准的系统。
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