CN1355655A

CN1355655A - 数字本振信号产生方法及数字控制振荡器

Info

Publication number: CN1355655A
Application number: CN 00127504
Authority: CN
Inventors: 陈震; 陈广文; 王菁; 桂益俊; 俞林
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2000-11-23
Filing date: 2000-11-23
Publication date: 2002-06-26
Anticipated expiration: 2020-11-23
Also published as: CN1166226C

Abstract

本发明为一种数字本振信号产生方法及数字控制振荡器,对查表幅度输出作了改进,将截尾模块输出的相位拆分为高位地址和低位地址;以高位地址查找高位地址正弦、余弦存储表得到高位地址正余弦值,以低位地址作为查表地址查找低位地址正弦存储表,得到低位地址正弦值,并对低位地址进行判断得到判断指示;将得到的高位地址正余弦值和低位地址正弦值、判断指示运算并输出数字本振信号。本发明具有占用芯片面积少、存储器容量大、功耗小的优点。

Description

数字本振信号产生方法及数字控制振荡器

本发明涉及数字移动通信技术，更具体地指一种数字本振信号产生方法及数字控制振荡器。

在许多数字电路中，尤其是在无线通信数字电路中，需要输出数字化的正弦、余弦的函数值序列以作为数字化的本振信号。数字控制振荡器能在同一个时钟信号的驱动下，通过数字控制的方式，输出所需频率的数字本振信号。

数字控制振荡器的工作原理是将所需角度的正弦、余弦值预先存放在存储器表中，由相位累加器根据输出频率的要求产生一个角度序列，然后对序列进行归一化，产生一个归一化的角度序列，以这个序列作为地址，去查存储器表，从而得到所需的正弦、余弦值序列，分别对应于数字本振的同相、正交分量。同相、正交分量的输出时序由时钟信号进行精确的控制，输出频率值通过输入适当的频率控制字进行控制，因此，数字控制振荡器具有频率分辨率高、频率变换速度快、频率变换相位连续等特点，在移动通信、卫星通信等领域有着广泛的应用。

衡量数字控制振荡器性能的一个重要指标是杂散抑制(SFDR)，它是数字控制振荡器输出频谱中所要求的信号频谱与最大的杂散之间的差值，杂散抑制与数字控制振荡器中产生的角度位数即存储器的查表地址的位数存在很大的关系，每增加一位查表地址，可以使杂散抑制增加约6dB，因此为了得到较高的杂散抑制，必须要增加查存储器表的地址位数；杂散抑制同时还受存储器表中的所存储的数据的比特宽度的制约，对存储的数据有一个最小位宽的要求。因此，要提高数字控制振荡器的杂散抑制(SFDR)，必须要增加存储器表的地址位数和存储数据的位宽，也就是说，需要扩大存储器表的存储容量。但从芯片实现的角度来看，大容量的存储器所占用的面积也很大，随着存储器表的增大，提高数字控制振荡器的工作频率及降低数字控制振荡器的功率消耗将变得非常困难。

为减小存储器表的大小，传统的做法是直接根据三角函数的性质，将正弦、余弦表的角度范围控制在0～π/4之间，这样，可以将存储器表的大小压缩8倍，但当对数字控制振荡器的杂散抑制指标要求较高时，这种压缩方法依然不够，考虑到芯片面积及芯片的功耗问题，一般来说，仅对存诸器表的大小压缩8倍，杂散抑制只能达到80～90dB。要实现杂散抑制在100dB以上时，则要求的存储器表的地址位数大于(100/6-3)位，即存储器表的地址位数为14位以上，同时要求存储数据的位宽达到17位以上，这样正弦、余弦存储器表的大小将达到

2*2¹⁴*17＝557056(bits)

同时功耗也将大大增加。

为进一步压缩存储器表的容量，根据三角函数的性质：

cos(α+β)＝cos(α)*cos(β)-sin(α)*sin(β) (1)

sin(α+β)＝sin(α)*cos(β)+cos(α)*sin(β) (2)

将角度θ值表示为α+β的形式，其中，α的位数等于θ高位地址的位数，其值对应于的高位地址所代表的角度值；β的位数等于θ低位地址的位数，其值对应于低位地址所代表的角度值。根据α和β所覆盖的角度范围，生成四个小的存储器表，分别存储α和β的正弦、余弦函数值，通过三角函数公式(1)、(2)即可计算出θ的正弦、余弦函数值。在这种结构的数字控制振荡器中，尽管存储器的数量增加了，但由于每个存储器表的地址位数只等于压缩前存储器表地址的高位或低位地址，存储器表的大小被大大压缩。以压缩前存储器表需14位地址，数据位宽为17位为例，压缩后的正弦、余弦存储器表的大小将只需要(设高位地址和低位地址均为7位)

2*(2⁷+2⁷)*17＝8704(BITS)，

压缩了64倍。

但是，这种结构的数字振控制振荡器还存在的缺点是，需要四个存储器表，且在逻辑运算单元中仍采用了大量的乘法器，这将仍占用较大的芯片面积，同时，乘法器的功耗也较大，这严重影响了传统的数字控制振荡器的实用性。

为此，本发明的目的是针对传统的数字控制振荡器存在的上述缺点，提出一种具有占用芯片面积少、功耗小、更具有实用性的数字本振信号产生方法及数字控制振荡器。

为了实现上述目的，

本发明的数字本振信号产生方法，基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：

频率控制字单元产生一个对应输出频率的累加步长，并由累加器对累加步长进行累加；

由相位抖动单元产生抖动信号；

将所述累加步长的累加结果和抖动信号输入到加法器进行加法运算得到相加相位；

截尾模块单元将加法运算得到的相加相位位数截取一段后输入查表幅度输出单元；

查表幅度输出单元将截尾模块单元输出的相位进行运算后输出数字本振信号的同相分量和正交分量；

其特征在于，查表幅度输出单元对截尾模块单元输出的相位进行运算进一步包括以下步骤：

将截尾模块单元输出的相位拆分为高位地址和低位地址；

以所述的高位地址作为查表地址查找高位地址正弦、余弦存储表得到高位地址正弦值和高位地址余弦值，以所述的低位地址作为查表地址查找低位地址正弦存储表，得到低位地址正弦值，并对低位地址进行判断得到判断指示；

将得到的高位地址正弦、余弦值和低位地址正弦值、判断指示按三角函数公式运算并输出数字本振信号的同相分量和正交分量。

本发明的数字控制振荡器包括频率控制字单元、相位累加器单元、加法器、相位抖动单元、截尾模块单元、查表幅度输出单元，频率控制字单元产生一个对应输出频率的累加步长并输入至相位累加器单元，相位累加器单元对该输出频率的累加步长进行累加后输入至加法器，并与相位抖动单元产生的相位抖动信号相加，截尾模块单元对加法器输出的相加相位位数截取一段后输入至查表幅度输出单元，查表幅度输出单元输出数字本振信号的同相分量和正交分量，

其特征在于：所述的查表幅度输出单元包括查表相位拆分模块、高位地址正弦存储表、高位地址余弦存储表、低位地址正弦存储表、低位地址判断单元、运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址，分别作为查表地址查找高位地址正弦存储表、高位地址余弦存储表、低位地址正弦存储表得到高位地址正弦值、高位地址余弦值、低位地址正弦值，低位地址判断单元根据所述的低位地址进行判断并输出判断指示，运算单元按三角函数公式将得到的高位地址正弦值、高位地址余弦值、低位地址正弦值和判断指示进行运算并输出数字本振信号的同相分量和正交分量。

由于本发明采用上述的数字本振信号产生方法，在查表幅度输出单元对截尾模块单元输出的相位进行运算中采用了将截尾模块单元输出的相位拆分为高位地址和低位地址；

依照本发明的方法所得到的数字控制振荡器，在查表幅度输出单元包括查表相位拆分模块、高位地址存储表、低位地址正弦存储表、低位地址判断单元、运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址并分别作为查表地址查找高位地址存储表和低位地址正弦存储表，低位地址判断单元对查表相位拆分模块输出的低位余弦值判断后得出余弦函数值的归一化值并送至运算单元。

因此，与传统的数控振荡器相比，本发明将需要存放函数归一化值的存储器的个数减少到三个，克服了传统数控振荡器由于存储器表数量多、占用资源多、存储器功耗太大的缺点，它具有占用芯片面积更少、存储器容量大、功耗小、且更具有实用性的优点。

下面结合附图和实施例，对本发明的数字本振信号产生方法和数字控制振荡器作一详细地说明：

图1为传统数字控制振荡基本原理框图。

图2为传统的数字控制振荡器结构示意框图。

图3为本发明的数字控制振荡器结构示意框图。

传统的数字控制振荡器基本工作原理如图1所示，由输出频率的频率控制码进行相位累加，得到每个相位的查找三角幅度表，其输出就是该输出频率的数字化SIN或COS信号幅度值输出。其数字控制振荡器基本结构如图2所示：频率控制码101单元产生一个对应输出频率的累加步长，以采样频率在相位累加器102单元中进行累加，查正余弦表幅度输出105单元内存储着对应(0～2pi)相位的SIN/COS值。累加得到的相位值作为查表地址去查询正余弦幅度输出表，就得到相应输出频率的数字化正余弦幅度值。其中的103单元是相位抖动单元，和105内部的幅度抖动一样，作为有效抑制杂散的一种方式。由于单元105中的ROM表格容量所限，104单元是将加入了相位抖动的原相位位数截取一段，即能够减少ROM容量，降低资源消耗，又能够保持高的查表精度和无杂散动态范围性能。

在上述的幅度输出单元105中有四个表，两个用于存放对应于高位地址的角度的正弦、余弦函数归一化值，另外两个用于存放对应于低位地址的角度的正弦、余弦函数归一化值。高位地址查表所得为归一化值，低位地址查表所得为归一化值，根据公式(1)、(2)即可计算得到角度的正弦、余弦函数归一化信，请见下表：

β	0～11	12～21	22～31	32～41	42～51	52～61	62～71
β	0～11	12～21	22～31	32～41	42～51	52～61	62～71	Cos(β)	262，143	262，143	262，143	262，143	262，143	262，143	262，143
β	72～81	82～91	92～101	102～111	112～121	121～127		Cos(β)	262，143	262，143	262，143	262，143	262，143	262，143	262，143
β	72～81	82～91	92～101	102～111	112～121	121～127		Cos(β)	262，143	262，142	262，142	262，142	262，142	262，142

本发明在传统的数字控制振荡器的基础上作了改进，将查正弦、余弦函数值的地址分为高位地址和低位地址，由高位地址和低位地址分别查各自的存储器表的结构，通过分析小角度的三角函数归一化值的特点，进一步减少了数字控制振荡器设计所需的存储器的个数，根据存储数据宽度为18位的设计，存放的cos值的存储器存储的值如上表所示。从所示的上表中的数据可以看出，在存储器地址小于等于81时，存储器中存储的值为262143，即，当存储器地址大于81时，存储器中存储的值为262142，由此可以看出，通过对低位地址值的判断，我们可以得出β的cos函数值的归一化值，而不需要存储β的cos值，从而可以将用于存放β的cos函数值的存储器省略。

基于上述考虑，本发明的数字本振信号产生方法是基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：

由相位抖动单元产生抖动信号；

将截尾模块单元输出的相位拆分为高位地址和低位地址；

将高位地址和低位地址正弦、余弦值按三角函数公式运算时，其中的判断指示分别与高位地址正弦值、高位地址余弦值的运算通过加减法实现；低位地址正弦值分别与高位地址正弦值、高位地址余弦值的运算通过乘法实现。

依照上述描述的方法，本发明的具体结构请先参阅图2和图3所示，该数字控制振荡器包括频率控制字单元101、相位累加器单元102、加法器106、相位抖动单元103、截尾模块单元104、查表幅度输出单元105，频率控制字单元101产生一个对应输出频率的累加步长并输入至相位累加器单元102，相位累加器单元102对该输出频率的累加步长进行累加后输入至加法器106，并与相位抖动单元103产生的相位抖动信号相加，截尾模块单元104对加法器106输出的相加相位位数截取一段后输入至查表幅度输出单元105，查表幅度输出单元105输出数字本振信号的同相分量和正交分量。

所述的查表幅度输出单元105进一步包括查表相位拆分模块201、高位地址正弦存储表202、高位地址余弦存储表203、低位地址正弦存储表204、低位地址判断单元205、运算单元206。查表相位拆分模块201将截尾模块单元104的输出拆分为高位地址和低位地址，分别作为查表地址查找高位地址正弦存储表202、高位地址余弦存储表203、低位地址正弦存储表204得到高位地址正弦值、高位地址余弦值、低位地址正弦值，低位地址判断单元205根据所述的低位地址进行判断并输出判断指示，运算单元206按上述的三角函数公式(1)和(2)将得到的高位地址正弦值、高位地址余弦值、低位地址正弦值和判断指示进行运算并输出数字本振信号的同相分量I和正交分量Q。

为了能减少运算单元206中乘法器数目，我们可以从上面的表中看出，由于COSβ的归一化值为2¹⁸-1或2¹⁸-2，设硬件数值为A，当A与COSβ进行相乘运算时，A乘以2¹⁸等效于将A左移18位，A乘以2等效于将A左移1位。这样，A*(2¹⁸-1)等效为将A左移18位后减去A；而A*(2¹⁸-2)则等效为将A左移18位后再减去A左移一位的结果，结合上述的公式(1)和公式(2)，由于cos(β)归一化值的性质，使得cos(α)*cos(β)与sin(α)*cos(β)的乘法运算可以简化为减法运算，因此，运算单元206中部分的乘法运算可用加法器来实现，这就大大降低了芯片的面积和功耗。因此，本发明的数字控制振荡器中的运算单元206中除了包含有乘法器外，还有加减法器。当然，由于COSβ值不同，实现cos(α)*cos(β)与sin(α)*cos(β)也略有不同，需要根据具体的cos(β)值的情况进行相应的移位和加减。

因此，所述的运算单元206中进一步包括加减法运算模块207、乘法运算模块208和三角运算模块209，加减法运算模块207将所述的低位地址判断单元205输出的判断指示分别与高位地址正弦值、高位地址余弦值进行运算，乘法运算模块208将低位地址正弦值分别与高位地址正弦值、高位地址余弦值进行乘法运算，三角运算模块209对加减法运算模块207和乘法运算模块208的运算结果按照前述的三角函数公式(1)和(2)进行运算并输出数字本振信号的同相分量I和正交分量Q。

本发明的数字控制振荡器的工作过程是首先将角度划分为高位地址和低位地址，采用将查存储器分为查高位地址的存储器表和查低位存储器表的方式，同时完成高位地址位数和低位地址位数的划分，即决定各自所占的位数，在完成高位地址和低位地址的划分后，通过对函数归一化值的分析，选择加减法替代乘法的结构。

本发明的数字控制振荡器中的频率控制字由公式：

Fcw＝round[(fo/fc)*2^N] (3)

计算得到，其中，fo为需要输出的信号频率，fc为系统时钟频率，N为累加器的位数，round表示对计算结果进行四舍五入的处理。由公式(3)可以看出，数字控制振荡器的实际输出频率为fo′＝(Fcw/2^N)*fc，数字控制振荡器的频率分辨率将可达到[(1/2^N)*fc]，在实际应用中，一般N取32，设fc为100MHz，则此数字控制振荡器的频率分辨率将达到0.023Hz，频率分辨率高。

数字控制振荡器的频率控制字由外部输入到相位累加器中，相位累加器在系统时钟信号的驱动下输出所需要的角度序列，经过截短处理，得到查表所需的高位地址和低位地址。高位地址查表得到cos(α)和sin(α)，低位地址只需要查sin(β)表，得到sin(β)的值，cos(β)函数归一化值通过地址比较的方式直接得到。同时，在后续的乘法及加减法处理中，与cos(β)的相乘运算也用加减法来实现。

本发明数字控制振荡器经仿真实验说明，其输出杂散抑制达到100dB以上时，其占用芯片面积仍然很小。

Claims

1、一种数字本振信号产生方法，基于一数字控制振荡器，包括频率控制字单元、累加器、相位抖动单元、加法器、截尾模块单元、查表幅度输出单元，该方法包括以下步骤：

由相位抖动单元产生抖动信号；

将截尾模块单元输出的相位拆分为高位地址和低位地址；

2、如权利要求1所述的数字本振信号产生方法，其特征在于：将高位地址和低位地址正弦、余弦值按三角函数公式运算时，其中的判断指示分别与高位地址正弦值、高位地址余弦值的运算通过加减法实现；低位地址正弦值分别与高位地址正弦值、高位地址余弦值的运算通过乘法实现。

3、一种数字控制振荡器，包括频率控制字单元、相位累加器单元、加法器、相位抖动单元、截尾模块单元、查表幅度输出单元，频率控制字单元产生一个对应输出频率的累加步长并输入至相位累加器单元，相位累加器单元对该输出频率的累加步长进行累加后输入至加法器，并与相位抖动单元产生的相位抖动信号相加，截尾模块单元对加法器输出的相加相位位数截取一段后输入至查表幅度输出单元，查表幅度输出单元输出数字本振信号的同相分量和正交分量，其特征在于：所述的查表幅度输出单元包括查表相位拆分模块、高位地址正弦存储表、高位地址余弦存储表、低位地址正弦存储表、低位地址判断单元、运算单元，查表相位拆分模块将截尾模块单元的输出拆分为高位地址和低位地址，分别作为查表地址查找高位地址正弦存储表、高位地址余弦存储表、低位地址正弦存储表得到高位地址正弦值、高位地址余弦值、低位地址正弦值，低位地址判断单元根据所述的低位地址进行判断并输出判断指示，运算单元按三角函数公式将得到的高位地址正弦值、高位地址余弦值、低位地址正弦值和判断指示进行运算并输出数字本振信号的同相分量和正交分量。

4、如权利要求3所述的数字控制振荡器，其特征在于：所述的运算单元包括加减法运算模块、乘法运算模块和三角运算模块，加减法运算模块将所述的低位地址判断单元输出的判断指示分别与高位地址正弦值、高位地址余弦值进行运算，乘法运算模块将低位地址正弦值分别与高位地址正弦值、高位地址余弦值进行乘法运算，三角运算模块对加减法运算模块和乘法运算模块的运算结果按照三角函数公式进行运算并输出数字本振信号的同相分量和正交分量。