CN207115387U - Xiu‑累加寄存器、xiu‑累加寄存器电路、以及电子设备 - Google Patents

Xiu‑累加寄存器、xiu‑累加寄存器电路、以及电子设备 Download PDF

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Abstract

本公开涉及一种XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备。该XIU‑累加寄存器包括第一累加单元和第二累加单元；第一累加单元包括第一加法器和第一寄存器；第一加法器用于累加一累加变量的分数位数据，第一寄存器用于存储分数位数据的累加结果以及分数位数据的累加结果的进位数据；第二累加单元包括第二加法器和第二寄存器；第二加法器用于累加该累加变量的整数位数据，第二寄存器用于存储整数位数据的累加结果；其中，第一累加单元的第一寄存器与第二累加单元的第二加法器相连，用于将分数位数据的累加结果的进位数据在下一时钟周期传输至整数位数据以进行累加。本公开可提高累加器速度、降低累加器功耗、减小累加器面积。

Description

XIU-累加寄存器、XIU-累加寄存器电路、以及电子设备
技术领域
本公开涉及电路技术领域，尤其涉及一种XIU-累加寄存器、XIU-累加寄存器电路、以及电子设备。
背景技术
在电气工程和计算机科学领域，许多应用需要考虑到小数值的长期积累效应，即随着时间的积累而产生的“错误”，这就需要通过时间累积任务来实现，而执行此任务的关键电路组件即为累加器。
累加器的工作原理如图1所示，在一个二进制系统中，某一固定数值会随着时间的累积不断的自身叠加，其结果通常用于某种上级信号的处理。在这个过程中，存在两个显著的特征：(1)在每次添加操作时添加相同的数值；(2)通过时钟信号实现“持续”，即时间随着时钟周期而前进。这个任务是一个非常基本的操作，它被广泛应用于复杂的信号处理操作。在某些情况下，该固定数值可以分为整数部分和分数部分；其中，分数部分表示所谓的“错误”，即偏离目标值的小数量，其有助于实现平均时间的结果。这种应用示例可包括使用分数N分频器的分数分频器，以及用于直接数字频率合成器(DDS)中的累加器等等。
通常而言，累加器的成本和性能与其尺寸直接相关，尺寸越大、成本就越高、且速度也越慢。应当理解的是，在需要处理大数值时，就会需要大尺寸的累加器，因此会需要更多的资源(面积和功率)。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种XIU-累加寄存器、XIU-累加寄存器电路、以及电子设备，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种XIU-累加寄存器，包括第一累加单元和第二累加单元；
所述第一累加单元包括第一加法器和第一寄存器；所述第一加法器用于累加一累加变量的分数位数据，所述第一寄存器用于存储所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据；
所述第二累加单元包括第二加法器和第二寄存器；所述第二加法器用于累加该累加变量的整数位数据，所述第二寄存器用于存储所述整数位数据的累加结果；
其中，所述第一累加单元的第一寄存器与所述第二累加单元的第二加法器相连，用于将当前时钟周期所述分数位数据的累加结果的进位数据在下一时钟周期传输至所述整数位数据以进行累加。
本公开的一种示例性实施例中，所述第一加法器和所述第二加法器分别包括一输入端、一反馈端、以及一输出端；
所述第一寄存器的输入端连接所述第一加法器的输出端，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端；
所述第二寄存器的输入端连接所述第二加法器的输出端，所述第二寄存器的输出端连接所述第二加法器的反馈端；
其中，所述第一加法器的输入端接收所述累加变量的分数位数据，所述第二加法器的输入端接收所述累加变量的整数位数据。
本公开的一种示例性实施例中，所述第一寄存器包括第一子寄存器和第二子寄存器；
其中，所述第一子寄存器用于存储所述分数位数据的累加结果，所述第二子寄存器用于存储所述分数位数据的累加结果的进位数据。
本公开的一种示例性实施例中，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端为：
所述第一子寄存器的输出端连接所述第一加法器的反馈端；
所述第二子寄存器的输出端连接所述第二加法器的反馈端。
本公开的一种示例性实施例中，所述第一累加单元具有多位元累加结构。
本公开的一种示例性实施例中，所述第一加法器为多位元加法器，且每个位元的加法器均对应一所述第一寄存器。
本公开的一种示例性实施例中，所述累加器还包括用于接收时钟信号的时钟信号接收端；
在所述时钟信号的每个时钟周期的上升沿阶段或下降沿阶段，所述第一寄存器将所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据输出，所述第二寄存器将所述整数位数据的累加结果输出。
本公开的一种示例性实施例中，所述累加变量由多位二进制数值组成。
根据本公开的一个方面，提供一种XIU-累加寄存器电路，包括级联的上述XIU-累加寄存器。
根据本公开的一个方面，提供一种电子设备，包括上述的XIU-累加寄存器电路。
本公开示例性实施方式所提供的累加器、累加器电路、以及电子设备，利用第一累加单元处理累加变量的分数位数据，利用第二累加单元处理累加变量的整数位数据，且该分数位数据的累加结果一旦产生了进位数据，则先存储于寄存器中，并于下一时钟周期将该进位数据传输至整数位数据以进行累加。这样一来，该累加器在累加运算的过程中，无需在当前时钟周期等待分数位数据的进位信息，因此其运算速度仅与整数位数据的位数有关，而不受分数位数据的尺寸限制，从而有利于实现高速运行，且针对大尺寸的累加器可以有效的减小其面积和功率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性示出现有技术中累加器的结构原理图；
图2示意性示出本公开示例性实施例中XIU-累加寄存器的结构原理图；
图3示意性示出本公开示例性实施例中XIU-累加寄存器的结构示意图。
附图标记：
10-第一累加单元；101-第一加法器；102-第一寄存器；102a-第一子寄存器；102b-第二子寄存器；20-第二累加单元；201-第二加法器；202-第二寄存器。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
本示例实施方式提出了一种XIU-累加寄存器，如图2所示，包括第一累加单元10和第二累加单元20；
所述第一累加单元10可以包括第一加法器101和第一寄存器102；第一加法器101用于累加一累加变量的分数位数据，第一寄存器102用于存储该分数位数据的累加结果以及该分数位数据的累加结果的进位数据；
所述第二累加单元20可以包括第二加法器201和第二寄存器202；第二加法器201用于累加该累加变量的整数位数据，第二寄存器202用于存储该整数位数据的累加结果；
其中，第一累加单元10的第一寄存器102与第二累加单元20的第二加法器201相连，用于将当前时钟周期所述分数位数据的累加结果的进位数据在下一时钟周期传输至所述整数位数据以进行累加。
需要说明的是：所述累加变量为一固定数值，且该累加变量可以由多位二进制数值组成；在二进制系统的数值组成中，该累加变量A可以分为整数部分A.I和分数部分A.r，相应的累加结果Z也可以包括整数部分Z.I和分数部分Z.r，其中分数部分的进位数据由该分数部分的最高有效位(Most Significant Bit，简称MSB)决定。
本公开示例性实施方式所提供的XIU-累加寄存器，利用第一累加单元10处理累加变量的分数位数据，利用第二累加单元20处理累加变量的整数位数据，且该分数位数据的累加结果一旦产生了进位数据，则先存储于寄存器中，并于下一时钟周期将该进位数据传输至整数位数据以进行累加。这样一来，该累加器在累加运算的过程中，无需在当前时钟周期等待分数位数据的进位信息，因此其运算速度仅与整数位数据的位数有关，而不受分数位数据的尺寸限制，从而有利于实现高速运行，且针对大尺寸的累加器可以有效的减小其面积和功率。
基于上述结构，所述累加器还应包括一用于接收时钟信号的时钟信号接收端；在所述时钟信号的每个时钟周期的上升沿阶段或下降沿阶段，第一寄存器102将分数位数据的累加结果以及分数位数据的累加结果的进位数据输出，第二寄存器202将整数位数据的累加结果输出。
在某些应用案例中，累加运算的分数部分仅用于实现“时间上平均”的效果，因此在实际操作中只需考虑累加变量的整数部分及其分数部分的进位数据，即只有来自分数位数据的最高有效位MSB的溢出才会影响到累积过程的最终输出。基于此，在考虑这类累加运算时，分数部分的真实累加结果并不重要，只要能够确保来自于分数部分的进位信息准确即可，故本实施例所提供的累加器可将累加变量的整数部分和分数部分独立处理，从分数部分仅获取其进位信息，且在给定的时间范围内能够保证进位数据的准确性。
基于此，第一累加单元10的结构可以为XIU-累加寄存器，该XIU-累加寄存器用于处理分数部分的累加，且仅考虑分数部分的累加结果的进位信息，而第二累加单元20通过一常规的累加器实现即可。理论已经证明：在长期的效果上，XIU-累加寄存器的进位数据与常规累加器的进位数据相同，因此对于本实施例的累加结果不会产生错误的影响。
本示例实施方式在，第一加法器101和第二加法器201可以均包括一输入端、一反馈端、以及一输出端；第一寄存器102的输入端连接第一加法器101的输出端，第一寄存器102的输出端连接第一加法器101的反馈端以及第二加法器201的反馈端；第二寄存器202的输入端连接第二加法器201的输出端，第二寄存器202的输出端连接第二加法器201的反馈端。其中，第一加法器101的输入端接收累加变量的分数位数据，第二加法器201的输入端接收累加变量的整数位数据。
由此可知，第一加法器101的输入数据包括其输入端接收的累加变量的分数位数据，以及其反馈端接收的第一加法器101在上一时钟周期的累加结果；第二加法器201的输入数据包括其输入端接收的累加变量的整数位数据，以及其反馈端接收的第一加法器101在上一周期的累加结果的进位数据和第二加法器201在上一周期的累加结果。
需要说明的是：只有分数位数据的累加结果存在进位数据时，才会将该进位数据反馈给整数位数据以用于累加。
为了将分数位数据的累加结果和其所产生的进位数据独立保存，以便于进位数据的输出，本实施例中的第一寄存器102可以包括第一子寄存器102a和第二子寄存器102b；其中，第一子寄存器102a用于存储分数位数据的累加结果，第二子寄存器102b用于存储分数位数据的累加结果的进位数据。
基于此，如图3所示，第一子寄存器102a的输出端可以连接第一加法器101的反馈端，以将其存储的分数位数据的累加结果在下一时钟周期传输给第一加法器101的反馈端；第二子寄存器102b的输出端可以连接第二加法器201的反馈端，以将其存储的分数位数据的累加结果的进位数据在下一时钟周期传输给第二加法器201的反馈端。
在图3所示的累加器结构中，第一累加单元10可以具有多位元累加结构或者单位元累加结构，第二累加单元20也可以具有多位元累加结构或者单位元结构。
需要说明的是：本实施例仅对第一累加单元10的结构进行限定，而第二累加单元20采用常规的累加器结构即可。
基于此，在所述第一累加单元10中，第一加法器101可以为多位元加法器，且每个位元的加法器均对应一第一寄存器102，其具体包括第一子寄存器102a和第二子寄存器102b，分别用于存储分数位数据的累加结果及其进位数据，并于下一时钟周期输出。
这样一来，低一位的累加结果会在下一时钟周期传输给上一位的加法器，从而不仅可以保证计算精度，同时还能提高运算速度。
本示例实施方式还提出了一种XIU-累加寄存器电路，包括N个级联的上述累加器。其中，前一级累加器的累加结果会在下一时钟周期传输至下一级累加器，且经过N个时钟周期后，第一级累加器的累加结果会传输至最后一级累加器。
由此可知，该XIU-累加寄存器电路在累加运算的过程中，无需在当前时钟周期等待分数位数据的进位信息，因此其运算速度仅与整数位数据的位数有关，而不受分数位数据的尺寸限制，从而有利于实现高速运行，且针对大尺寸的累加器可以有效的减小其面积和功率。
本示例实施方式还提出了一种电子设备，包括上述的XIU-累加寄存器电路。
其中，所述电子设备例如可以包括使用分数N分频器的分数分频器，以及用于直接数字频率合成器(DDS)中的累加器等。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
此外，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种XIU-累加寄存器，其特征在于，包括第一累加单元和第二累加单元；
所述第一累加单元包括第一加法器和第一寄存器；所述第一加法器用于累加一累加变量的分数位数据，所述第一寄存器用于存储所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据；
所述第二累加单元包括第二加法器和第二寄存器；所述第二加法器用于累加该累加变量的整数位数据，所述第二寄存器用于存储所述整数位数据的累加结果；
其中，所述第一累加单元的第一寄存器与所述第二累加单元的第二加法器相连，用于将当前时钟周期所述分数位数据的累加结果的进位数据在下一时钟周期传输至所述整数位数据以进行累加。
2.根据权利要求1所述的XIU-累加寄存器，其特征在于，所述第一加法器和所述第二加法器分别包括一输入端、一反馈端、以及一输出端；
所述第一寄存器的输入端连接所述第一加法器的输出端，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端；
所述第二寄存器的输入端连接所述第二加法器的输出端，所述第二寄存器的输出端连接所述第二加法器的反馈端；
其中，所述第一加法器的输入端接收所述累加变量的分数位数据，所述第二加法器的输入端接收所述累加变量的整数位数据。
3.根据权利要求2所述的XIU-累加寄存器，其特征在于，所述第一寄存器包括第一子寄存器和第二子寄存器；
其中，所述第一子寄存器用于存储所述分数位数据的累加结果，所述第二子寄存器用于存储所述分数位数据的累加结果的进位数据。
4.根据权利要求3所述的XIU-累加寄存器，其特征在于，所述第一寄存器的输出端连接所述第一加法器的反馈端以及所述第二加法器的反馈端为：
所述第一子寄存器的输出端连接所述第一加法器的反馈端；
所述第二子寄存器的输出端连接所述第二加法器的反馈端。
5.根据权利要求1-4任一项所述的XIU-累加寄存器，其特征在于，所述第一累加单元具有多位元累加结构。
6.根据权利要求5所述的XIU-累加寄存器，其特征在于，所述第一加法器为多位元加法器，且每个位元的加法器均对应一所述第一寄存器。
7.根据权利要求1-4任一项所述的XIU-累加寄存器，其特征在于，所述XIU-累加寄存器还包括用于接收时钟信号的时钟信号接收端；
在所述时钟信号的每个时钟周期的上升沿阶段或下降沿阶段，所述第一寄存器将所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据输出，所述第二寄存器将所述整数位数据的累加结果输出。
8.根据权利要求1所述的XIU-累加寄存器，其特征在于，所述累加变量由多位二进制数值组成。
9.一种XIU-累加寄存器电路，其特征在于，包括级联的如权利要求1-8任一项所述的XIU-累加寄存器。
10.一种电子设备，其特征在于，包括权利要求9所述的XIU-累加寄存器电路。
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