CN1337629A - 总线系统及其指令传输方法 - Google Patents

Abstract

提供了一种总线系统及其指令传输方法。该指令传输方法包括:步骤(a)向第一从设备传输第一指令,和步骤(b)根据该第一指令在数据传输完成之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令。因此,对于数据传输所必须的准备可以较快的开始,从而减少了数据总线的闲置时钟周期。

Description

总线系统及其指令传输方法

本发明涉及一种总线系统及其指令传输方法，更详细地说，本发明涉及一种包括有多个从设备、至少一个具有用于数据输入/输出的等待时间的从设备的总线系统，和用于该总线系统的指令传输方法。

一种包括有多个主设备和多个从设备的总线系统通常采用一用于共享一指令总线目的的仲裁器。该仲裁器根据一预定的仲裁算法许可对主设备的总线控制，并且该主设备独占该总线控制，直至完成相应的数据传输为止。这里，该总线包括一地址/控制总线和一数据总线。

如果从设备是一存储器，则该从设备包括一用来存储数据的存储器和一用来控制该存储装置的存储控制器。如果一指令从主设备输出到存储控制器，则在完成访问该存储装置的准备之后，存储控制器向该存储装置输出一相应的控制信号。

图6的时序框图用于说明将一指令传输到一其为从设备的存储器的常规过程。图6示出了一主执行周期、一存储控制器执行周期和一存储装置执行周期。主执行周期是指从主设备向存储控制器输出一指令的瞬间开始一直到通过存储控制器主设备被告知输出指令执行完成和数据传输完成的瞬间的时间。存储控制器执行周期是指当接收到从主设备输出的指令时，在经过存储控制器的等待时间之后向存储装置输出一控制信号的瞬间和完成数据传输的瞬间之间的时间。存储装置执行周期是指在经过存储装置的等待时间之后从开始数据传输的一时间点开始直到完成数据传输的一时间点的时间。该等待时间是在存储装置或在存储控制器中用于执行一预定的准备过程所需的时间。

参见图6，现在将详细说明传输一用于诸如近来在总线系统中所采用的同步DRAM(SDRAM)之类存储器的指令的过程。如果包含有诸如地址、读/写标志和突发串长度之类数据传输所必须信息的一指令被从主设备输入到其为存储控制器的SDRAM控制器中，则该SDRAM控制器从该指令中提取数据传输所必须的信息并向SDRAM输出一相应的控制信号。在完成诸如地址译码之类的预定的准备过程之后，SDRAM控制器向SDRAM输入控制信号访问预定存储体的一存储单元。当SDRAM控制器访问该存储单元时，数据被通过数据总线输出或输入。即，为了访问该SDRAM，通过SDRAM控制器的准备是必须的。当由SDRAM控制器进行准备时，实际的数据传输被延迟，这种延迟称之为等待时间。参见图6，该等待时间分为两部分：一指令从主设备输出的瞬间开始直至一控制信号从从设备输出的瞬间为止的从控制器等待时间，和该控制信号从从控制器输出的瞬间开始直至数据从存储装置输出的瞬间为止的存储装置等待时间。

另外，当数据传输完成时，SDRAM控制器通知主设备该指令执行完成。在由SDRAM控制器被通知执行完成之后，主设备输出一新的指令。经过上述用于准备过程的等待时间之后，由该新的指令执行想要进行的数据传输。

结果，如图6所示，在诸如SDRAM之类的从设备的情况中，在相应的数据传输之前，当一指令从主设备输出时的一时间点开始在数据总线上就存在有一闲置时钟周期，因此降低了数据总线访问的效率以及系统性能。

为了解决上述问题，本发明的目的是提供一种能够通过降低数据总线闲置时钟周期而改进整个系统的性能的总线系统，及其指令传输方法。

因此，为了实现上述目的，本发明提供了一种用于总线系统的指令传输方法，该总线系统包括有一个主设备和两个或多个从设备。根据本发明的指令传输方法包括：向第一从设备传输第一指令的步骤(a)，和在根据第一指令完成数据传输之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令的步骤(b)。

在步骤(b)之前，该方法最好还包括：在完成数据传输之前的等于或小于该等待时间的一时间点第一从设备通知一相应的主设备表明数据传输完成的伪执行完成的步骤(b1)，和当接收到该伪执行完成信息时接收用于第二从装置的第二指令的步骤(b2)。

该从设备包括一存储装置和一用于控制该存储装置的从控制器。步骤(a)包括向第一从控制器传输第一指令的步骤，和步骤(b)包括根据第一指令在数据传输完成之前的小于或等于等待时间的一时间点向第二从控制器传输第二指令的步骤(b′)。

在步骤(b′)之前，该方法最好还包括在数据传输完成之前的小于或等于等待时间的一时间点第一从控制器通知一相应的主设备表明数据传输完成的伪执行完成的步骤(b′1)，和从接收了伪执行完成信息的相应主设备中接收用于第二从设备的第二指令的步骤(b′2)。

该存储装置是一同步动态随机存取存储器(SDRAM)，和该从控制器是一SDRAM控制器。

本发明还提供了一种在一总线系统中传输指令的方法，该总线系统包括一主设备和两个或多个从设备，并且其中至少一个从设备具有用于数据输入/输出的一等待时间。该指令传输方法包括：提供最长等待时间和从每个从设备的等待时间之间的一差值的步骤(a)，从该主设备接收用于第一从设备的第一指令的步骤(b)，和在经过一等于相应于第一从设备的该差值的时间之后向第一从设备传输第一指令的步骤(c)。

最好是，该方法还包括：根据第一指令在数据传输完成之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令的步骤(d)。

本发明还提供一总线系统，该总线系统包括有一个主设备和两个或多个从设备，从设备中的至少一个具有用于数据输入/输出的等待时间。该总线系统包括在根据第一指令第一从设备完成数据传输时间点之前，在小于或等于第二从设备的等待时间的一时间点用于向第二从设备传输第二指令的伪延迟器。

最好是，根据第一指令在完成数据传输之前在小于或等于第二从设备的等待时间的一时间点第一从设备通知相应的主设备伪执行完成信息，和接收了伪执行完成信息的相应的主设备向该伪延迟器传输第二指令。

最好是，该从设备包括：一具有用于数据输入/输出的延迟时间的一存储装置，和用于控制该存储装置的一从控制器，并且伪延迟器将第一指令传输到第一从控制器，和根据第一指令在数据完成之前的小于或等于该等待时间的一时间点向第二从设备传输第二指令。

最好是，根据第一指令在数据传输完成之前的小于或等于等待时间的一时间点第一从设备通知相应的主设备伪执行完成，和当接收到该伪执行完成时相应的主设备向伪延迟器传输第二指令。

另外，该存储装置是一同步动态随机存取存储器(SDRAM)，和该从设备是SDRAM控制器。

本发明还提供了一总线系统，该总线系统包括一个主设备和两个或多个从设备，其中至少一个从设备具有用于数据输入/输出的等待时间。根据本发明的该总线系统包括有一伪延迟器，该伪延迟器包括一用于存储相应于最长等待时间和每个从设备的等待时间之间的差值的延迟时钟周期数，该伪延迟器从主设备接收用于第一从设备的第一指令，和经过相应于存储在该存储单元的该数个延迟时钟周期之后向第一从设备传输第一指令的存储单元。

最好是，该从设备包括一具有等待时间的存储装置和一用于控制该存储装置的从控制器。根据第一指令在数据传输完成之前的等待时间点第一从控制器通知相应的主设备伪执行完成，和当接收到伪执行完成信息时该相应的主设备向伪延迟器传输第二指令。

本发明的上述目的和优点在结合附图对最佳实施例详细说明之后将变得更为清楚。

图1示出了根据本发明最佳实施例的一总线系统图；

图2的框图用于说明在主设备和一其为从设备的存储器之间传输一指令的过程；

图3的框图用于说明在主设备和一其为从设备的操作器之间传输一指令的过程；

图4的流程用于说明根据本发明的最佳实施例的一指令传输方法；

图5的时序框图示出了图4的指令传输方法；和

图6的框图用于说明向一常规从设备传输一指令的过程。

参见图1，该总线系统包括一个或多个主设备11和12，多个从设备21、22、和23，以及伪延迟器3。主设备11和12，多个从设备21、22、和23由为了简明起见而未示出的一数据总线互联。该数据总线可包括一主数据总线和一具有不同传输速率的局域数据总线。另外，在主设备11、12和从设备21、22、23之间接有一仲裁器(未示出)，用于根据一预定的仲裁算法仲裁该总线访问。

主设备11和12通常指的是处理器或直接存储存取(DMA)控制器，和从设备21、22和23指的是诸如RAM或ROM之类的存储器、I/O装置、操作器、或其他的外围装置。特别是，该从设备21、22和23中的至少一个具有一等待时间。为了说明方便起见，假定从设备21和22是分别具有一等待时间的一存储器和一操作器。在这种情况下中，主设备或从设备的数目的变随应用而变化。

根据本发明实施例所提供的伪延迟器3从一预定的主设备11或12中接收一指令，并且在经过一预定数的延迟时钟周期之后向相应的从设备21、22或23传输一指令。根据该指令，在数据传输实际完成之前的相应于一等待时间的数个时钟周期的时间点，从设备21、22或23向发出该指令的主设备11或12发送一指明数据传输完成的伪执行完成信号。数据传输完成的实际时间是由包括在该指令中的突发串长度所确定的。突发串长度表示突发串传输数据的长度。

图2的框图说明了在主设备11和其为从设备21的存储器之间传输一指令的顺序。参见图2，该从设备21是在其中存储数据的存储装置212和用于控制该存储装置212的存储控制装置211。伪延迟器3包括在其中存储有相应于从设备21、22和23的延迟时钟周期数的存储单元31。后面将说明确定延迟时钟周期数的方法。存储单元31可以作为寄存器来实施。

伪延迟器3接收来自主设备11的用于从设备21的一指令，并且经过相应于在存储装置31中存储的延迟时钟周期数的数个时钟周期的延迟之后向存储控制器211传输该指令。

图3的框图说明了在主设备11和其为从设备22的操作器之间传输一指令的顺序。参见图3，从设备22包括用于执行一操作的操作装置222和用于控制该操作装置222的其为从控制器的操作控制器221。伪延迟器3从该主设备11接收用于从设备22的一指令，并且在经过相应于存储在存储器31中的延迟时钟周期数的时钟周期数的延迟之后向操作控制器221传输一用于从设备22的指令。

该延迟时钟周期数是由从设备21、22、或23的等待时间来确定的，例如，如果在一总线系统中从设备的总数是3，和相应的等待时间为5、6和4个时钟周期，则延迟时钟周期数分别是1、0、2个时钟周期。即，延迟时钟周期数等于与最长等待时间的差。在这种方式中，伪延迟器3用于形成所有从设备21、22和23的等待时间等于六个时钟周期。

另外，如果突发串长度为“4”，这意味着一长度为“4”的数据被连续地传输，则在完成该四个数据传输之前从设备通知与它有关的主设备11或12精确地完成六个时钟周期的伪执行。

根据上述构成，现在将说明根据本发明最佳实施例的传输一指令的方法。图4的流程用于说明一指令传输方法。参见图4，伪延迟器3从主设备11或12接收一用于一预定的从设备21、22或23的指令(步骤401)。接着，从该存储单元31重新取回相应于从设备21、22或23的用于该接收指令的延迟时钟周期数(步骤402)。经过适当的延迟时钟周期数后，伪延迟器3将该指令传输给相应的从设备21、22或23(步骤403)。

最后，接收该指令的从设备21、22或23从一包含在该指令中的一突发串长度确定数据传输完成瞬间，并且通知相应的主设备11或12在数据传输的实时完成之前的相应于等待时间的时钟周期数的瞬间已完成数据传输的伪执行(步骤404)。当接收到伪执行完成时，主设备11或12可以开始对数据总线的下一次访问。在步骤404中的等待时间表示该从设备21、22和23的最长的等待时间。

图5示出了图4的指令传输方法的时序框图。参见图5，第一指令被传输到从设备21，第二指令被传输到从设备22。在该从设备21的数据传输的实时完成之前相应于操作控制器等待时间加操作装置等待时间的一等待时间的时间点，伪延迟器3通知从设备21伪执行完成。另外，伪延迟器3将该指令传输给存储控制器211或操作控制器221，通过延迟所需的延迟时钟周期数，使得从装置21和22的等待时间相等。因此，连接“主执行周期1”和“数据传输1”的一直线的斜率“a”与连接“主执行周期2”和“数据传输2”的一直线的斜率“b”是相同的。

根据本发明，从设备21的数据传输(数据传输1)和从设备22的数据传输(数据传输2)是连续进行的，没有闲置的时钟周期。

另外，不管是如图2所示只有二个从设备，还是有三个或多个从设备，伪延迟器都延迟和传输指令，从而所有的从设备都似乎有相同的等待时间，并且随后在数据传输完成前的一等待时间的时间点每一个从设备通知相应的主设备伪执行完成。在这种情况中，从设备的明显的等待时间统一为所有从设备的最长的原始等待时间。统一该等待时间使得连接主设备的一指令的输出和在一数据总线上的数据传输的直线的斜率相等，这使得数据传输能够连续并且改善了整个系统的效率。

与上述实施例不同，伪延迟器3可以提供于每一从装置21、22或23。但是，即使在这种情况下，伪延迟器3仍执行与上述实施例相同的功能，即，接收来自主设备11和12的指令，并且在实时完成数据传输之前的一预定延迟时钟周期数的时间点向相应的主设备11或12传输延迟了该延迟时钟周期数的指令和通知伪数据传输完成。即，该伪延迟器仅仅存储涉及它们的相应于从设备21、22和23的延迟时钟周期数，并且传输后面的延迟时钟周期的参考数。

如上所述，本发明能够使从设备早开始进行数据传输所必须的准备，从而减少数据总线的闲置时钟周期。特别是，一不支持流水线操作的存储器可以提供用于类似于流水线操作的数据传输。这是因为当通知伪执行完成而数据的实际传输未完成时可以执行用于另一从设备的指令。

另外，本发明使得从设备的等待时间相等，因而可以减少由于不同的等待时间而引起的数据总线的闲置时钟周期和防止了在总线上数据之间的冲突。特别是，如果从设备是例如支持流水线操作传输的SDRAM之类的存储器并且执行频繁地突发串传输，则闲置时钟周期数明显地减少，因此改善了总线系统的效率。

Claims (14)

1.一种在包括一个或多个主设备和二个或多个从设备的总线系统中传输指令的方法，该方法包括有步骤：

(a)向第一从设备传输第一指令；和

(b)在根据第一指令完成数据传输之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输第二指令。

2.如权利要求1的方法，在步骤(b)之前，还包括有步骤：

(b1)在数据传输完成之前的小于或等于等待时间的一时间点该第一从设备通知相应的主设备指明传输完成的伪执行完成信息；和

(b2)当接收到伪执行完成信息时接收用于第二从设备的第二指令。

3.如权利要求1的方法，其中该从设备包括一存储装置和一用于控制该存储装置的从控制器，

其中步骤(a)包括向第一从控制器传输第一指令的步骤；和

其中步骤(b)包括步骤(b′)：在根据第一指令数据传输完成之前的小于或等于等待时间的一时间点向第二从控制器传输第二指令。

4.如权利要求3的方法，在步骤(b′)之前，还包括有步骤：

(b′1)在数据传输完成之前的小于或等于等待时间的一时间点该第一从控制器通知相应的主设备指明数据传输完成的伪执行完成信息；和

(b′2)从接收了该伪执行完成信息的相应的主设备中接收用于第二从设备的第二指令。

5.如权利要求1的方法，其中该存储装置是同步动态随机存取存储器(SDRAM)，和该从控制器是一SDRAM控制器。

6.一种在包括一主设备和二个或多个从设备并且至少一个从设备具有一用于数据输入/输出的等待时间的总线系统中传输指令的方法，该方法包括有步骤：

(a)提供在最长等待时间和每一从设备的等待时间之间的一差值；

(b)从该主设备接收用于第一从设备的第一指令；和

(c)在经过相当于对应第一从设备的差值的一时间之后向第一从设备传输第一指令。

7.如权利要求6的方法，还包括有根据第一指令在数据传输完成之前的小于或等于第二从设备的等待时间的一时间点向第二从设备传输一第二指令的步骤(d)。

8.一种包括一主设备和二个或多个从设备并且其中至少一个从设备具有用于数据输入/输出的等待时间的总线系统，该总线系统包括有根据第一指令当第一从设备完成数据传输的时间点之前在小于或等于第二从设备的时间点用于向第二从设备传输第二指令的伪延迟器。

9.如权利要求8的总线系统，其中根据第一指令在数据完成之前的小于或等于第二从设备的一等待时间的一时间点该第一从设备通知相应的主设备伪执行完成信息，并且接收了伪执行完成信息的相应的主设备向伪延迟器传输第二指令。

10.如权利要求8的总线系统，其中该从设备包括具有用于数据输入/输出的等待时间的存储装置和用于控制该存储装置的从控制器，和

其中该伪延迟器向第一从控制器传输第一指令，和根据该第一指令在数据传输完成之前的小于或等于该等待时间的一时间点向第二从控制器传输第二指令。

11.如权利要求10的总线系统，其中根据该第一指令在数据传输完成之前的小于或等于该等待时间的一时间点第一从控制器通知相应的主设备伪执行完成，和

其中当接收到伪执行完成时相应的主设备向伪延迟器传输第二指令。

12.如权利要求8的总线系统，其中该存储装置是一同步随机存取存储器(SDRAM)，和该从控制器是一SDRAM控制器。

13.一种包括一主设备和二个或多个从设备并且其中至少一个从设备具有用于数据输入/输出的等待时间的总线系统，该总线系统包括有一伪延迟器，该伪延迟器包含有用于存储相应于最长等待时间和每一从设备的等待时间之间的差的延迟时钟周期数的存储单元，该伪延迟器从主设备接收用于第一从设备的第一指令，和经过相应于在存储单元存储的该数的数个延迟时钟周期之后向第一从设备传输第一指令。

14.如权利要求13的总线系统，其中该从设备包括一具有等待时间的存储装置和一用于控制该存储装置的从控制器，

其中根据第一指令在数据传输完成之前的其为等待时间的一时间点第一从控制器通知相应的主设备伪执行完成，和

其中当接收到伪执行完成信息时相应的主设备向伪延迟器传输第二指令。

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