CN1335963A - 柔性存储器通道 - Google Patents

柔性存储器通道 Download PDF

Info

Publication number
CN1335963A
CN1335963A CN99816348A CN99816348A CN1335963A CN 1335963 A CN1335963 A CN 1335963A CN 99816348 A CN99816348 A CN 99816348A CN 99816348 A CN99816348 A CN 99816348A CN 1335963 A CN1335963 A CN 1335963A
Authority
CN
China
Prior art keywords
mcx
equipment
address
storage channel
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99816348A
Other languages
English (en)
Other versions
CN100338585C (zh
Inventor
S·桑德斯特伦
S·伦德贝里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Axis AB
Original Assignee
Axis AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Axis AB filed Critical Axis AB
Publication of CN1335963A publication Critical patent/CN1335963A/zh
Application granted granted Critical
Publication of CN100338585C publication Critical patent/CN100338585C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)
  • Image Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

在数据芯片上不同块(1,3－15)和内部存储设备(1)之间传送数据流的存储器通道设备(2),此处所述的存储器通道设备(2)包括数个存储器通道(MC1－MC6),每个通道具有源和终点数据流接口,此处每个接口可连接到不同的块(1,3－15),以及对内部存储设备(1)发生源和终点地点的柔性地址发生器(16,19),此处被传送的数据的顺序被加以改变。

Description

柔性存储器通道
发明领域
本发明总的涉及存储器通道装置，尤其是包括有多个在数据芯片上不同块和内部存储设备之间传送数据流的存储器通道的存储器通道装置。现有技术描述通用和专用芯片包括许多不同的块，如CPU，控制电路，I/O端口，存储单元，寄存器等，它们之间通常借助内部总线交换数据。总线是一组连接器，设计用于单向或双向传送数据。有些总线是专用总线，即具有唯一源和终点的总线。因此，如要将n个块用总线完全互连，则需要n(n－1)条专用总线。通常需要总线驱动器和逻辑电路控制总线。这些设计涉及的成本相当可观，因此采用可将数个源之一连接到数个终点之一的总线。这样做虽总线数减少，但要求更为复杂的逻辑电路和总线控制器。
传统的总线划分为CPU-存储器总线或I/O总线。I/O总线可以很长和互连多种设备，具有宽的设备数据带宽范围。另一方面，CPU-存储器总线是短而高速的总线，设计用于CPU-存储器带宽最大化。同时还存在有存储器与I/O设备的单个总线。
DCAMTM-101是LSI逻辑公司生产的一种专用芯片，用于数字静态相机。它包括预览，捕获，压缩，过滤，储存，传送和显示数字图像所需要的不同功能。因此，DCAMTM-101芯片包括数个块和单元，如CPU，存储单元，不同的I/O接口和控制块等，所有这些块和单元均通过传统的内部总线交换数据。
这种传统总线仅能使数据在芯片上的不同块之间进行被动传输，即是说，在传输期间无法对数据用任何方式进行管理。
发明概述
本发明的主要目标是提供一种改进的存储器通道设备，以实现在芯片上不同块之间移动数据流并在传送时对数据同时加以管理。
本发明的另一个目标是改变数据流内数据的顺序。
本发明还有一个目标是提供一种改进的存储器通道设备，它可以降低芯片上所要求的存储器容量。
本发明再有一个目标是获得常规的寻址方案。
本发明的一个附加目标是提供并行操作和相互独立访问存储器的存储器通道和地址发生器。
本发明的所有这些目标，特点和优点是采用按本发明的一种柔性存储器通道实现的，包括多个存储器通道，每一通道具有源和终点数据流接口，其中每一接口连接到不同的块，而柔性地址发生器发生内部存储的源和终点地址，结合附图，所有这些从下面的详细描述中将会十分明了。
附图简述
为了更详细地阐述本发明和本发明的优点和特点，请参照对附图就优选实施方案所做的详细描述，其中
图1是专用目的芯片方块图，包括按本发明的柔性存储器通道，
图2是图1中存储器通道设备更详细的实施方案的方块图，
图3A是按本发明的存储器通道的第一实施方案的方块图，
图3B是按本发明的存储器通道的第二实施方案的方块图，
图4A是按本发明的地址发生器的第一实施方案的方块图，
图4B是按本发明的地址发生器的第二实施方案的方块图，
图5是表，展示按本发明地址发生器第二实施方案的地址发生方法，
图6是表，展示图1中专用目的芯片上数据源和终点之间的可能连接。
本发明详述
本发明是一种柔性存储器通道设备，在优选的专用的如用于数字成像系统的芯片上的不同块和内部存储设备之间传送数据。
数字成像系统芯片只用来展示按本发明的柔性存储器通道设备的实施方案的应用。本发明的其它实施方案用于其它应用。而且，在以下的描述中，将详细地提供多种特殊细节，如通道的数量，寄存器，芯片上每个寄存器和不同块内的比特位数，以达到对本发明的更全面的阐述。但是，很明显，对那些本专业领域的技术人员，无需这些详细阐述亦可实施本发明。对某些众所周知的特点未加详细描述，为的是不要使本发明因此而含混不清。
如图1所示，专用目的的芯片，如用于数字成像系统的芯片，包括不同的块，能利用诸如JPEG的压缩算法将来自CCD相机或视频源的彩色图像压缩。芯片上的多数块当作数据源，数据终点或两者操作。
内部存储设备或RAM1是通过按本发明的存储器通道设备2访问的，包括实施方案中的多种存储器通道，MC1-MC6。每一通道具有源和终点数据流接口，每一接口可连到不同的块，以及对内部存储发生源和终点地址的柔性地址发生器。例如，通过CCD接口3或视频接口4接收输入数据，此处该数据是通过第1存储器通道MC1的终点数据流接口储存在内部RAM1内，如图2所示。而且，被储存的数据借助于DCT(离散余弦变换)块从RAM上经由第2存储器通道MC2的源数据流接口读出，用于变换成量化块6中的DCT系数和量化。然后，在符号Huffman VLT块7内，对量化系数进行可变长度整数编码和Huffman熵编码。所得到的符号在比特流块8内被转换成比特流，同时在数据经由主机接口9被输送到外部主机之前，该数据被缓存在FIFO块10内。该数据流不一定要传送到外部主机，而是经由第4存储器通道MC4的终点数据流接口储存在RAM1内以备后来提取。
某些图像操作要求外部存储支持。静态图像的过载，如在图像上加一个时钟，意味着外部存储器访问，此处数据是经由外部RAM接口11从外部存储器读出的并经由如第2存储器通道MC2的终点数据流接口储存在RAM1内。过载操作是由位块传送器12执行的。图像数据经由第2和第3存储器通道MC2和MC3之一的源数据流接口从RAM1读出，该数据经位块传送器(blitter)12操作管理，然后经由第1和第4存储器通道MC1和MC4的终点数据流接口反回储存在RAM1内。
为了控制存储器通道设备2，在芯片上提供有RAM1和其它块以及芯片上CPU13。
为了支持某些块使其正确操作，提供了附加的存储单元或RAM4，同时还提供通用I/O接口15以实现芯片和其它外部I/O设备之间的通信。
如上所说，对内部RAM1的访问是通过按本发明的存储器通道设备2进行的，它包括实施方案中的6个存储器通道。每个存储器通道至少有2个数据流接口一一个源接口和一个终点接口—和一个与之关连的地址发生器。第1，第2和第3存储器通道MC1，MC2和MC3是用高级地址发生器提供的，而第4，第5和第6存储器则用简单的地址发生器提供。图3A所示为用简单地址发生器16，地址解码器17和数据通道18提供的存储器通道MC4-MC6的实施方案，而用高级地址发生器19，地址解码器20和数据通道21提供的存储器通道MC1-MC3的实施方案如图3B所示。另外，每一存储器通道包括控制设备，软件和/或硬件以达到合适的操作。但是，这些对于本专业领域内的人们是已知的。
简单地址发生器发生连续的源和终点地址，而高级发生器则提供更为复杂的地址方案。
同一类型的所有发生器—简单的或高级的—具有同一组寄存器MCx_YYYy，此处MCx是存储器通道X(x：1-3为高级发生器，4-6为简单发生器)，YYYy是寄存器的类型。
在本发明的优选实施方案中，分别在高级地址发生器19内和简单地址发生器16内有下列寄存器，如图4B和4A所示。此外，在简单地址发生器16内有地址计算器22，在高级地址发生器19内有地址计算器23。为了操作合适，每个地址发生器包括控制设备，软件和/或硬件，这一点对于本专业领域内的技术人员是十分明白的。
高级地址发生器(1-3)
MCx_CNT：字计数器(所传送的字数)
MCx_PTR：地址指针(当前地址)
MCx_STRO：跨值0
MCx_CTRL：控制寄存器
          位0-源/终点控制
              1-终点
              0-源
        位1-小跨值使能
        位2-大跨值使能
        位3-兆跨值使能
MCx_CNT1：小计数(相继访问数)
MCx_STR1：小跨值(每次小计数访问后加到地址指针MCx_PTR)
MCx_CNT2：大计数(相继小周期数)
MCx_CTR2：大跨值(大计数小周期后加到地址指针MCx_PTR)
MCx_CNT3：兆计数(相继大周期数)
MCx_STR3：兆跨值(在兆计数大周期后加到地址指针MCx_PTR)
MCx_SEL：源/终点选择
简单地址寄存器(4-6)
MCx_CNT：字计数器(所传送的字数)
MCx_PTR：控制寄存器
         位0-源/终点控制
             1-终点
             0-源
MCx_SEL：源/终点选择
因此，这些不同的跨值寄存器MCx_STR1，MCx_STR2，和MCx_STR3可以用跨值加以装载。这些值被地址发生器19的地址计算器23采用以依据跨值单元的状态提供下一个地址。跨值单元的状态受3个不同的跨值计算器控制，每次计数其地址被刷新，随后较低的跨值计数器归零。当计数器归零时，用预先储存的值将计数器装载。重复这一过程直到传输结束，而这一过程受控于当前存储器通道MC1-MC6。所有的寄存器按特殊顺序加以装载。
以下为优选顺序：
1.装载跨值0寄存器MCx_STR 0，
2.装载跨值置定寄存器MCx_CTRL，
3.装载全部(使用的)计数器和跨值寄存器MCx_CNT1，MCx_CTR1，MCx_CNT2，MCx_CTR2，MCx_CNT3和MCx_CTR3，
4.装载终点指针寄存器MCx_PTR，
5.用MCx_CNT寄存器开始数据传送。
当一个值被写入MCx_PTR寄存器时，所有跨值计数器均重新装载到起始状态。而且，当MCx_CNT寄存器被写入时，对第一次跨值刷新加以预算以便使当存储器通道启动数据传送时达到准备状态。因为当第一个地址已经被使用时接收到刷新信号，这种预先计算便执行。刷新信号是当通道已经在RAM1内写入第一个被传送字时由存储器通道发生的。
在一种复杂的数据传送涉及高级地址发生器19和跨值寄存器MCx_CTR1-3之后，同时通道也处于备用状态，则通过再次写入MCx_CNT可以传送更多的字。在此种情形下，所有跨值寄存器的内部状态都是预留的，因而传送继续。假如在MCx_CNT写入之前MCx_PTR被写入，则状态被恢复。
存储器通道的字计数器MCx_CNT对从源—块或存储器—接收到的字—而非被传送的字加以计数。因为存储器通道具有FIFO设备，它包括在本实施方案中的两步排队，MCx_CNT的计数器值对已完成的传送不给出可靠的指示。因此采用6位存储器通道状态寄存器MC_STATUS提供存储器通道设备2，此处每一位和一特殊的存储器通道相连系，例如，位0和第一存储器通道MC1相连系。当传送已经完成，或尚未开始，该比特位被置定，如传送正在进行，则该位不被置定。
如上所述，对RAM1的访问是由存储器通道设备2和其存储器通道执行的，该存储器通道具有源和终点数据流接口和它的地址发生器。
简单地址发生器能产生连续地址。为了启动芯片上块3-15之一和RAM1之间的数据传送，一种仅要求简单地址发生的传送，产生一起始地址并写入MCx_PTR寄存器，同时起始值被写入字计数器MCx_CNT。在本实施方案中数据传送按一字一字地进行。当传送完成之后，存储器通道状态寄存器MC_STATUS中的相关比特位被置定。
在更为复杂的地址方案中，存储器通道用高级地址发生器(1-3)提供。高级地址发生器包括计数器设备，此处每一计数器和被储存的一跨值相连系。第一计数器设备，包括第一计数器寄存器MCx_CNT1，对每一被传送的字进行递减直至达到零，此处储存在第一跨值寄存器MCx_STR1中的相应的跨值被加到地址寄存器MCx_PTR的当前地址上。跨值状态设备对计数器寄存器发生控制信号。第一计数器寄存器MCx_CNT1用预定值装载。至少每次一个计数器被递减，它的前计数器设备达到零，此处它的相关跨值被加到地址寄存器MCx_PTR内的当前地址上而相继的计数器设备则用预定值重新装载。在本发明的优选实施方案中，提供两个附加的计数器MCx_CNT2和MCx_CNT3，如上所述，因此当MCx_CNT1变成零时，第二个计数器MCx_CNT2被递减。当第二个计数器变成零时，MCx_CNT3被递减。如果计数器MCx1，MCx_CNT2，或MCx_CNT3没有一个为零，则储存在另一个跨值寄存器MCx_STR0内的跨值被加到地址寄存器MCx_PTR内的当前地址上。
在地址被采用之后，地址发生器接收来自存储器通道一个周期的刷新信号，因此地址的发生提早一个周期。
借助于用跨值寄存器提供的高级地址发生器发生地址的几个例子如图5中表1所示，而图6中表2的例子展示数据源和终点之间的可能连接。
每种存储器通道MC1-MC6用二种不同的方式操作，源和终点。在操作在终点方式的存储器通道内，从一个块接收数据并将其传送到RAM1。对每一个被传送的字，在存储器通道内发生一刷新信号并送至地址发生器。每个存储器通道内的传送计数器对从连接到特殊通道进入存储器通道FIFO排队设备的块中读出的字数加以计数。一旦数据存在于FIFO，存储器通道请求一个存储周期而地址发生器发生下一个地址。当存储器通道可获得存储周期时，从存储控制器接收一信号。
在源方式中，传送计数器对从当前存储器通道读出进入FIFO的字数加以计数。一旦数据出现在FIFO中，就用适合于该块的数据速率将它传送到被连接的块。
虽然已经以一种特殊的实施方案的方式对本发明做了阐述，但显然，本发明提供的柔性存储器通道完全满足前面规定的目标和优点，而对于本专业领域的技术人员而言其选择，修改和变更则是显而易见的。

Claims (4)

1.一种存储器通道设备(2)，在数据芯片上不同块(1，3-15)和内部存储设备(1)之间传送数据流，其特征为，所述的存储器通道设备(2)，包括数个存储器通道(MC1-MC6)，每个通道具有源和终点数据流接口，每个接口可连接到不同的块(1，3-15)，柔性地址发生器(16，19)对内部存储设备(1)发生源和终点地址(MCx_PTR)，使被传送的数据改变顺序。
2.按照权利要求1的存储器通道设备，其特征在于地址发生器(16)发生连续的源和终点地址(MCx_PTR)。
3.按照权利要求1或2的存储器通道设备，其特征在于地址发生器(19)，包括计数器设备(MCx_CNT1-3)，其中每个计数器设备与一被储存的跨值(MCx_STR1-3)相关联，第一计数器设备(MCx_CNT1)，它每传送的一个字递减直至到达零，加法设备，它将所述对应的跨值(MCx_CTR1)加到所述当前地址(MCx_PTR)上，以及重新装载设备，将所述的第一计数器设备(MCx_CNT1)用预定值加以装载。
4.根据权利要求3的存储器通道设备，其特征在于地址发生器(19)，包括至少另一个计数器设备(MCx_CNT2，MCx_CNT3)，每次它先前的计数器设备(MCx_CNT1，MCx_CNT2)到达零时而递减，至少另一个加法设备，将所述的相关跨值(MCx_STR2，MCx_CTR3)加到所述的当前地址(MCx_PTR)上，和至少另一个重新装载设备，将所述的另一个计数器设备(MCx_CNT2，MCx_CNT3)用预定值加以重新装载。
CNB998163481A 1998-12-23 1999-12-14 用于数据传输的方法和装置 Expired - Lifetime CN100338585C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE98045297 1998-12-23
SE9804529A SE9804529L (sv) 1998-12-23 1998-12-23 Flexibel minneskanal
SE9804529-7 1998-12-23

Publications (2)

Publication Number Publication Date
CN1335963A true CN1335963A (zh) 2002-02-13
CN100338585C CN100338585C (zh) 2007-09-19

Family

ID=20413846

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998163481A Expired - Lifetime CN100338585C (zh) 1998-12-23 1999-12-14 用于数据传输的方法和装置

Country Status (7)

Country Link
US (1) US6381687B2 (zh)
EP (1) EP1141837B1 (zh)
JP (1) JP4584457B2 (zh)
CN (1) CN100338585C (zh)
AU (1) AU2133100A (zh)
SE (1) SE9804529L (zh)
WO (1) WO2000039685A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US9552047B2 (en) 2001-03-05 2017-01-24 Pact Xpp Technologies Ag Multiprocessor having runtime adjustable clock and clock dependent power supply
US9436631B2 (en) * 2001-03-05 2016-09-06 Pact Xpp Technologies Ag Chip including memory element storing higher level memory data on a page by page basis
US9170812B2 (en) 2002-03-21 2015-10-27 Pact Xpp Technologies Ag Data processing system having integrated pipelined array data processor
US7159099B2 (en) * 2002-06-28 2007-01-02 Motorola, Inc. Streaming vector processor with reconfigurable interconnection switch
US7415601B2 (en) * 2002-06-28 2008-08-19 Motorola, Inc. Method and apparatus for elimination of prolog and epilog instructions in a vector processor using data validity tags and sink counters
US7140019B2 (en) * 2002-06-28 2006-11-21 Motorola, Inc. Scheduler of program instructions for streaming vector processor having interconnected functional units
US6941438B2 (en) * 2003-01-10 2005-09-06 Intel Corporation Memory interleaving
US7290122B2 (en) * 2003-08-29 2007-10-30 Motorola, Inc. Dataflow graph compression for power reduction in a vector processor
US7610466B2 (en) * 2003-09-05 2009-10-27 Freescale Semiconductor, Inc. Data processing system using independent memory and register operand size specifiers and method thereof
US7315932B2 (en) * 2003-09-08 2008-01-01 Moyer William C Data processing system having instruction specifiers for SIMD register operands and method thereof
US7275148B2 (en) * 2003-09-08 2007-09-25 Freescale Semiconductor, Inc. Data processing system using multiple addressing modes for SIMD operations and method thereof
US7107436B2 (en) * 2003-09-08 2006-09-12 Freescale Semiconductor, Inc. Conditional next portion transferring of data stream to or from register based on subsequent instruction aspect
US7634633B2 (en) * 2006-11-30 2009-12-15 Motorola, Inc. Method and apparatus for memory address generation using dynamic stream descriptors
US7945768B2 (en) * 2008-06-05 2011-05-17 Motorola Mobility, Inc. Method and apparatus for nested instruction looping using implicit predicates

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4547849A (en) * 1981-12-09 1985-10-15 Glenn Louie Interface between a microprocessor and a coprocessor
JPH02287750A (ja) * 1989-04-28 1990-11-27 Toshiba Corp チャネル装置におけるアドレス変換方式
JP3215105B2 (ja) * 1990-08-24 2001-10-02 富士通株式会社 メモリアクセス装置
JPH06103213A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 入出力装置
JP3206215B2 (ja) 1993-05-25 2001-09-10 松下電器産業株式会社 ディジタル信号処理装置
GB2304438A (en) * 1995-08-17 1997-03-19 Kenneth Austin Re-configurable application specific device
US5911153A (en) * 1996-10-03 1999-06-08 International Business Machines Corporation Memory design which facilitates incremental fetch and store requests off applied base address requests
US6055622A (en) * 1997-02-03 2000-04-25 Intel Corporation Global stride prefetching apparatus and method for a high-performance processor
US5940876A (en) * 1997-04-02 1999-08-17 Advanced Micro Devices, Inc. Stride instruction for fetching data separated by a stride amount

Also Published As

Publication number Publication date
SE9804529L (sv) 2000-06-24
EP1141837B1 (en) 2013-03-20
JP4584457B2 (ja) 2010-11-24
AU2133100A (en) 2000-07-31
EP1141837A1 (en) 2001-10-10
US20020019905A1 (en) 2002-02-14
CN100338585C (zh) 2007-09-19
SE9804529D0 (sv) 1998-12-23
WO2000039685A1 (en) 2000-07-06
US6381687B2 (en) 2002-04-30
JP2002533833A (ja) 2002-10-08

Similar Documents

Publication Publication Date Title
CN100338585C (zh) 用于数据传输的方法和装置
US9223520B2 (en) External memory controller node
RU2117388C1 (ru) Способ и устройство кодирования и декодирования данных
US20100177585A1 (en) Memory subsystem
US7689047B2 (en) Reduced buffer size for JPEG encoding
CN1894677A (zh) 采用对存储在存储器中的数据进行压缩的数据处理装置
US7769965B2 (en) Data processing with data transfer between memories
CN1092587A (zh) 移动图象解码器
US7400683B2 (en) Device with virtual tilized image memory
CN1520187A (zh) 用于视频数据压缩的系统和方法
US7861007B2 (en) Method and apparatus for multimedia display in a mobile device
US7350035B2 (en) Information-processing apparatus and electronic equipment using thereof
JP2002152756A (ja) 動画像符号化装置
JP7206485B2 (ja) 情報処理システム、半導体集積回路及び情報処理方法
RU142700U1 (ru) Система обработки изображения
JPH11251922A (ja) 圧縮符号化装置及び方法
CA2273144C (en) Apparatus and system for decoding data
Lee A Bus Data Compression Method on a Phase-Based On-Chip Bus
WO2004027630A1 (en) Computer system and method for accessing external peripheral devices in a computer system

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20070919

CX01 Expiry of patent term