CN1324428C - 运算处理装置 - Google Patents

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Abstract

本发明提供一种时钟控制型的运算处理装置，在运算处理时间不一定的系统中，允许吸收运算处理动作的暂时延迟，并且可边尽可能降低功耗边实现这种吸收。在时钟控制型的运算处理装置中，块差检测电路(20)检测运算处理块地址和写入块地址的地址差，输出块差检测信号(105)，用时钟控制电路(16)控制时钟。

Description

运算处理装置
技术领域
本发明涉及时钟控制型运算处理装置，尤其涉及对在缓冲存储器中暂时存储数据并进行运算处理的动作系统的运算处理装置的改进。
背景技术
图16表示在缓冲存储器中暂时存储数据并进行运算处理的已有动作系统的一例。
该已有的时钟控制型运算处理装置不需要外部微机等的控制，可用运算处理装置本身控制时钟供给停止。
图16中，缓冲存储器11由DRAM等大容量的存储元件构成，具有分割为例如DVD的纠错处理单位等运算处理的块单位的多个区域，对1个块分配1个地址。产生对缓冲存储器的存取的动作有写入动作、运算处理动作和读出动作3种，分别由写入控制电路12、运算处理电路13、读出控制电路14进行存取。地址发生电路15进行这些存取系统分别对缓冲存储器11进行存取的存取管理，在缓冲存储器11中不引起上溢出和下溢出的控制，并且使缓冲存储器11环状动作。该环状动作例如是从地址的最小值[0]顺序每1个地增加地址，到达地址的最大值[n+1](n为0或正整数)后再次返回地址[0]，以后反复同样动作。时钟控制电路16控制基本时钟101，生成运算处理电路13的动作时钟102，根据来自写入控制电路12的写入完成信号103启动动作时钟102，通过运算处理电路13的运算处理完成信号104停止动作时钟102。
图17是详细表示图16的时钟控制电路16的结构的图。
图17中，时钟控制电路16将基本时钟101作为输入生成向控制对象供给的动作时钟102。此时，写入完成信号103经动作信号线16a，运算处理完成信号104经停止信号线16b分别输入时钟控制电路16内部的RS触发器18。RS触发器18由写入完成信号103变为设定状态时，基本时钟101为通过“与”电路19提供动作定时102的状态。之后，输入运算处理完成信号104，RS触发器18为复位状态，由“与”电路19停止动作定时102的供给，通过接着的写入完成信号103再开始时钟供给。
图18是图16所示已有例子的定时图。
图18中，写入控制电路12中，对地址发生电路15指定的缓冲存储器11的地址，进行输入数据106的写入动作。写入控制电路12写完存储器区域的1块后，输出写入完成信号103，写入接着的块区域。运算处理电路13中，对完成了对存储器的写入的1块大小的数据，进行运算处理，接着在完成规定的运算处理后，输出运算处理完成信号104，由时钟控制电路16停止运算处理电路13的动作时钟102。之后，在通过接着的块的写入完成信号103启动之前的时间里，通过停止运算处理电路13不进行运算处理期间的动作时钟102，可降低多余的功耗。
如上那样，上述已有的时钟控制型运算处理装置的动作中，前提是用几乎一定的输入率对1块进行写入，运算处理电路的运算处理时间短。因此，该前提成立的话，在下一块的写入完成之前为等待状态，其间，停止运算处理电路的动作时钟，降低功耗。
发明内容
但是，已有动作系统中，无法保证写入时间和读出时间以及运算处理时间一定，例如将该系统用于DVD解码器等的情况下，按输入数据率逐渐改变写入时间，并且按其数据内容逐渐变化运算处理时间。对缓冲存储器的存取很复杂时，根据存取优先度，各个存取系统的动作速度多种多样地变化。
图19与图18同样表示图16所示已有例子的结构的时间图，表示出某1块的运算处理时间加长时的不变动。此时，为与1块写入时间相比，呈现出运算处理比较花费时间的状态。
这种情况下，由运算处理完成信号104停止根据基本时钟生成动作时钟的时钟控制电路16，由写入完成信号103对其进行启动的已有结构，时钟动作不由比运算处理完成信号104先输出的写入完成信号103改变，动作时钟仍为动作状态，由后面输出的运算处理完成信号104停止。即，不管不是等待状态而有应接着处理的块的情况如何，都停止时钟，等待接着的块的写入完成信号103，恢复时钟，再开始运算处理。这样，运算处理浪费时间，写入块的读出地址和运算处理块的地址分离，并且不能挽回地址的差，每次运算处理浪费时间时，出现缓冲存储器没有裕度的问题。
本发明为解决上述已有问题，提供一种时钟控制型的运算处理装置，在输入率和输出率以及运算处理时间不一定的系统中，能够允许并吸收存储器区域能够允许的运算处理动作的暂时延迟，并争取输入输出率的裕度，并且通过极力降低时钟功耗来实现这种运算处理动作延迟的吸收。
解决问题的方案
根据本发明的技术方案1的运算处理装置，其特征在于包括：存储输入的数据的存储部件；在上述存储部件上写入上述输入数据的写入部件；读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的地址的地址发生部件；以块为单位对由上述地址发生部件产生的上述写入部件、上述运算处理部件和上述读出部件的上述地址进行比较，检测上述地址的块差的块差检测部件；进行向上述运算处理部件供给时钟信号的通常状态和停止供给的休眠状态的切换控制的时钟控制部件；在上述运算处理部件完成运算处理时，在上述块差检测部件检测出规定的状态的情况下，在上述时钟控制部件中不使上述时钟信号的状态成为休眠状态的时钟信号状态切换部件。
根据本发明的技术方案2的运算处理装置，其特征在于包括：存储输入的数据的存储部件；在上述存储部件上写入上述输入数据的写入部件；读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的地址的地址发生部件；以块为单位对由上述地址发生部件产生的上述写入部件、上述运算处理部件和上述读出部件的上述地址进行比较，检测上述地址的块差的块差检测部件；对构成上述运算处理部件的触发器切换控制在包含该触发器的回路内维持数据的维持状态和向该触发器输入输出数据的通常状态的触发器控制部件；在上述运算处理部件完成运算处理时，在上述块差检测部件检测出规定的状态的情况下，在上述触发器控制部件中不使上述触发器的状态成为维持状态的维持控制部件。
根据本发明的技术方案3的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号状态切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件为第一规定状态时将上述时钟信号的状态切换为通常状态。
根据本发明的技术方案4的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号状态切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件为第二规定状态时将上述时钟信号的状态切换为休眠状态。
根据本发明的技术方案5的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述维持控制部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件为第一规定状态时将上述触发器的状态切换为通常状态。
根据本发明的技术方案6的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述维持控制切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件为第二规定状态时将上述触发器的状态切换为维持状态。
根据本发明的技术方案7的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
根据本发明的技术方案8的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
根据本发明的技术方案9的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
根据本发明的技术方案10的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
根据本发明的技术方案11的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
根据本发明的技术方案12的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
根据本发明的技术方案13的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
根据本发明的技术方案14的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
根据本发明的技术方案15的运算处理装置，在技术方案7所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
根据本发明的技术方案16的运算处理装置，在技术方案8所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
根据本发明的技术方案17的运算处理装置，在技术方案9所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
根据本发明的技术方案18的运算处理装置，在技术方案10所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
根据本发明的技术方案19的运算处理装置，在技术方案11所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
根据本发明的技术方案20的运算处理装置，在技术方案12所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
根据本发明的技术方案21的运算处理装置，在技术方案13所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
根据本发明的技术方案22的运算处理装置，在技术方案14所述的运算处理装置中，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
根据本发明的技术方案23的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号的休眠状态是使时钟信号完全停止的状态。
根据本发明的技术方案24的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号的休眠状态是替代停止上述时钟信号的供给的状态而将时钟频率降低到比上述通常状态下的时钟频率低的频率的状态。
根据本发明的技术方案25的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号状态切换部件执行状态切换，使得上述时钟控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到休眠状态，上述写入部件根据表示完成1块的写入动作的信号返回通常动作。
根据本发明的技术方案26的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述维持控制部件执行状态切换，使得上述触发器控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到维持状态，上述写入部件根据表示完成1块的写入动作的信号返回通常动作。
根据本发明的技术方案27的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟信号状态切换部件执行状态切换，使得上述时钟控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到休眠状态，上述读出部件根据表示完成1块的读出动作的信号返回通常动作。
根据本发明的技术方案28的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述维持控制部件执行状态切换，使得上述触发器控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到维持状态，上述读出部件根据表示完成1块的读出动作的信号返回通常动作。
根据本发明的技术方案29的运算处理装置，在技术方案1所述的运算处理装置中，其特征在于上述时钟控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换。
根据本发明的技术方案30的运算处理装置，在技术方案2所述的运算处理装置中，其特征在于上述触发器控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换。
附图说明
图1是表示本发明的实施例1的时钟控制型运算处理装置的一例的框图；
图2表示图1的时钟近代制型运算处理装置的动作的定时图；
图3是表示本发明的实施例2的时钟控制型运算处理装置的一例的框图；
图4是图3的时钟控制电路的细节图；
图5是图3的运算处理电路的细节图(图5a)和该运算电路包含的D触发器电路的细节图(图5b)；
图6是表示图3的时钟控制型运算处理装置的动作的时序图；
图7是表示本发明的实施例3的时钟控制型运算处理装置的一例的框图；
图8是表示图7的时钟控制型运算处理装置的动作的定时图；
图9是表示本发明的实施例4的时钟控制型运算处理装置的其它例子的框图；
图10是表示本发明的实施例5的时钟控制型运算处理装置的一例的框图；
图11是图10的时钟控制电路的细节图；
图12是表示图10的时钟控制型运算处理装置的动作的时序图；
图13是表示本发明的实施例5的时钟控制型运算处理装置的另一例的框图；
图14是表示本发明的实施例5的时钟控制型运算处理装置的再一例的框图；
图15是表示本发明的实施例5的时钟控制型运算处理装置的又一例的框图；
图16是表示已有的时钟控制型运算处理装置的一例的框图；
图17是图16的时钟控制部件的细节图；
图18是表示图16的时钟控制型运算处理装置的动作的定时图；
图19是表示图16的时钟控制型运算处理装置的动作的定时图，表示产生运算处理延迟时的情况的图。
具体实施方式
实施例1
本实施例1是在运算处理时间不一定的系统中，允许吸收运算处理动作的暂时延迟，争取输入输出率的裕度。
执行针对上述运算处理动作的延迟的对策的情况下，像已有例子那样，不能简单地对全部块停止运算处理电路的动作时钟来降低功耗，需要减少停止时钟供给的次数，但本实施例1通过实施这种对策可抑制功耗增加，维持尽可能降低功耗的状态。
下面说明本发明的技术方案1，3，4，7，8，15，16，23，24，25，27所述的实施例1的时钟控制型运算处理装置。
图1是表示本发明的时钟控制型运算处理装置的一例的框图。下面说明与图16的已有例子同样在缓冲存储器中暂时存储数据进行运算处理的动作系统的例子。
图1中，缓冲存储器(存储部件)11由DRAM等大容量的存储元件构成，具有分割为运算处理的块单位的区域，对1个块分配1个地址。产生对缓冲存储器的存取的动作有写入动作、运算处理动作和读出动作3种，分别由写入控制电路(写入部件)12、运算处理电路(运算处理部件)13、读出控制电路(读出部件)14进行存取。地址发生电路(地址发生部件)15进行这些存取系统分别对缓冲存储器11进行存取的存取地址的管理，在缓冲存储器11中不引起上溢出和下溢出的控制，并且使缓冲存储器11环状动作。该环状动作例如是从地址的最小值[0]顺序每1个地增加地址，到达地址的最大值[n+1](n为0或正整数)后再次返回地址[0]，以后反复同样动作。块差检测电路20检测该地址发生电路15管理的写入块地址和运算处理块地址的地址差，根据该地址差输出块差检测信号105。“与”电路17生成该块差检测信号105和运算处理完成信号104的逻辑与信号，与块差检测电路20一起构成控制时钟控制电路16在通常状态和休眠状态之间切换时钟状态的时钟信号状态切换电路(时钟信号状态切换部件)200。16是时钟控制电路(时钟控制部件)，作为基本结构例与图17相同。时钟控制电路16控制基本时钟101，生成运算处理电路13的动作时钟102，根据来自写入控制电路12的写入完成信号103启动动作时钟102，通过“与”电路17根据运算处理电路13的运算处理完成信号104和块差检测电路20的块差检测信号105的逻辑与信号停止动作时钟102。
图2是图1所示本实施例1的时钟控制型运算处理装置的时间图，表示出加长1块的运算处理时间时没有变动。此时，表示出与1块写入时间相比，运算处理浪费时间的状态。
该状态中，按已有技术的时钟控制动作由运算处理完成信号104停止时钟动作，但这样运算处理动作对写入动作有延迟时，需要继续时钟动作，接着进行完成写入的下一块的运算处理。
因此，本发明的实施例1中，在块差检测电路20中，通过检测写入块地址和运算处理块地址的差判断在1块的运算处理完成时是否停止时钟，在本实施例1说明的情况下，离开1块以上的情况下，不停止时钟动作，可接着继续写入完成了的下一块的运算处理。
即，图2所示例子的情况下，块差检测电路20在写入块地址和运算处理块地址的地址差为[1](第二规定状态，第二规定值)时，输出[H电平]的块差检测信号105。另一方面由于运算处理完成信号104的输出延迟，上述地址差为[2](第一规定状态，第一规定值)的区域中块差检测信号105为[L电平]。
因此，图2的例子中，写入块地址从[3]增加到[4]后运算处理块地址从[2]增加到[3]，块差检测信号105为[L电平]。
由此，“与”电路17停止运算处理电路13的运算处理完成信号104在时钟控制电路16中作为其停止信号输入，时钟控制电路16使基本时钟101原样通过，作为动作时钟供给运算处理电路13。其结果是运算处理电路13接着运算处理块地址[2]继续对写入完成了的地址的下一运算处理块地址[3]的块进行运算处理。
并且，该运算处理块地址为[3]的块中，对于1块进行写入，运算处理电路13的运算处理时间短的前提成立，运算处理完成信号104比写入完成信号103先发生，则块差检测电路20输出[H电平]的块差检测信号105，“与”电路17把运算处理完成信号104供给时钟控制电路16，时钟控制电路16将基本时钟101作为动作时钟102供给运算处理电路13。
这样，根据本实施例1的时钟控制型运算处理装置，通过检测写入块地址和运算处理块地址的差在运算处理动作相对写入动作延迟时继续时钟动作，通过接着进行写入完成的下一块的运算处理，允许吸收运算处理动作的暂时延迟，可具有输入输出率的裕度。并且，由此可吸收运算处理动作的暂时延迟，即刻恢复通常动作，即具有如下动作的状态：时钟控制电路16根据写入控制电路12的写入完成信号103使基本时钟101通过，将其作为动作时钟提供给运算处理电路13，根据运算处理电路13的运算处理完成信号104截断基本时钟101，停止动作时钟102的供给，使运算处理电路13停止，运算处理电路13在下一块的写入完成之前为等待状态，其间，停止动作时钟102，降低功耗的动作，通过吸收运算处理动作的暂时延迟增加不停止动作时钟的期间，将功耗增加抑制到最小限度。
实施例1可达到运算处理电路13完成1块的运算处理时，根据地址发生电路15的状态边监视运算处理动作的进行状况边进行时钟控制的效果。
通过地址差来检测运算处理电路13对于写入地址的进行状况，用简单的硬件就能实现时钟控制的效果。
实施例1可达到用简单硬件结构就能实现将运算处理电路13等待下一块的写入完成的状态作为1块地址差检测出，设置到停止时钟供给的休眠状态的效果。
为在运算处理电路13的运算处理停止期间抑制电路动作，可完全停止时钟，因此通过作为休眠状态完全停止时钟，有大幅度降低功耗的效果。
本实施例1的时钟控制电路16以作为休眠状态完全停止时钟为例作了说明，但如技术方案24对应的发明，作为休眠状态可降低时钟的频率。此时，在运算处理电路13中，在运算处理停止期间，存在不需要任何动作的电路的情况下，降低此期间的时钟频率，与停止时钟同样有可降低功耗的效果。
实施例2
接着说明本发明的技术方案2，5，6，9，10，17，18，26，28所述的实施例2的时钟控制型运算处理装置。
图3是表示实施例2的时钟控制型运算处理装置的一例的框图。与图1的实施例1同样说明在缓冲存储器中暂时存储数据进行运算处理的动作系统的例子。缓冲存储器11、写入控制电路12、地址发生电路15和块差检测电路20与实施例1的时钟控制型运算处理装置同样。31是触发器控制电路(触发器控制部件)，32是通过触发器控制电路31的控制可进行内部组合电路中包含的D触发器的维持控制的运算处理电路(运算处理部件)，与图1的运算处理电路13不同，直接输入基本时钟101。201是控制触发器控制电路31在通常状态和维持状态之间切换运算处理电路32包含的带维持功能的D触发器的状态的维持控制电路(维持控制部件)，与图1的时钟信号状态切换电路200同样由块差检测电路20和“与”电路17构成，将块差检测信号105和运算处理完成信号104的逻辑与信号作为停止信号输出到触发器控制电路31。
图4是详细表示图3的触发器控制电路31的图。触发器控制电路31中，写入完成信号103和“与”电路17的逻辑与信号分别作为启动信号31a、停止信号31b输入为触发器控制电路31内部的RS触发器18的S输入、R输入。该RS触发器18由逻辑与信号变为复位状态时，输出维持控制信号303。
图5是详细表示图3的运算处理电路32(参考图5(a))和该运算处理电路32包含的D触发器34的结构的图。该图5的组合电路和带维持功能的D触发器的个数不过是为了举例表示。
图5中，运算处理电路32包括多个组合电路33a，33b，33c和带维持功能的D触发器34a，34b。带维持功能的D触发器34a，34b由D触发器341a，341b和选择器342a，342b构成，维持控制信号303维持控制带维持功能的D触发器34a，34b。即，维持控制信号303切换控制带维持功能的D触发器34a(34b)的选择器342a(342b)，其值为[1]时选择带维持功能的D触发器341a(341b)的输入，为[0]时选择D触发器341a(341b)的输出Q。选择器342a(342b)的输出连接D触发器341a(341b)的输入D，因此通过维持控制信号303的值设定为[0]可在D触发器341a(341b)与选择器342a(342b)之间形成环路，维持数据。
图6是图3所示的本实施例2的时钟控制型运算处理装置的时间图，表示出加长1块的运算处理时间时没有变动。与技术方案2对应的本实施例2中，块差检测电路20通过检测写入块地址和运算处理块地址的块差在1块的运算处理完成时判断是否停止时钟。在本实施例2说明的电路结构的情况下，块差为1块以上距离的情况下，通过维持控制信号303不停止时钟动作，可接着继续写入完成了的下一块的运算处理。
这样，根据本实施例2的时钟控制型运算处理装置，通过检测写入块地址和运算处理块地址的差，在运算处理动作相对写入动作延迟时通过将运算处理电路内部的D触发器设为非维持状态等效地继续时钟动作，通过接着进行写入完成的下一块的运算处理允许吸收运算处理动作的暂时延迟，可争取输入输出率的裕度。并且，由此可吸收运算处理动作的暂时延迟，为即刻恢复通常动作，即具有如下动作的状态：触发器控制电路31根据写入控制电路12的写入完成信号103使D触发器设为非维持状态使运算处理电路32动作。根据运算处理电路32的运算处理完成信号104由触发器控制电路31将D触发器设为维持状态来停止运算处理电路32。运算处理电路32在下一块的写入完成之前为等待状态。其间，恢复到维持维持状态，降低功耗的动作的状态，通过吸收运算处理动作的暂时延迟增加并非维持状态的期间，即与不能停止动作时钟的期间相当的期间，将功耗增加抑制到最小限度。
关于该功耗降低，实施例1的时钟控制电路特征是在体眠状态中切换供给运算处理电路的时钟自身的状态，而本实施例2中，特征是为在运算处理停止期间抑制电路动作，通过维持控制运算处理电路的触发器等效地进行时钟控制。将触发器进行数据维持，可不在时钟线上设置栅电路就可简单进行与其他块的时钟畸变调整，并且通过生成维持状态可抑制电路的切换，有与技术方案23或24对应的本发明相同的降低功耗的效果。
实施例2具有运算处理电路32完成1块的运算处理后，根据地址发生电路15的状态边监视运算处理动作的进行状况边进行时钟控制的效果。
实施例2具有可通过地址差检测出运算处理电路32对写入地址的进行状况，通过简单硬件结构可进行维持控制的效果。
实施例2具有将运算处理电路32等待下一块的写入完成的状态作为1块的地址差检测出，将停止时钟供给的休眠状态设为等效维持状态可用简单硬件结构实现的效果。
实施例3
接着说明本发明的技术方案1，3，4，11，12，19，20，23，24，25，27所述的实施例3的时钟控制型运算处理装置。与上述实施例1的块差检测电路检测运算处理块地址和写入块地址的地址差相对应，本实施例3的时钟控制型运算处理装置的块差检测电路检测运算处理块地址和写入块地址的地址差。
图7是表示本发明的时钟控制型运算处理装置的一例的框图。与图1的实施例1同样，说明在缓冲存储器中暂时存储数据进行运算处理的动作系统的例子。
图7中，缓冲存储器11由DRAM等大容量的存储元件构成，具有分割为运算处理的块单位的区域，对1个块分配1个地址。产生对缓冲存储器的存取的动作有写入动作、运算处理动作和读出动作3种，分别由写入控制电路12、运算处理电路13、读出控制电路14进行存取控制。这些存取系统分别对缓冲存储器11进行存取的地址由地址发生电路15管理，进行不引起上溢出和下溢出的控制，并且使缓冲存储器11环状动作。该块差检测电路20检测该地址发生电路15管理的读出块地址和运算处理块地址的地址差，输出块差检测信号302。“与”电路17生成该块差检测信号302和运算处理完成信号104的逻辑与信号，与块差检测电路20一起构成控制时钟控制电路16在通常状态和休眠状态之间切换时钟状态的时钟信号状态切换电路(时钟信号状态切换部件)202。16是时钟控制电路，作为基本结构例与图17相同。时钟控制电路16输入基本时钟101，控制运算处理电路13的动作时钟102，通过“与”电路17生成运算处理电路13的运算处理完成信号104和块差检测电路20的块差检测信号302的逻辑与信号停止动作时钟102，通过读出控制电路14的读出完成信号301启动动作时钟102。
图8是图7所示本发明的实施例3的结构的时钟控制型运算处理装置的时间图，表示出加长1块的运算处理时间时没有变动。此时，表示出与1块读出时间相比，产生运算处理浪费时间的状态。
该状态中，按已有技术的方法由运算处理完成信号104停止时钟动作，但运算处理动作对读出动作有可能使处理不与时间相符时，读出块地址和运算处理块地址的差大于[2]，作为对策，需要继续时钟动作，完成进行读出的块的运算处理。
因此，本发明的实施例3中，在块差检测电路20中，通过检测读出块地址和运算处理块地址的块差，在1块的运算处理完成时判断是否停止时钟，在本实施例3说明的电路结构的情况下，具有2块以上距离的情况下停止时钟动作，在运算处理延迟仅差1块等的情况下时，可接着继续下一块的运算处理。
这样，根据本实施例3的时钟控制型运算处理装置，通过检测读出块地址和运算处理块地址的差，在运算处理动作相对读出动作延迟时继续时钟动作，通过接着进行读出完成的下一块的运算处理允许吸收运算处理动作的暂时延迟，可争取输入输出率的裕度。并且，由此可吸收运算处理动作的暂时延迟，即刻恢复通常动作。即具有如下动作的状态：时钟控制电路16根据运算处理完成信号104和块差检测信号302的逻辑与信号使基本时钟101通过，将其作为动作时钟提供给运算处理电路13，根据读出控制电路14的读出完成信号301，时钟控制电路16截断基本时钟101，停止动作时钟102的供给，使运算处理电路13停止，运算处理电路在下一块的读出完成之前为等待状态，其间，返回到停止动作时钟降低功耗的动作的状态，通过吸收运算处理动作的暂时延迟增加不停止动作时钟的期间，将功耗增加抑制到最小限度。
实施例3有运算处理电路13完成1块的运算处理时，根据地址发生电路15的状态边监视运算处理动作的进行状况边进行时钟控制的效果。
实施例3有通过地址差检测运算处理电路13对读出地址的进行状况，用简单硬件结构就能实现时钟控制的效果。
实施例3有用简单硬件结构就能实现将运算处理电路13等待下一块的读出完成的状态作为1块地址差检测出，设置到停止时钟供给的休眠状态的效果。
实施例3在运算处理电路13的运算处理停止期间抑制运算处理电路13的动作，可完全停止时钟，因此通过作为休眠状态完全停止时钟，有大幅度降低功耗的效果。
实施例3为在运算处理电路13的运算处理停止期间抑制运算处理电路13的动作却不能完全停止时钟的情况下，作为休眠状态可将时钟的时钟频率降低到比通常状态的时钟频率低的频率也具有降低功耗的效果。
实施例4
以上实施例3的说明中，与图1同样，由时钟控制电路切换是否截断基本时钟，但如图9所示，可通过将基本时钟直接输入运算处理电路，替代时钟控制电路而设置触发器控制电路31，在其动作信号侧设置维持控制电路203，进行构成运算处理电路的D触发器的维持控制，根据地址差检测出运算处理电路32对读出地址的进行状况，用简单结构等效进行时钟控制，得到与直接控制时钟相同的效果。
即，根据本实施例4的时钟控制型运算处理装置，通过检测读出块地址和运算处理块地址的差，在运算处理动作相对读出动作延迟时，通过将运算处理电路内部的D触发器设为非维持状态等效地继续时钟动作，通过接着进行读出完成的下一块的运算处理，允许吸收运算处理动作的暂时延迟，可争取输入输出率的裕度。并且，由此可吸收运算处理动作的暂时延迟，即刻恢复通常动作。即具有如下动作的状态：触发器控制电路31根据运算处理电路32的运算处理完成信号104通过将D触发器设为非维持状态来使运算处理电路32动作，根据读出控制电路14的读出完成信号301由触发器控制电路31通过将D触发器设为维持状态来停止运算处理电路32，运算处理电路32在下一块的写入完成之前为等待状态。其间，由于恢复到维持维持状态，降低功耗的动作的状态，因此通过吸收运算处理动作的暂时延迟增加并非维持状态的期间，即与不能停止动作时钟的期间相当的期间，将功耗增加抑制到最小限度。
实施例4有运算处理电路32完成1块的运算处理时，根据地址发生电路15的状态边监视运算处理动作的进行状况边进行维持控制的效果。
实施例4有通过地址差检测运算处理电路32对读出地址的进行状况，用简单硬件结构就能实现维持控制的效果。
实施例4有用简单硬件结构就能实现将运算处理电路32等待下一块的读出完成的状态作为1块地址差检测出，将停止时钟供给的休眠状态设置到等效的维持状态的效果。
实施例5
接着说明本发明的技术方案29或30所述的实施例5的时钟控制型运算处理电路。本实施例5相对上述实施例1新添加通过电路外部的运算允许信号进行控制。
图10是表示本发明的时钟控制型运算处理电路的一例的框图。说明与图16的已有例子同样在缓冲存储器中暂时存储数据并进行运算处理的动作系统的例子。
图10中，缓冲存储器11、写入控制电路12、运算处理电路13、读出控制电路14、地址发生电路15和块差检测电路20与实施例1的时钟控制型运算处理装置同样。51是时钟控制电路，其特征是输入基本时钟101，控制运算处理电路13的动作时钟102，通过写入控制电路12的写入完成信号103启动动作时钟102，通过来自“与”电路17的运算处理电路13的运算处理完成信号104和块差检测电路20的块差检测信号105的逻辑与信号停止动作时钟102，此外，通过外部输入的运算允许信号501控制动作时钟102。
图11是详细表示图10的时钟控制电路51的图。时钟控制电路51中，写入完成信号103和运算处理完成信号104输入时钟控制电路51内部的RS触发器18。RS触发器由写入完成信号103变为设定状态时，为通过运算允许信号501把基本时钟101通过“与”电路19，提供动作时钟102的状态。之后，通过运算处理完成信号104，RS触发器为复位状态，停止动作定时102，通过接着的写入完成信号103再开始时钟供给。
图12是图10所示实施例5的时钟控制型运算处理电路的时间图。基本动作与图1所示基本相同。
图12中，运算允许信号501，通过从微机等的外部通过控制电路动作的系统的电路产生的控制信号，控制存储器的缓冲和运算处理作，对待机时不需要进行运算处理的数据块，将运算处理电路13的时钟设为休眠状态。图10所示例子中，运算允许信号501仅允许对3块进行运算，完成第3块的运算处理后，同时使得运算允许变为不允许，停止时钟后，即便写入块先进行，写入完成信号12输出，也不启动时钟。
这样，与技术方案29或30对应的实施例5通过外部输入的运算允许信号501切换时钟控制电路16的状态切换，使得在待机模式等时不需要运算处理期间的时钟设为休眠状态，可有效降低功耗。
如图13，14，15所示，相对图3，7，9所示的实施例2，3，4所示装置，新添加电路外部的运算允许信号的控制，得到与图10的装置相同的效果。
仅向时钟控制电路和触发器控制电路提供运算允许信号，通过该运算允许信号将实施例1~4的时钟控制和不需要运算处理的期间的时钟设为休眠状态。
上述实施例1中，第一规定状态(第一规定值)的地址差为[2]，第二规定状态(第二规定值)的地址差为[1]，上述实施例3中，第一规定状态(第一规定值)的地址差为[1]，第二规定状态(第二规定值)的地址差为[2]，但该地址差也可使用其他值。
如上那样，根据本发明的技术方案1的运算处理装置，包括：存储输入的数据的存储部件；在上述存储部件上写入上述输入数据的写入部件；读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的上述存储部件的地址的地址发生部件；进行向上述运算处理部件供给时钟信号的通常状态和停止供给的休眠状态的切换控制的时钟控制部件；上述运算处理部件完成运算处理的同时，上述地址发生部件为规定的状态时，控制上述时钟控制部件在通常状态和休眠状态之间切换上述时钟信号的状态的时钟信号状态切换部件。因此通过监视写入块和运算处理块以及读出块的各自的存储器存取地址，根据各个块地址的状态切换向运算处理部件供给的时钟状态，具有能够有效灵活地运用缓冲存储器的区域，并且降低功耗的效果。
根据本发明的技术方案2的运算处理装置，包括：存储输入的数据的存储部件；在上述存储部件上写入上述输入数据的写入部件；读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的上述存储部件的地址的地址发生部件；对构成上述运算处理部件的触发器切换控制在包含该触发器的环路内维持数据的维持状态和向该触发器输入输出数据的通常状态的触发器控制部件；上述运算处理部件完成运算处理的同时，上述地址发生部件为规定的状态时，控制上述触发器控制部件在通常状态和维持状态之间切换上述触发器的状态的维持控制部件。因此通过监视写入块和运算处理块以及读出块的各自的存储器存取地址，根据各个块地址的状态切换向运算处理部件内部的触发器的状态，具有能够有效灵活地运用缓冲存储器的区域，不在时钟线上设置栅电路就可简单地与其他块进行时钟畸变调整，并且通过生成维持状态进行等效控制，通过抑制电路的切换降低功耗的效果。
根据本发明的技术方案3的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号状态切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述地址发生部件为第一规定状态时将上述时钟信号的状态切换为通常状态，因此有可进行时钟控制以恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案4的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号状态切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述地址发生部件为第二规定状态时将上述时钟信号的状态切换为休眠状态。因此具有可在恢复运算处理动作进行的延迟时通过即刻将时钟信号在状态上返回休眠状态将功耗抑制得很低的效果。
根据本发明的技术方案5的运算处理装置，在技术方案2所述的运算处理装置中，上述维持控制部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述地址发生部件为第一规定状态时将上述触发器的状态切换为通常状态，因此有可进行等效时钟控制以恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案6的运算处理装置，在技术方案2所述的运算处理装置中，上述维持控制切换部件在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述地址发生部件为第二规定状态时将上述触发器的状态切换为维持状态，因此具有可在恢复运算处理动作进行的延迟时通过即刻将上述触发器返回维持状态将功耗抑制得很低的效果。
根据本发明的技术方案7的运算处理装置，在技术方案1所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构进行时钟控制，可恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案8的运算处理装置，在技术方案1所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构进行时钟控制，可在恢复运算处理动作进行的延迟时即刻将时钟信号返回休眠状态并将功耗抑制得很低的效果。
根据本发明的技术方案9的运算处理装置，在技术方案2所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构等效进行时钟控制，可恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案10的运算处理装置，在技术方案2所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构等效进行时钟控制，可在恢复运算处理动作进行的延迟时即刻将上述触发器恢复到具有维持状态的状态并将功耗抑制得很低的效果。
根据本发明的技术方案11的运算处理装置，在技术方案1所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案12的运算处理装置，在技术方案1所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构在恢复运算处理动作进行的延迟时即刻将时钟信号返回休眠状态并将功耗抑制得很低的效果。
根据本发明的技术方案13的运算处理装置，在技术方案2所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构等效进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案14的运算处理装置，在技术方案2所述的运算处理装置中，上述运算处理部件完成运算处理并且完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构等效进行时钟控制，在恢复运算处理动作进行的延迟时通过即刻将上述触发器返回维持状态将功耗抑制得很低的效果。
根据本发明的技术方案15的运算处理装置，在技术方案7所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案16的运算处理装置，在技术方案8所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构进行时钟控制，在恢复运算处理动作进行的延迟时通过即刻将时钟信号返回休眠状态将功耗抑制得很低的效果。
根据本发明的技术方案17的运算处理装置，在技术方案9所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构等效进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案18的运算处理装置，在技术方案10所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。因此有通过根据地址的差检测运算处理部件对写入地址的进行状况，可用简单硬件结构等效进行时钟控制，在恢复运算处理动作进行的延迟时即刻在状态上将上述触发器返回维持状态并将功耗抑制得很低的效果。
根据本发明的技术方案19的运算处理装置，在技术方案11所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案20的运算处理装置，在技术方案12所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构进行时钟控制，在恢复运算处理动作进行的延迟时即刻在状态上将时钟信号返回休眠状态并将功耗抑制得很低的效果。
根据本发明的技术方案21的运算处理装置，在技术方案13所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构等效进行时钟控制，恢复运算处理动作进行的延迟的效果。
根据本发明的技术方案22的运算处理装置，在技术方案14所述的运算处理装置中，上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，上述运算处理部件完成运算处理并且完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。因此有通过根据地址的差检测运算处理部件对读出地址的进行状况，可用简单硬件结构等效进行时钟控制，在恢复运算处理动作进行的延迟时即刻将上述触发器返回维持状态并将功耗抑制得很低的效果。
根据本发明的技术方案23的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号的休眠状态是使时钟信号完全停止的状态，因此有大幅度降低功耗的效果。
根据本发明的技术方案24的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号的体眠状态是替代停止上述时钟信号的供给的状态而将时钟频率降低到比上述通常状态下的时钟频率低的频率的状态，因此有降低功耗的效果。
根据本发明的技术方案25的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号状态切换部件执行状态切换，使得上述时钟控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到体眠状态，上述写入部件根据表示完成1块的写入动作的信号返回通常动作。因此有可有效灵活使用缓冲存储器区域并且可降低功耗，同时通过具有上述电路结构生成的信号进行状态切换，不需要外部微机访问就可自动进行时钟控制的效果。
根据本发明的技术方案26的运算处理装置，在技术方案2所述的运算处理装置中，上述维持控制部件执行状态切换，使得上述触发器控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到维持状态，上述写入部件根据表示完成1块的写入动作的信号返回通常动作。因此有可有效灵活使用缓冲存储器区域，不需要在时钟线上设置栅电路就可简单进行与其他块的时钟畸变调整，并且通过生成维持状态等效进行时钟控制，通过抑制电路切换降低功耗，同时通过具有上述电路结构生成的信号进行状态切换，不需要外部微机访问就可自动进行时钟控制的效果。
根据本发明的技术方案27的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟信号状态切换部件执行状态切换，使得上述时钟控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到休眠状态，上述读出部件根据表示完成1块的读出动作的信号返回通常动作，因此有不需要外部微机访问就可自动进行时钟控制，可有效灵活使用缓冲存储器区域并且可降低功耗的效果。
根据本发明的技术方案28的运算处理装置，在技术方案2所述的运算处理装置中，上述维持控制部件执行状态切换，使得上述触发器控制部件根据来自上述运算处理部件的运算处理完成信号和来自上述地址发生部件的控制信号的逻辑与信号转移到维持状态，上述读出部件根据表示完成1块的读出动作的信号返回通常动作。因此有不需要外部微机访问就可自动进行时钟控制，可有效灵活使用缓冲存储器区域，不需要在时钟线上设置栅电路就可简单进行与其他块的时钟畸变调整，并且通过生成维持状态等效进行时钟控制，通过抑制电路切换降低功耗的效果。
根据本发明的技术方案29的运算处理装置，在技术方案1所述的运算处理装置中，上述时钟控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换，因此有在进行指定块的运算处理时以外，通过将时钟设为休眠状态，可将通常的时钟动作抑制到最小限度，有效灵活使用缓冲存储器区域并且降低功耗的效果。
根据本发明的技术方案30的运算处理装置，在技术方案2所述的运算处理装置中，上述触发器控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换，因此有在进行指定块的运算处理时以外，通过等效将时钟设为休眠状态，可将通常的时钟动作抑制到最小限度的效果。

Claims (26)

1.一种运算处理装置，其特征在于包括：
存储输入的数据的存储部件；
在上述存储部件上写入上述输入数据的写入部件；
读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；
从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；
产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的地址的地址发生部件；
以块为单位对由上述地址发生部件产生的上述写入部件、上述运算处理部件和上述读出部件的上述地址进行比较，检测上述地址的块差的块差检测部件；
进行向上述运算处理部件供给时钟信号的通常状态和停止供给的休眠状态的切换控制的时钟控制部件；
在上述运算处理部件完成运算处理时，在上述块差检测部件检测出规定的状态的情况下，在上述时钟控制部件中不使上述时钟信号的状态成为休眠状态的时钟信号状态切换部件。
2.一种运算处理装置，其特征在于包括：
存储输入的数据的存储部件；
在上述存储部件上写入上述输入数据的写入部件；
读出上述写入部件在上述存储部件上写入的数据并进行运算处理的运算处理部件；
从上述存储部件读出上述运算处理部件进行运算处理后的数据的读出部件；
产生上述写入部件和上述运算处理部件以及上述读出部件对上述存储部件进行写入或读出的地址的地址发生部件；
以块为单位对由上述地址发生部件产生的上述写入部件、上述运算处理部件和上述读出部件的上述地址进行比较，检测上述地址的块差的块差检测部件；
对构成上述运算处理部件的触发器切换控制在包含该触发器的回路内维持数据的维持状态和向该触发器输入输出数据的通常状态的触发器控制部件；
在上述运算处理部件完成运算处理时，在上述块差检测部件检测出规定的状态的情况下，在上述触发器控制部件中不使上述触发器的状态成为维持状态的维持控制部件。
3.根据权利要求1所述的运算处理装置，其特征在于上述时钟信号状态切换部件，在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件成为了第一规定状态时，将上述时钟信号的状态切换为通常状态。
4.根据权利要求1所述的运算处理装置，其特征在于上述时钟信号状态切换部件，在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件成为了第二规定状态时，将上述时钟信号的状态切换为休眠状态。
5.根据权利要求2所述的运算处理装置，其特征在于上述维持控制部件，在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件为第一规定状态时，将上述触发器的状态切换为通常状态。
6.根据权利要求2所述的运算处理装置，其特征在于上述维持控制切换部件，在上述运算处理部件完成作为上述数据的规定量的1块的运算处理并且上述块差检测部件检测出上述地址发生部件成为了第二规定状态时，将上述触发器的状态切换为维持状态。
7.根据权利要求1所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
8.根据权利要求1所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
9.根据权利要求2所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
10.根据权利要求2所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述写入部件进行写入的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
11.根据权利要求1所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
12.根据权利要求1所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
13.根据权利要求2所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第一规定值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
14.根据权利要求2所述的运算处理装置，其特征在于上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的上述存储部件的地址和上述读出部件进行读出的地址的差为第二规定值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
15.根据权利要求7所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
16.根据权利要求8所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
17.根据权利要求9所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
18.根据权利要求10所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述写入部件进行写入的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
19.根据权利要求11所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述时钟控制部件将上述时钟的状态切换为通常状态。
20.根据权利要求12所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述时钟控制部件将上述时钟的状态切换为休眠状态。
21.根据权利要求13所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为超出1块的值时，上述触发器控制部件将上述触发器的状态切换为通常状态。
22.根据权利要求14所述的运算处理装置，其特征在于上述存储部件将存储作为上述运算处理部件进行运算处理的数据的规定量的块的存储区域作为单位分配地址，
上述运算处理部件完成运算处理并且上述块差检测部件检测出完成该运算处理的地址和上述读出部件进行读出的地址的差为与1块相当的值时，上述触发器控制部件将上述触发器的状态切换为维持状态。
23.根据权利要求1所述的运算处理装置，其特征在于上述时钟信号的休眠状态是使时钟信号完全停止的状态。
24.根据权利要求1所述的运算处理装置，其特征在于上述时钟信号的休眠状态是替代停止上述时钟信号的供给的状态而将时钟频率降低到比上述通常状态下的时钟频率低的频率的状态。
25.根据权利要求1所述的运算处理装置，其特征在于上述时钟控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换。
26.根据权利要求2所述的运算处理装置，其特征在于上述触发器控制部件可通过外部输入的运算处理动作的允许信号控制其状态切换。
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