CN1323359C

CN1323359C - 以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统

Info

Publication number: CN1323359C
Application number: CNB031360912A
Authority: CN
Inventors: 黄树群; 欧阳志光
Original assignee: Phison Electronics Corp
Current assignee: Phison Electronics Corp
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2007-06-27
Anticipated expiration: 2023-05-20
Also published as: CN1549140A

Abstract

一种以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，包括外部只读存储器、至少一个快闪存储器及单晶片快闪存储器控制集成电路，单晶片快闪存储器控制集成电路包括切换模组及微处理器；外部只读存储器与各快闪存储器与单晶片集成电路的切换模组连接，切换模组与微处理器相接，微处理器操控切换模组，令微处理器与外部只读存储器的通道连通，而自外部只读存储器中读取其存储器的程序码，或操控切换模组使微处理器与快闪存储器的通道连通，而自快闪存储器中存取资料。通过快闪存储器与外部只读存储器共用相同的资料及地址汇流排，令单晶片集成电路不需另增加与外部只读存储器连接的接脚，使成本降低，不增加单晶片集成电路的体积。

Description

以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统

技术领域

本发明涉及一种以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统。

背景技术

现今随着科技日新月异及半导体技术的进步，大部分的电路系统都可以整合包含在同一个集成电路里头，令具多功能的单晶片集成电路的出现，使得采用该单晶片集成电路的电子产品，能大幅地降低了生产成本，且朝向体积更小、更巧、更便宜的方向迈进。

请参阅图1所示，是习用单晶片的方块示意图，一个典型单晶片集成电路10的微处理器11为可通过两种途径读取微处理器的程序码，其一是利用该单晶片集成电路10内部所建立的线路，直接读取内部只读存储器12(ROM)所预先设定的程序码，另一则通过该单晶片集成电路10的外接接脚(PIN脚)，连接到外部只读存储器13(ROM)，以利能读取外部只读存储器13的程序码，然而在某些特殊情况下，连接外部只读存储器13是不可避免的，例如：内部只读存储器12的存储不足应用，或是内部只读存储器12的程序码因应不同需求做调整等等，此时，微处理器11便需藉由外接途径来连接到外部只读存储器13，以读取调整后的微处理器11的程序码，因此，大部分的单晶片集成电路10都保留有连接外部只读存储器13的途径。

一般而言，单晶片集成电路所采用的只读存储器可分为可重复写入的快闪只读存储器(FLASH ROM)及不可重复写入的遮蔽式只读存储器(MASK ROM)，而使用快闪只读存储器的单晶片集成电路，其好处在于它可因应不同状况需求来调整或更新微处理器程序码，而可以很轻易进行产品的升级，但是，此种快闪只读存储器价格较高，容易增加生产成本；而使用遮蔽式只读存储器的单晶片集成电路，其好处在于它制造成本及价格低廉，但是就是无法更替微处理器程序码。

因此，还有一种结合上述优点的解决方法，请参阅图2所示，是另一习用单晶片的方块示意图，即在单晶片快闪存储器集成电路20内部使用成本低的遮蔽式只读存储器21(MASK ROM)，同时藉由外接途径连接到一外部快闪只读存储器22(FLASH ROM)，以扩充原有单晶片快闪存储器集成电路20的功能，如此一来，在一般情况下可以使用较廉价的遮蔽式只读存储器21，在特殊状况且欲增进单晶片快闪存储器集成电路20的功能时，便可利用外部的快闪只读存储器22来更新微处理器23的程序码，以增进单晶片快闪存储器集成电路20原有的功能。

然而，该单晶片快闪存储器集成电路20除了连接主机端24的接脚(PIN脚)外，尚需连接到多个作为资料储存单位的快闪存储器25(FLASH MEMORY)的外接接脚(PIN脚)，以及连接外部快闪只读存储器22的接脚(PIN脚)，如此，便使单晶片快闪存储器集成电路20的接脚(PIN脚)数目不足，而需另外增加相当数量的接脚(PIN脚)，才能同时连接主机端24、外部的快闪只读存储器22及各快闪存储器25，而迫使它必须采用更大型的晶片封装，即造成生产成本的增加、体积增加且亦占用较大的使用空间的诸点缺失与不足。

发明内容

于是，发明人有鉴于前述习用单晶片的缺失与不足，乃依其从事集成电路的制造经验和技术累积，特针对上述缺失悉心研究各种解决的方法，在经过不断的研究、实验与改良后，终于开发设计出本发明的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统的发明诞生，使能摒除先前技艺的诸多缺失。

本发明所要解决的技术问题是，针对现有技术的上述不足，提供一种可以利用同一汇流排连接快闪存储器及外部只读存储器，在存取快闪存储器资料的同时，仍能提供启动外部只读存储器的运作方式的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统。

实现本发明所提供的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统的技术方案如下：

一种以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，包括有快闪存储器控制晶片、作为储存程序码的外部只读存储器及至少一个作为资料储存单位的快闪存储器；其特征是：

该外部只读存储器与各快闪存储器为通过相同的资料及地址汇流排与快闪存储器控制集成电路的切换模组相连接，而切换模组则与该快闪存储器控制集成电路的微处理器相接，而可于正常情况下，使快闪存储器控制集成电路操控内部逻辑电路，将切换模组切换至微处理器与外部只读存储器的通道相连通的位置，让微处理器与外部只读存储器的通道保持畅通，进而使微处理器自外部只读存储器中读取其存储器的程序码；

当微处理器欲存取快闪存储器中资料时，其快闪存储器控制集成电路将中断微处理器与外部只读存储器的通道，并操控微处理器的等待状态控制电路，令微处理器处于等待模式，不再读取外部只读存储器的程序码，同时，该抉闪存储器控制集成电路操控内部逻辑电路将切换模组切换至快闪存储器与该控制集成电路的内部暂存器相连接，使微处理器能经由暂存器而自快闪存储器中存取资料；待存取动作结束后，该快闪存储器控制集成电路的内部逻辑电路会操控切换模组的切换动作，令回复微处理器与外部只读存储器的通道相连通，并传送一恢复信号至微处理器，以触发微处理器继续执行及读取外部只读存储器中的程序码。

所述的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，其特征是：该快闪存储器进一步为快闪存储器阵列。

所述的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，其特征是：该外部只读存储器为一快闪只读存储器。

本发明地优点在于：

外部只读存储器与各快闪存储器将使用相同的资料及地址汇流排，即共同使用该等资料及地址汇流排的接脚(PIN脚)，同时微处理器在运作上，错开外部只读存储器与各快闪存储器的启动时间，令微处理器在读取外部只读存储器的程序码时，不启动快闪存储器；在存取快闪存储器的资料时，使微处理器处于等待模式，而不读取外部只读存储器的程序码，如此一来，单晶片快闪存储器控制系统即不需大幅增加接脚(PIN脚)，仍能具备与外部只读存储器、各快闪存储器连接的功能，亦不会影响该系统的单晶片的封装规划。

为能对本发明的目的、形状、构造、装置、特征及其功效，做更进一步的认识与了解，兹举实施例配合附图详细说明如下。

附图说明

图1是习用单晶片的方块示意图。

图2是另一习用单晶片的方块示意图。

图3是本发明的方块示意图(一)。

图4是本发明的方块示意图(二)。

图5是本发明的动作流程图(一)。

图6是本发明的动作流程图(二)。

具体实施方式

请参阅图3、4所示，是本发明的方块示意图(一)、(二)，其包括有快闪存储器控制集成电路30、作为储存程序码的外部只读存储器31(如快闪只读存储器(FLASH ROM))及至少一个作为资料储存单位的快闪存储器32(FLASHME MORY)；快闪存储器控制集成电路30包括有微处理器34及内部逻辑电路35，其中外部只读存储器31与各快闪存储器32为通过相同的资料及地址汇流排与该快闪存储器控制集成电路30的切换模组33相连接，而切换模组33则经由外部只读存储器模组38或快闪存储器模组39与快闪存储器控制集成电路30的微处理器34相接。

本发明在正常情况下，其微处理器34需时时读取外部只读存储器31中预先设定的微处理器程序码，因此，该快闪存储器控制集成电路30操控内部逻辑电路35将切换模组33切换至微处理器34与外部只读存储器31的通道相连通的位置，而使微处理器34与外部只读存储器31、外部只读存储器模组38的通道保持畅通，进而让微处理器34可读取外部只读存储器31中的程序码；再者，当微处理器34欲存取快闪存储器32中资料时，其快闪存储器控制集成电路30将中断微处理器34与外部只读存储器31的通道，并操控微处理器34的等待状态控制电路37，令微处理器34处于等待模式，不再读取外部只读存储器31的程序码，同时，该快闪存储器控制集成电路30操控内部逻辑电路35将切换模组33切换至快闪存储器32与该快闪存储器控制集成电路30的内部暂存器36(BUFFER)、快闪存储器模组39相连接，使微处理器34能经由暂存器36而自快闪存储器32中存取资料；待存取动作结束后，该快闪存储器控制集成电路30的内部逻辑电路35会操控切换模组33的切换动作，令回复微处理器34与外部只读存储器31的通道相连通，并传送一恢复信号至微处理器34，进而触发微处理器34继续执行及读取外部只读存储器31中的程序码。如此，通过外部只读存储器31与各快闪存储器32共用相同的资料及地址汇流排的方式，令该系统不需另增加与各快闪存储器32连接的接脚(PIN脚)，因此，可降低生产成本，亦不会增加整体的体积。

请参阅图4、5所示，是本发明的方块示意图(二)及动作流程图(一)，在正常情况下，其快闪存储器控制集成电路30为使微处理器34保持在读取外部只读存储器31中预先设定的程序码，并将依下列的步骤进行处理：

(501)首先，该快闪存储器控制集成电路30为操控内部逻辑电路35将切换模组33切换至微处理器34与外部只读存储器31的通道相连通的位置：

(502)令微处理器34与外部只读存储器31的通道保持畅通；

(503)其微处理器34可自外部只读存储器31中读取其存储器的程序码，随后，结束。

请参阅图4、6所示，当微处理器34欲存取快闪存储器32中资料时，其快闪存储器控制集成电路30将依下列的步骤进行处理：

(601)首先，该快闪存储器控制集成电路30中断微处理器34与外部只读存储器31的通道，并操控微处理器34的等待状态控制电路37，令微处理器34处于等待模式，不再读取外部只读存储器31的程序码；

(602)再操控内部逻辑电路35将切换模组33切换至快闪存储器32与快闪存储器模组39相连接；

(603)开启快闪存储器32到快闪存储器控制集成电路30的内部暂存器36的通道；

(604)令快闪存储器32的资料可以通过此通道，在快闪存储器32与内部暂存器36(BUFFER)间相互传输，使微处理器34能经由暂存器36而存取此资料；

(605)待存取动作结束后，关闭快闪存储器32的通道，并将切换模组33切换回微处理器34与外部只读存储器31、外部只读存储器模组38的通道相连通；

(606)启动微处理器34与外部只读存储器31间的通道，并传送一恢复信号至微处理器34，以触发微处理器34回复至原工作模式，随后，结束。

此外，其快闪存储器32可进一步为快闪存储器阵列。

以上所述，仅为本发明最佳具体实施例而已，但是，本发明的构造特征并不局限于此，任何熟悉该项技艺者在本发明领域内，可轻易思及的变化或修饰，皆可涵盖在本案的权利要求范围内。

Claims

1、一种以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，包括有快闪存储器控制集成电路、作为储存程序码的外部只读存储器及至少一个作为资料储存单位的快闪存储器；其特征是：

快闪存储器控制集成电路包括有微处理器及内部逻辑电路，且内部逻辑电路包括有外部只读存储器模组、暂存器及切换模组，而该外部只读存储器与各快闪存储器通过相同的资料及地址汇流排与快闪存储器控制集成电路的切换模组相连接，而切换模组则与该快闪存储器控制集成电路的微处理器相接，而可于正常情况下，使快闪存储器控制集成电路操控内部逻辑电路，将切换模组切换至微处理器与外部只读存储器的通道相连通的位置，让微处理器与外部只读存储器的通道保持畅通，进而使微处理器读取外部只读存储器中的程序码；

当微处理器欲存取快闪存储器中资料时，其快闪存储器控制集成电路将中断微处理器与外部只读存储器的通道，并操控微处理器的等待状态控制电路，令微处理器处于等待模式，不再读取外部只读存储器的程序码，同时，该快闪存储器控制集成电路操控内部逻辑电路将切换模组切换至快闪存储器与该控制集成电路的内部暂存器相连接，使微处理器能经由暂存器而自快闪存储器中存取资料；待存取动作结束后，该快闪存储器控制集成电路的内部逻辑电路会操控切换模组的切换动作，令回复微处理器与外部只读存储器的通道相连通，并传送一恢复信号至微处理器，以触发微处理器继续执行及读取外部只读存储器中的程序码。

2、根据权利要求1所述的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，其特征是：该快闪存储器进一步为快闪存储器阵列。

3、根据权利要求1所述的以共用汇流排方式启动外部只读存储器的单晶片快闪存储器控制系统，其特征是：该外部只读存储器为一快闪只读存储器。

4、根据权利要求1所述的以共用汇流排方式启动外部只读存储器的单芯片快闪存储器控制系统，其特征是：该内部逻辑电路设有外部只读存储器模块，该外部只读存储器模块分别与所述切换模块及微处理器相连接。

5、根据权利要求1所述的以共用汇流排方式启动外部只读存储器的单芯片快闪存储器控制系统，其特征是：该内部逻辑电路设有闪存模块，该闪存模块分别与所述微处理器及切换模块相连接。