CN1323113A - 结构简单的伪随机噪声序列发生器 - Google Patents

Abstract

一种结构简单的伪随机噪声序列发生器,包括依次以电路联结的计数电路、比较·延迟电路和PN序列形成电路,计数电路中的计数器在特定时刻开始计数,其输出和既定偏置值一起送入该比较·延迟电路比较,并输出比较信号和延迟信号,它们控制该PN序列形成电路进入初始状态并在延迟一个时钟周期后,其线性序列移位寄存器才开始移位插“0”,达到在所要求的起始时刻输出PN码序列。本发明电路结构简单,功耗更低,性能更可靠。

Description

结构简单的伪随机噪声序列发生器

本发明涉及一种长度为2^N的伪随机噪声(PN)序列的最大长度线性序列发生装置，该装置可用于基于频谱扩展通讯系统的信号频谱扩展。

PN码发生器通常用于基于频谱扩展通讯系统的数字信号频谱扩展，码分多址(Code Division Multiple Access,CDMA)系统是该类频谱扩展通讯系统的典型代表。

PN码发生器通常由N阶线性序列移位寄存器(Linear Sequence ShiftRegister,LSSR)和相应辅助电路组成。其中，LSSR由N阶移位寄存器组成，而辅助电路则由一些异或门组成，其组成方式与PN码产生的方法有关。对N阶移位寄存器，共有2^N-1-1种特征多项式与之对应，相应也有2^N-1-1种基于特征多项式的线性递推式与之对应。在这些特征多项式或线性递推式中，只有部分公式能生成长度为2^N-1的最大长度线性移位序列，因此，设计时只采用这样的公式去构造PN码发生器。

由于上述PN码发生器中的LSSR的输出长度为2^N-1，因此，在实际应用上很不方便。现以CDMA系统使用的阶数为15的PN序列为例进行说明：

在CDMA系统中，当采用的PN序列的码速率是每秒1.2288兆码片(PN序列中的一个比特)时，在传输的数据速率为每秒4800比特时，每256个PN码片调制一个数据比特；在传输数据速率为9600比特时，每128个PN码片调制一个数据比特。当PN序列的长度是32767(2¹⁵-1)时，它不能被256或128整除，这样调制电路就会变得很复杂。

为了解决这一问题，通常采用在LSSR产生的序列中插零的方法。由于在N阶LSSR产生的最大长度线性移位序列中，包含了一个长度为N的连续全“1”序列和一个长度为N-1的连续全“0”序列，其余连续全“1”、全“0”序列的长度都比它们短，因此，所要做的工作就是在连续全“0”序列的末尾再插入一个“0”，使全“0”序列的长度变为N，即PN码发生器最后产生的PN序列的长度为2^N，中国专利局所公开的专利：CN93103556，名称为“具有快速位移调整、长度为2的幂的伪噪声序列发生器”，便提供了解决这一问题的一个有实质性进步的技术方案，大大方便了PN序列的应用。在上面提到的例子中，对于CDMA系统中的PN码调制情况，每一个PN序列周期数将被调制码片数整除，这样就简化了调制电路，同时，更重要的是使接收解调变得容易实现。

然而，现有技术为生成长度为2^N的伪随机噪声序列，对序列插“0”采用对LSSR状态进行检测，并在特定时刻插“0”的方法。利用该方法实现的PN码发生器的LSSR中，组成寄存器链的所有寄存器的输出端都被并行引出，与一个既定的状态进行比较，当LSSR寄存器的状态与这个既定状态相同时，通过对LSSR工作允许端的控制，将LSSR工作暂停一个时钟周期，从而得到一个额外的PN序列值。上述既定状态选择可以使LSSR输出N-1个连续“0”的状态中的一个状态，以保证LSSR在暂停时钟周期内输出的是一个额外的“0”。显然，这种方法的缺点在于采用状态检测电路，必须将LSSR的状态值全部输出，还要使用一个N位的比较器将LSSR的状态与既定状态比较，增加了电路复杂度，从而也增加了功耗和降低可靠性。

另外，现有技术的PN序列生成是基于阶数为N的特征多项式，对应电路的LSSR有一个较复杂的反馈回路：与相应特征多项式对应，在LSSR的移位寄存器链中，最末位的寄存器输出反馈到寄存器链中多个寄存器的输入端前边去与这些寄存器相应前一个寄存器的输出异或后而成为这些寄存器的输入，就是说，电路中存在多个异或门。显而易见，在寄存器链中的这些异或门使得在电路实现中，不仅会降低组成移位寄存器链的寄存器在时间延迟上的一致性，还增加了电路的复杂度。

本发明的目的在于克服现有技术的上述缺陷，提供一种结构简单，性能可靠的PN码发生器。

本发明的技术解决方案是：

通过一个从特定时刻开始计数的计数器的计数输出和既定偏置值的比较，从相对于该特定时刻的既定偏置时刻开始，线性序列移位寄存器进入初始状态，为了进行插“0”,LSSR在等待了一个时钟周期后才开始移位，经过输出电路的组合后输出PN码序列，该序列的输出起始时间满足所要求的起始时刻。

如上所述，本发明的PN序列发生器是这样实现的，其包括一具有复位输入端和时钟输入端(计数输入端)的伪随机噪声序列形成电路，特点是还有分别具有复位输入端与时钟输入端而与该伪随机噪声序列形成电路的复位输入端及时钟输入端成并联连接的计数电路和比较·延迟电路，它们分别接受系统的复位信号和时钟信号；该计数电路有受系统的特定信号控制的计数允许端，其计数输出值与系统设定的偏置值一起送入该比较·延迟电路的二个输入端进行比较而输出比较信号和延迟信号，该比较输出信号和该延迟信号分别送至该伪随机噪声序列形成电路的初态起始端和工作允许端，并由其输出端输出伪随机噪声序列；

进一步，所说的伪随机噪声序列形成电路包括依次以电路相联结并构成环路的多路选择器、N比特线性序列移位寄存器和输出电路；该移位寄存器接受系统来的复位信号的控制和时钟信号的输入，其工作允许端与比较·延迟电路的比较输出端相连接，其状态输入端接该多路选择器的输出端和其输出端接输出电路的输入端；多路选择器的输入端“1”与输出电路的输出端连接，而其输入端“0”则与系统设定的初始状态值信号相连接，其输出端接移位寄存器的状态输入端。

而且，所说的N比特线性序列移位寄存器由N个D触发器首尾相链接而成；所说的输出电路为一异或门，该异或门的输入端数M小于该移位寄存器的阶数N，且按该伪随机噪声序列生成的线性递推式，从构成该移位寄存器的相应位的D触发器的输出端抽头与异或门的输入端相连接；

所说的比较·延迟电路，其包括依次以电路相联结的N比特比较器和D触发器；该比较器的二输入端分别输入来自系统馈入的设定偏置值信号和计数电路的计数状态值信号；该D触发器则接受系统的复位信号的控制和时钟信号的输入；

所说的计数电路，其包括依次以电路联结并构成环路的多路选择器，N比特二进制计数器和加法器；该多路选择器接受来自系统设定的置数信号的控制，其输入端“0”接收系统设定的N个0状态信号，输入端“1”连接该加法器的输出端，而其输出端则连接该计数器的计数状态输入端；该计数器接受系统复位信号的控制和时钟信号的输入，其输出计数值与系统设定的N位全“1”数据分别送入加法器的两个输入端。

本发明有以下优点：

1．在生成长度为2^N的伪随机噪声序列时，序列插“0”只需要一个简单的D触发器就能完成，这便将已有技术中的复杂的序列检测器完全省略，大大简化了电路结构；这也为类似的序列插值提供了一种新的思路和方法。

2．采用基于N阶线性递推式的PN序列产生电路，对PN码发生器的关键部分LSSR的反馈回路作了简化，在整个移位寄存器链内部不再存在反馈，只是将最后输出直接反馈回第一个寄存器的输入，然后对应相应线性递推式，将移位寄存器链中相应的寄存器的输出通过一个多输入异或门得到最后输出。也就是说，除完全由触发器组成的LSSR外只用一个多输入异或门就完成了PN序列的产生。

综合以上两点，我们可以得到一个比现有技术电路结构更简单，功耗更低，同时性能也更可靠的PN码发生器。

本发明的附图简单说明如下：

图1是本发明的PN码发生器电路原理图。

图2是本发明的PN码发生器的线性序列移位寄存器(LSSR)的示意图。

图3是本发明的PN码发生器内部状态和输出波形的时序图。

下面我们根据图1-图3给出本发明的一个较好实施例，

如图1所示，本发明的PN码发生器包括依次以电路联结的计数电路1，比较·延时电路2和PN码形成电路3，并由计数器10、多路选择器20和加法器30组成计数电路，由比较器50和D触发器90组成比较·延时电路2；由移位寄存器60，多路选择器70和输出电路80组成PN码形成电路3。

计数器10为N比特二进制计数器，它主要由N个D触发器组成，计数范围从0到2^N-1，共有2^N个状态；该计数器10的输入连接到多路选择器20的输出，该多路选择器20为一二选一多路选择器，它的“0”输入端接一个全“0”信号，而其“1”输入端连接到加法器30的输出端，其选择控制端连接系统设定的控制信号LOAD；该加法器30为一N位加法器，它的输入端连接到计数器10的输出端(CNT)上。

图1中的N比特比较器50的两个比较输入端一个连接到计数器30的输出CNT上，另一个连接到N位信号OFFSET(PN码偏置信号)上，其输出端EQ分别连接到多路选择器70的控制输入端和D触发器90的D输入端。

图1中的N比特线性序列移位寄存器60由N个D触发器顺序连接而成，其输入端分别连接到N位多路选择器70的输出端，其部分输出端连接到输出电路80上；多路选择器70是一个N位二选一的多路选择器，其N位“0”选择输入端接信号SO，其N位“1”选择输入端连接到输出电路80的输出信号PN上，其控制端接信号EQ；D触发器90的D输入端接信号EQ，其输出端连接到移位寄存器60的允许输入端控制其工作；输出电路80实际上是一个多输入的异或门，其输入端连接到需要进行输出组合的移位寄存器的输出端上，其输出端作为选择器70的反馈输入，同时，它也是PN码生成器的最后输出端。

下面以典型的频谱扩展通讯系统——CDMA系统中常用的频谱扩展PN序列，即N等于15的最大长度线性序列的伪随机噪声序列为例对电路的工作过程进行描述。

CDMA系统使用的一种导频PN序列(通常称为短码)是N阶PN序列，周期为2¹⁵码片，分为同相序列(I)和正交序列(Q)，我们对I路序列进行考察，该序列基于以下特征多项式：

PI(X)=X¹⁵+X¹³+X⁹+X⁸+X⁷+X⁵+1    (1)

基于以上特征多项式的最大长度线性反馈移位寄存器序列可用下列线性递推公式导出，i(n)的周期为2¹⁵-1：

i(n)=i(n-15)i(n-10)i(n-8)i(n-7)i(n-6)i(n-2)(2)

为了获得导频PN序列i(n)，在移位寄存器的输出序列中的连续14个“0”后必须再插入一个“0”(这在每个周期仅出现一次)，才能使输出序列的周期为2¹⁵(原序列周期为2¹⁵-1码片)，因此，在导频PN序列中将有连续15个“0”。

如图1所示，在系统指定的PN码“0”偏置时刻，即LOAD信号有效(低电平有效)时，多路选择器20将计数初始值(15位全“0”)打入计数器10，计数器从该时刻开始从0到2¹⁵-1计数，周期为2¹⁵，计数值的加1由加法器30实现，在每个时钟周期(CLK)使计数器10的输入递增1。上述系统指定PN码“0”偏置时刻一般参考CDMA系统的偶秒时刻，在进行系统时间调整时，上述时刻有可能会发生变化，此时计数器可跟随LOAD信号在时间间隔上的变化将全“0”的状态出现时刻进行相应调整，始终跟随系统的偶秒时刻。

一般PN码序列相对于“0”偏置PN码序列的偏置(OFFSET)值(在考虑电路工作状态后有所调整，比真正偏置值小2)是由系统指定的，它一般存储于某个PN码偏置寄存器中，本发明的PN码发生器，我们可以将值OFFSET直接作为一个输入信号来看待。在图1中的比较器50对偏置值OFFSET和计数器10的输出CNT进行比较，当两者相等时输出信号EQ上出现一个低电平的脉冲，对应计数器10的工作时钟，该脉冲的脉宽为一个时钟周期。信号EQ除了作为多路选择器70的选择控制输入端信号外，还作为D触发器90的D端输入，在该触发器的作用下，将产生一个比EQ延迟一个时钟周期的信号CE，其低电平脉宽也是一个时钟周期，该信号用以控制移位寄存器60的工作。当CE为高电平时该移位寄存器60正常工作，当CE为低电平时该移位寄存器60暂停工作，输出在一个时钟周期内保持不变。

图1中所示的由移位寄存器60、多路选择器70和输出电路80组成的PN码形成电路3。如上节所述，当信号EQ有效时，多路选择器70将初始状态‘S0’打入移位寄存器60，该初始状态值将在输出电路80的输出端形成一个对应于该状态的PN输出码片(即PN序列中的一个比特)，在接下来的一个时钟周期，由于移位寄存器60的工作允许信号CE变为低电平。这样，初始状态‘S0’在该时钟周期在移位寄存器60中将继续保持，同时输出的PN码片也相应保持不变。在这里，对应线性递推公式(2)和相应的输出电路80，确定的移位寄存器初始状态‘S0’的值为010...0(15位)，如图2所示，最高位0将打入移位寄存器链中的D触发器615，次高位1将打入移位寄存器链中的D触发器614，其余依此类推。状态值‘S0’在输出电路80的作用下将得到产生的PN码序列中连续15个“0”中的第14个“0”，而第15个“0”正是在D触发器90的作用下移位寄存器60的状态保持实现的。在信号CE变高后，PN码序列周期中的第一个“1”开始出现，由于此时已经落后与信号EQ产生两个时钟，所以输入的PN码偏置值要作调整，调整值为2，也就是说OFFSET的值等于原定偏置值减去2后对2^N取模。

整个电路使用统一的复位信号(RESET)和时钟信号(CLK)。

图2详细介绍了移位寄存器60和输出电路80的构造。该移位寄存器60是由15个D触发器(寄存器)首尾相连链接而成，对应该PN码生成的线性递推式(2)，从D触发器615、610、608、607、606和触发器602的输出端抽头，将这6个输出端的引线连接到一多输入异或门(即输出电路80)的输入端，在该输出电路80的输出端就可以得到所要求的PN码序列。

为了进一步说明本发明提供的PN码发生器的工作原理，接下来以N等于4的情况对电路进行描述，并在图3中给出了该种情况下电路内部寄存器工作状态和输出波形之间的关系。

一种长度为16的PN序列可以由下列特征多项式产生：

PI(X)=X⁴+X³+1；    (3)

基于以上特征多项式的最大长度线性反馈移位寄存器序列可用下列线性递推公式导出，i(n)的周期为2⁴-1：

i(n)=i(n-4)i(n-1)    (4)

为了获得导频PN序列i(n)，在移位寄存器的输出序列中的连续3个“0”后必须再插入一个“0”(这在每个周期仅出现一次)，才能使输出序列的周期为2⁴(原序列周期为2⁴-1码片)，因此，在导频PN序列中将有连续4个“0”。

在此，我们考虑“0”偏置的PN码序列产生情况。此时系统确定的PN码偏置值OFFSET为(0-2)MOD 16，即为14，移位寄存器的初始状态值为0100。对照图3，在系统时钟CLK的作用下，计数器10从0到15计数，计数周期为16(2⁴)，当计到14时，比较器50输出一个时钟脉宽的低电平脉冲EQ，该脉冲在D触发器90的作用下被延时了一个时钟周期才输出，输出信号为CE；在信号EQ的作用下，状态值0100被打入移位寄存器60，在输出电路80的输出端PN上得到连续4个“0”中的第3个“0”；在信号CE的作用下，状态值0100在移位寄存器中继续保持一个时钟周期，这样在输出PN序列上就得到了连续4个“0”中的第4个“0”，此时计数器10的状态为15；在下一个时钟到来后，计数器10的状态归零，移位寄存器60的状态变为1000，也就是输出序列第一个“1”的状态。计数器10的状态周而复始，PN发生器将输出对应的周期为16的PN码序列。

Claims (6)

1．一种结构简单的伪随机噪声序列发生器，包括一具有复位输入端和时钟输入端的伪随机噪声序列形成电路(3)，其特征在于还有分别具有复位输入端与时钟输入端而与该伪随机噪声序列形成电路(3)的复位输入端与时钟输入端成并联连接的计数电路(1)和比较·延迟电路(2)，比较·延迟电路(2)受控于计数电路(1)，以上电路均接受系统的复位信号和时钟信号；该计数电路(1)有受系统的特定信号控制的计数允许端，其计数输出值与系统设定的偏置值一起送入该比较·延迟电路(2)的二个输入端进行比较而输出比较信号和延迟信号，该比较输出信号和该延迟信号分别送至该伪随机噪声序列形成电路(3)的初态起始端和工作允许端，并由其输出端输出伪随机噪声序列。

2．根据权利要求1所述的结构简单的伪随机噪声序列发生器，其特征在于所说的伪随机噪声序列形成电路(3)包括依次以电路相联结并构成环路的多路选择器(70)、N比特线性序列移位寄存器(60)和输出电路(80)；该移位寄存器(60)接受系统来的复位信号的控制和时钟信号的输入，其工作允许端与比较·延迟电路(2)的比较输出端相连接，其状态输入端接该多路选择器(70)的输出端和其输出端接输出电路(80)的输入端；多路选择器(70)的输入端“1”与输出电路(80)的输出端连接，而其输入端“0”则与系统设定的初始状态值信号相连接，其输出端接移位寄存器(60)的状态输入端。

3．根据权利要求2所述的结构简单的伪随机噪声序列发生器，其特征在于所说的N比特线性序列移位寄存器(60)由N个D触发器首尾相链接而成。

4．根据权利要求2或3所述的结构简单的伪随机噪声序列发生器，其特征在于所说的输出电路(80)为一异或门，该异或门的输入端数M小于该移位寄存器(60)的阶数N，且按该伪随机噪声序列生成的线性递推式，从构成该移位寄存器(60)的相应位的D触发器的输出端抽头与异或门的输入端相连接。

5．根据权利要求1所述的结构简单的伪随机噪声序列发生器，其特征在于所说的比较·延迟电路(2)，其包括依次以电路相联结的N比特比较器(50)和D触发器(90)；该比较器(50)的二输入端分别输入来自系统馈入的设定偏置值信号和计数电路(1)的计数状态值信号；该D触发器(90)接受系统的复位信号的控制和时钟信号的输入。

6．根据权利要求1所述的结构简单的伪随机噪声序列发生器，其特征在于所说的计数电路(1)，其包括依次以电路联结并构成环路的多路选择器(20)、N比特二进制计数器(10)和加法器(30)；该多路选择器(20)接受来自系统设定的置数信号的控制，其输入端“0”接收系统设定的N个0状态信号，输入端“1”连接该加法器(30)的输出端，而其输出端则连接该计数器(10)的计数状态输入端；该计数器(10)接受系统复位信号的控制和时钟信号的输入，其输出计数值与系统设定N位全“1”数据分别送入加法器(30)的两个输入端。

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