CN107850998A

CN107850998A - 随机并行微处理器

Info

Publication number: CN107850998A
Application number: CN201680038921.4A
Authority: CN
Inventors: J·多瑞乐兹; P·柏斯司乐瑞
Original assignee: Centre National de la Recherche Scientifique CNRS; College de France
Current assignee: Centre National de la Recherche Scientifique CNRS; College de France
Priority date: 2015-06-29
Filing date: 2016-06-17
Publication date: 2018-03-27
Anticipated expiration: 2036-06-17
Also published as: KR102557733B1; EP3314394A1; JP6916119B2; FR3038084B1; CN107850998B; FR3038084A1; US10437561B2; JP2018525726A; EP3314394B1; WO2017001212A1; US20180196642A1; KR20180021744A

Abstract

本发明的实施方式涉及随机型微处理器。该微处理器包括基本随机计算模块(1)，其能够接收两个随机的和独立的二进制输入信号(A、B)作为输入的，每一个输入信号代表两个相应给定的输入概率值的二进制编码，并且能够生成随机二进制输出信号(C)作为输出。该基本模块包括：可编程逻辑单元(2)，能够组合两个输入信号(A、B)以生成输出信号(C)；可寻址存储器(3)，能够存储由逻辑单元(2)生成的输出信号(C)编码的输出概率值；第一随机时钟(4)，能够产生第一时钟信号(CLK1)；第二随机时钟(5)，能够产生第二时钟信号(CLK2)。

Description

随机并行微处理器

技术领域

本发明涉及一种随机型微处理器，特别地使得执行并行计算成为可能。其特别适用于大量使用概率计算和不确定性管理的领域，例如金融市场、宏观经济建模、天气预报、长期演化建模。其还适用于使用学习方法的领域，例如在遗传算法的情形下，特别是用于机器人和人工智能的遗传算法。其还适用于密码领域。一般来说，本发明适用于需要进行密集的概率计算或随机计算的任何领域。

背景技术

当前，在公知的计算机系统中使用的传统微处理器在计算速度方面已经达到了物理上限。

事实上，光速对时钟时序施加了上限。自2000年以来，传统的微处理器时钟的时序一直停滞在大约3或4GHz。

此外，这些传统的微处理器在小型化方面也已经达到了物理下限。

事实上，集成电路的蚀刻尺寸没有下降到10nm这一障碍之下，在10nm以下逻辑电路的行为变得不稳定且不确定。因此，逻辑电路不能进一步小型化而不破坏其可靠性。

为了超越这些限制并且满足不断增长的对计算能力需求，大量的处理器可以并行操作。但是，基于这种操作的系统是昂贵的、笨重的，需要适当的基础设施并消耗大量的能量。

此外，更具体地就能源消耗而言，热噪声的概念起着重要的作用。事实上，在热噪声“障碍”以下，不再可能从构成传统微处理器的绝大部分组件的晶体管获得确定性行为。

此外，当前，越来越多的应用程序正在大量地利用概率计算和不确定性管理。当这些应用程序在传统的计算机系统上被执行时，在计算能力方面这些应用程序是成本高昂的，因为后者被设计为完全确定地工作。

然而不管应用领域如何，根据集群或超级计算机类型的体系结构，在关于基础设施和能源消耗而言的非常昂贵的设施中，以特别是对“多核”的空气调节和及制冷有着巨大需求，目前正在通过包括大量互连的处理器的确定性机器来进行利用大规模概率模型的模拟。

发明内容

因此，本发明的目的之一是解决上述的问题。因此，本发明特别旨在提出一种微处理器，通过摒弃完全确定性操作的限制，使得解决上述技术锁定成为可能。

因此，根据一个方面，本发明涉及一种微处理器，包括至少一个基本随机计算模块，该模块能够接收两个随机的和独立的二进制输入信号作为输入，并且能够从两个输入信号生成随机的二进制输出信号作为输出，每一个输入信号代表两个相应给定的输入概率值的二进制编码，。

基本模块包括至少一个可编程逻辑单元，能够根据至少一个确定的逻辑功能组合两个输入信号以生成输出信号，使得输出信号作为给定输入概率值的函数的输出概率值的的二进制编码。

基本模块还包括至少一个可寻址存储器，能够存储由逻辑单元生成的输出信号编码的输出概率值。

基本模块还包括至少一个第一随机时钟，能够产生第一随机脉冲时钟信号，以便在存储器中控制由逻辑单元产生的输出信号编码的输出概率值的写入速度。

基本模块还包括至少一个第二随机时钟，能够产生第二随机脉冲时钟信号以控制存储器的读取速度，以便在给定的时间窗口上提供存储在存储器中的输出概率值的当前评估。

根据某些实施例，微处理器还包括以下特征中的一个或多个，其单独考虑或根据所有技术上可能的组合：

-基本模块一方面能够接收随机的和独立的二进制输入信号作为输入，每一个输入信号分别代表两个给定输入概率值的随机脉冲二进制编码或电报时间二进制编码，以及另一方面生成电报类型或脉冲类型的随机二进制输出信号作为输出，并且逻辑单元能够根据确定的逻辑功能组合两个输入信号以产生输出信号，使得输出信号表示作为所述给定输入概率值的函数的输出概率值的随机脉冲二进制编码或者电报时间二进制编码；

-逻辑单元能够根据乘积、求和以及除法功能中的一个或几个组合这两个输入信号来生成输出信号，使得由输出信号编码的输出概率值分别对应于由两个输入信号分别编码的输入概率值的乘积、求和以及除法；

-微处理器包括如上所述的几个基本模块，并能够通过从所述基本模块中确定的至少两个基本模块并行地生成至少两个输出信号，以便允许并行地执行至少两个对应的随机计算；

-至少两个确定的基本模块相互连接以允许信号在它们之间交换；

-两个互连的基本模块中的至少一个的存储器能够存储与在两个互连的基本模块之间的输入和输出信号的互连和交换相关的互连指令；

-微处理器包括至少两个远程基本模块，以及一个或多个可寻址的开关盒，以允许输入和输出信号在两个远程基本模块之间交换；

-微处理器包括一个或多个随机信号发生器，每个能够生成随机的二进制信号，该二进制信号产生与二进制数关联的概率值的二进制编码，并且基本模块能够接收由随机信号生成器生成的两个随机的和独立的二进制输入信号作为输入。

根据第二方面，本发明还涉及一种计算机系统，其包括能够存储指令的至少一个中央存储器和能够执行存储在中央存储器中的指令的至少一个中央处理单元，中央存储器处理单元包括如上所述的至少一个微处理器。

因此，根据本发明的微处理器在相同的基底上组合了具有确定性行为的传统组件，诸如逻辑门、可寻址存储器和开关，以及具有随机行为的纳米组件，这使得在概率计算方面显著提高性能水平成为可能，同时减少制造、维护、操作和能源消耗成本。

对于具有多个并行运行的基本模块的架构而言，本发明的随机微处理器在同一个集成电路内集合了大量的的时钟生成随机事件和组件，以及大量的存储器和逻辑电路。

事件的随机性消除了同步锁定并使得进行大量的并行运算成为可能。

事实上，使用随机时钟所允许的高度并行性大大提高了性能水平。

因此，相对于具有常规架构的微处理器，根据本发明的微处理器使得更快地显示概率性的和随机性的计算成为可能。

更一般地，摒弃传统微处理器的完全确定性的和可预测的操作约束，允许使用根据发明的微处理器以非常大规模地生成和模拟随机过程，从而使得能够极大地扩展复杂现象的蒙特卡洛(Monte Carlo)型模拟的应用领域，以及解决或逼近与大量的随机变量有关的概率推理问题(例如那些由金融市场、宏观经济模型、天气预报或长期演化模型所提出设置的问题)。

根据本发明的微处理器还使得能够以非算法或部分算法的方式生成提取自任何分布的随机数字。

附图说明

本发明的特征和优点将通过参考以下所附附图并阅读仅作为非限制性示例而提供的以下描述得以呈现：

图1是根据本发明的一个示例的微处理器中的基本随机计算模块的架构的示意图；

图2至图6是形成根据本发明的微处理器中的基本随机计算模块的可编程逻辑单元的全部或一部分的基本逻辑组件的示例的示意图。

具体实施方式

根据本发明的微处理器包括至少一个基本随机计算模块1，如图1中的一个示例所示。

该基本模块能够接收两个输入信号A、B或更多个输入信号作为输入。

这些输入信号A、B是随机的和独立的二进制信号，每个分别代表两个给定输入概率值的二进制编码。

可以使用用于概率值的两类基本编码：随机脉冲编码和电报时间编码(telegraphic temporal coding)。

利用随机脉冲编码，信号有一系列的超短脉冲，使得在任何时刻观察脉搏的可能性取决于被编码的概率值。

因此，利用这种类型的编码，在确定的时间间隔期间观察到的脉冲数量提供了编码概率值的估计。就脉冲的平均频率而言，确定的时间间隔越大，概率值的编码的精度越大。

利用电报时间编码，信号随机地在两个0和1状态之间交替，使得累计时间等于被编码的概率值，在累计时间期间，信号相对于所确定的观察时间间隔的总体持续时间处于完全无礼的副本中，例如状态1。

这两种类型的概率值的编码是互补的。他们都是基于二进制电信号，因此与传统的逻辑电路兼容。

在一个脉冲信号中的两个连续脉冲之间，或在一个电报信号中的两个状态转换之间的时间间隔的统计分布上没有理论限制。

特别地，根据泊松统计的分布是完全适合的。在这种情况下，生成随机脉冲的时钟将由单个参数定义：平均频率。脉冲的持续时间可以尽可能短，但必须保持足以允许开关的状态转换。

负责组件的随机行为的物理过程必须彼此相对独立。特别是，他们不可以创建两个独立信号之间的时间相关。

根据本发明的微处理器可以包括一个或多个随机信号发生器，图1中未示出，每个随机信号发生器使得能够利用与二进制数相关联的概率值，例如根据上述类型之一生成随机二进制信号，该随机二进制信号生成二进制编码。基本模块1然后接收由随机信号发生器生成的输入信号A、B作为输入。

基本模块1能够从两个输入信号A、B生成至少一个随机的二进制输出信号C作为输出。

该基本模块1还包括至少一个可编程逻辑单元2。

该逻辑单元2包括按照确定的逻辑架构进行组织的特定数量的传统逻辑组件，使得能够根据从输入信号A、B的组合确定的至少一个逻辑函数生成输出信号C。

因此，输出信号C代表输出概率值的二进制编码，该输出概率值是分别由输入信号A、B编码的输入概率值的函数。

取决于逻辑单元2所执行的函数，以及取决于输入信号A的性质和输入信号B的性质，输出信号C表示作为输入概率值的函数的输出概率值的随机脉冲二进制编码或电报时间二进制编码。

图2至图6示出了能够形成基本模块1的逻辑单元2的全部或一部分的基本逻辑组件的示例。

通常，根据本发明的微处理器必须能够实现使用随机信号A、B执行任何类型的概率计算。然而在概率理论上，所有的计算都是基于三条法则的组合，这三条法则说起来简单，但是其证明用传统的微处理器来实现成本很高。

第一条法则是乘法法则或者贝叶斯法则，根据这一法则，两个变量A、B的联合概率等于两个变量A、B中的第一个变量的概率与受第一个约束的、另一个变量的概率相乘的乘积：

P(A & B)＝P(A)·P(B|A)＝P(B)·P(A|B)

第二条法则是求和法则或者边缘化法则，根据这一法则，对于第二变量B的所有可能的值来说，在第一变量A上的概率分布等于第一变量A和第二变量B的联合概率的和。因此，如果第二个变量B可以从1到n取n个值，则求和法则给出：

P(A)＝P(A & B＝1)+P(A & B＝2)+...+P(A & B＝n-1)+P(A & B＝n)

第三条法则是规范化法则。它来自于强加于概率理论上的约束，根据这一理论，一个变量的所有可能的值的概率的总和必须等于1。然而，通常更容易将计算执行到乘法因子内。因此，该规范化法则利用将成比例的中间计算的结果除以归一化因子，使得该变量的所有可能值的概率的最终和等于1。

因此，根据本发明的微处理器必须能够对代表概率值的随机物理信号实施等效的乘积、求和和除法运算。

这三个运算可以通过执行于逻辑单元2中的逻辑电路来执行，利用如前所述的电报或脉冲类型的两个随机或任意信号作为输入。

作为示例，如图2和图3所示，可以通过“与(AND)”逻辑门，利用二者都是电报类型(图3)、或者一个是电报类型而另一个是脉冲类型(图2)的两个独立的随机信号作为输入实现乘积。

因此，在图2的示例中，“与”逻辑门接收电报信号A和脉冲信号B作为输入，其中电报信号A的为1的概率表示为P(A＝1)，以及脉冲信号B的平均频率表示为F_B。这两个输入信号A和B是随机的和独立的。

输出信号C则是一个随机脉冲信号，其平均频率F_C是输入脉冲信号B的平均频率与输入电报信号A的为1的概率的乘积：

F_C＝F_B·P(A＝1)

换言之，输出信号C的平均频率F_C等于输入信号B的平均频率F_B跟输入信号A在状态1所占据的时间与总体观测时间的比值相乘的乘积。

此外，如图2中的示例所示，“与”逻辑门构成基本逻辑组件，使得将电报类型的输入信号A或B转换为脉冲类型的输出信号C成为可能。

在图3的示例中，“与”逻辑门接收两个电报信号A和B作为输入，其相应为1的概率表示为P(A＝1)和P(B＝1)。两个输入信号A和B是随机的和独立的。

输出信号C则是一个随机的电报信号，其为1的概率是输入电报信号A的为1的概率与输入电报信号B的为1的概率的乘积：

P(C＝1)＝P(A＝1)·P(B＝1)

换言之，输出信号C这样的：其在状态1上所占据的时间与总体观测时间的比值等于输入信号A在状态1上所占据的时间与总体观测时间的比值跟输入信号B所占据的时间与总体观测时间的比值相乘的乘积。

回想一下，只要如上所述的生成随机信号A、B的基础物理过程的时间独立条件得以遵守，上述情况就是真实的。

作为示例，如图4所示，求和可以通过“或(OR)”逻辑门，利用二者都是脉冲类型的两个独立的随机信号A和B(即时间上去相关的)作为输入来完成。

因此，在图4的这个示例中，“或”逻辑门接收这两个脉冲信号A和B作为输入，其相应的平均频率表示为F_A和F_B。这两个输入信号A和B是随机的和独立的。

输出信号C则是一个随机脉冲信号，其平均频率F_C为输入脉冲信号A和B的相应平均频率的和：

F_C＝F_A+F_B

作为一个示例，如图5所示，除法运算可以通过开关逻辑门(1位存储器)，利用两个在时间上去相关的随机信号A和B作为输入来完成，随机信号A和B都是脉冲类型，一个在输入端S(“设置”)上，另一个在输入端R(“复位”)上。

在图5的这个示例中，开关接收两个脉冲信号A和B作为输入，其相应的平均频率被表示为F_A和F_B。这两个输入信号A和B是随机的和独立的。

输出信号C则是一个随机的电报信号，其分数，即输出信号C为1的概率与该输出信号C为0的概率的比值，等于输入信号A的平均频率与输入信号B的平均频率的比值：

P(C＝1)/P(C＝0)＝F_A/F_B

换言之，获得电报类型的输出信号C使得平均而言，在状态1上所占据的时间与在状态0上所占据的时间的比值等于输入脉冲信号A和B的平均频率F_A和F_B的商。

此外，如图5中的示例所示，开关或1位存储器，构成基本逻辑组件，使得将脉冲类型的输入信号A或B转换成电报类型的输出信号C成为可能。

在图6的示例中，两个随机的和独立的输入电报信号A和B都是首先经由通过第一“与”逻辑门而被组合在一起的，就像在示例图3中一样。

并行地，分别与输入信号A和B互补的两个输入电报信号和同样是随机的和独立的，经由通过第二“与”逻辑门被组合在一起，如同在图3的示例中那样。

第一和第二“与”逻辑门的输出随机电报信号每一个在两个另外的“与”逻辑门中与一个随机脉冲信号重新组合。作为这另外的“与”逻辑门的输出，获得两个随机脉冲信号，其经由通过开关(或1位存储器)而组合在一起，就像在图5的示例中那样。

该开关的输出信号C则是一个随机的电报信号，其分数，即输出信号C为1的概率与输出信号C为0的概率的比值，等于输入电报信号A和B的比值的乘积：

P(C＝1)/P(C＝0)＝[P(A＝1)/P(A＝0)]·[P(B＝1)/P(B＝0)]

再次参考图1，基本模块1还包括至少一个可寻址存储器3，其使得存储由逻辑单元2生成的输出信号C编码的输出概率值成为可能。

第一随机时钟4用于控制存储器2中的写入。为此，第一时钟4产生第一随机脉冲时钟信号CLK1，该时钟信号CLK1作为输入与逻辑单元2的输出信号C并行地被存储器3接收。因此，信号CLK1的脉冲使得控制由输出信号C编码的输出概率值的写入成为可能。

第二随机时钟5用于控制存储器3中的读取。为此，第二时钟5产生被存储器3接收的第二随机脉冲时钟信号CLK2。因此，信号CLK2的脉冲使得在给定的时间窗口上提供存储在存储器3中的输出概率值的当前评估成为可能。

要执行复杂的概率计算，大量的求和、乘积和除法运算是必要的。在这种情况下，根据本发明的微处理器包括互连的如上所述的多个基本模块1。每一个基本模块1因而构成基本的随机性计算单元。

在这种情况下，参考随机并行微处理器。后者能够经由由其所包括的基本模块1的集合确定的多个基本模块1并行地生成多个输出信号C，以便允许并行地执行多个随机计算，每一个随机计算对应于确定的基本模块1中的一个。

因此，根据本发明的具有多个互连的基本模块1的微处理器包括一个或多个随机组件、一个或多个开关、多个可寻址存储器3、以及在各种可编程逻辑单元2中实施的各种逻辑电路。

在逻辑单元2中实施的逻辑电路定义了可以由相应的基本模块1执行的功能。

基本模块1之间的互连得以实现使得在基底上物理上相邻的两个基本模块1可以交换输入和输出信号A、B、C。

特别地，与另一基本模块1互连的基本模块1的存储器3包含这样的互连指令，其涉及两个基本模块1交换输入和输出信号A、B、C以及将这些信号从一个基本模块传送到另一个的方式。

此外，任一基本模块1的存储器3都包含由逻辑单元2应用于输入信号A、B的功能的规范，以便获得输出信号C。

此外，微处理器在随机基本模块1外部还包括一个或多个地址解码电路、以及用于存储器3的同步读取和写入周期的确定性的时钟。

为了远程基本模块1之间的交换，可以提供可寻址的开关盒，以允许在这些远程基本模块1之间进行输入和输出信号A、B、C的交换。

相邻或者远程基本模块1之间的互连使得传递两种类型的信号成为可能：随机电报信号(例如那些作为开关的输出而生成的信号)，以及随机脉冲信号(例如那些由随机时钟生成的信号)。

为了初始化和修改可寻址存储器3的内容，可以使用各种具体的输入/输出模块。因此，对于编程，可以将根据本发明的微处理器与常规计算机连接。在这种情况下，微处理器被认为是密集型概率计算中的专用外设。

因此，根据本发明的随机并行微处理器在同一基底上组合了能够利用典型的场效应晶体管技术(FET、MOSFET)制造的具有确定性行为的传统组件和用于生成随机信号的具有随机行为的纳米组件，传统组件例如逻辑门、可寻址存储器和开关，这些随机信号能够由传统的逻辑电路组合和操纵。

可以使用不同的物理处理器来产生具有纳米级尺寸的随机时钟和组件：隧道效应、光子捕获或透射，或者简单地利用动力不足的或纳米级晶体管的不稳定行为。

这种随机的并行微处理器使得以最基础的等级描绘和操纵概率分布成为可能：电信号等级和纳米组件等级。随机电信号实际上构成了概率信息的一个天然基底。

提供本说明书作为示例，并不是针对本发明进行限制。

尤其是，图2至图6中所示的简单逻辑电路仅仅是可以在根据本发明的微处理器的基本模块1的可编程逻辑单元2中实施的示例逻辑电路。

Claims

1.一种微处理器，包括至少一个基本随机计算模块(1)，所述基本随机计算模块能够接收两个随机的和独立的二进制输入信号(A、B)作为输入，并且能够从两个输入信号(A、B)生成至少一个随机二进制输出信号(C)作为输出，所述两个随机的和独立的二进制输入信号中的每一个代表两个相应给定输入概率值的二进制编码，所述基本模块(1)包括：

至少一个可编程逻辑单元(2)，能够根据至少一个确定的逻辑功能组合两个输入信号(A、B)以生成输出信号(C)，使得所述输出信号(C)表示作为所述给定输入概率值的函数的输出概率值的的二进制编码；

至少一个可寻址存储器(3)，能够存储由所述逻辑单元(2)生成的输出信号(C)编码的输出概率值；

至少一个第一随机时钟(4)，能够产生第一随机脉冲时钟信号(CLK1)以控制由所述逻辑单元(2)生成的输出信号(C)编码的输出概率值在所述存储器(3)中的写入速度；

至少一个第二随机时钟(5)，能够产生第二随机脉冲时钟信号(CLK2)以控制所述存储器(3)的读取速度，以便在给定的时间窗口，提供存储在所述存储器(3)中的输出概率值的当前评估。

2.如权利要求1所述的微处理器，其中所述基本模块(1)一方面能够接收随机的和独立的二进制输入信号(A、B)作为输入，并且另一方面能够生成电报类型或脉冲类型的随机二进制输出信号(C)作为输出，所述随机的和独立的二进制输入信号中的每一个分别代表所述两个给定输入概率值的随机脉冲二进制编码或者电报时间二进制编码，并且其中所述逻辑单元(2)能够根据所述确定的逻辑功能组合所述两个输入信号(A、B)以生成所述输出信号(C)，使得所述输出信号(C)表示作为所述给定输入概率值的函数的输出概率值的随机脉冲二进制编码或者电报时间二进制编码。

3.如权利要求1和2中任一项所述的微处理器，其中所述逻辑单元(2)能够根据乘积、求和以及除法功能中的一个或多个组合所述两个输入信号(A、B)以生成所述输出信号(C)，使得由所述输出信号(C)编码的输出概率值分别对应于分别由所述两个输入信号(A、B)编码的所述输入概率值的乘积、求和以及除法。

4.如权利要求1至3中任一项所述的微处理器，所述微处理器包括如权利要求1至3中任一项所述的多个基本模块(1)，所述微处理器能够经由从所述基本模块(1)之中确定的至少两个基本模块(1)并行地生成至少两个输出信号(C)，以便允许并行地执行至少两个对应的随机计算。

5.如权利要求4所述的微处理器，其中所确定的所述至少两个基本模块(1)互连以允许信号在所确定的所述至少两个基本模块(1)之间进行交换。

6.如权利要求5所述的微处理器，其中两个互连的所述基本模块(1)中的至少一个的所述存储器(3)能够存储与两个互连的所述基本模块(1)之间的输入和输出信号(A、B、C)的互连和交换相关的互连指令。

7.如权利要求4至6中任一项所述的微处理器，所述微处理器包括至少两个远程基本模块(1)，以及一个或多个可寻址开关盒，以便允许输入和输出信号(A、B、C)在所述两个远程基本模块(1)之间进行交换。

8.如权利要求1至7中任一项所述的微处理器，所述微处理器包括一个或多个随机信号发生器，所述随机信号发生器中的每一个能够生成随机二进制信号，所述随机二进制信号生成与二进制数相关联的概率值的二进制编码，并且所述基本模块(1)能够接收由所述随机信号发生器生成的两个随机的和独立的二进制输入信号(A、B)作为输入。

9.一种计算机系统，包括能够存储指令的至少一个中央存储器以及能够执行存储于所述中央存储器中的指令的至少一个中央处理单元，所述中央处理单元包括如权利要求1至8中任一项所述的至少一个微处理器。