JP2018525726A - 並列確率的マイクロプロセッサ - Google Patents

Abstract

【課題】本発明は、確率的タイプのマイクロプロセッサに関する。【解決手段】マイクロプロセッサは、入力として、それぞれが２つの所与の入力確率値のバイナリコーディングをそれぞれ表す２つのランダムかつ独立バイナリ入力信号（Ａ、Ｂ）を受信でき、出力として、ランダムバイナリ出力信号（Ｃ）を生成できる確率的計算基本モジュール（１）を備える。基本モジュールは、−２つの入力信号（Ａ、Ｂ）を合成して出力信号（Ｃ）を生成できるプログラマブルロジックユニット（２）と、−ロジックユニット（２）により生成された出力信号（Ｃ）によりコード化された出力確率値を格納できるアドレス指定可能メモリ（３）と、−第１クロック信号（ＣＬＫ１）を作成できる第１確率的クロック（４）と、−第２クロック信号（ＣＬＫ２）を作成できる第２確率的クロック（５）と、を備える。【選択図】図１

Description

本発明は、確率的タイプ（type stochastique）のマイクロプロセッサに関し、特に、並列計算を行うことを可能にするマイクロプロセッサに関する。本発明は、金融市場、マクロ経済モデル、天気予報、ロングタームエボルーションモデルなどの、確率の計算（calcul de probabilite’）および不確定性の管理（la gestion de l'incertitude）が頻繁に使用される分野に対して特に適用可能である。本発明は、また、学習法（me’thodes d'apprentissage）が使用される分野、例えば、特に、ロボット工学および人工知能における遺伝的アルゴリズム（algorithmes ge’ne’tiques）の場合にも適用可能である。また、暗号化の分野に対しても適用可能である。一般的に、本発明は、確率のまたは確率的性質の集中計算（calculs intensifs de nature probabiliste ou stochastique）が必要とされるいかなる分野にも適用可能である。

現在、周知のコンピュータシステムにおいて使用されるクラシックマイクロプロセッサ（microprocesseurs classiques）は、計算速度の点において物理的上限に達している。

実際には、光の速度は、クロックタイミングに上限境界（borne supe’rieure）を課す。２０００年代以降、クラシックマイクロプロセッサのクロックのタイミングは、３または４ＧＨｚ程度で停滞している。

更に、これらのクラシックマイクロプロセッサは、小型化（miniaturisation）の点においても物理的下限に達する。

実際には、集積回路のエッチング寸法は、１０ｎｍのレベルより下がらず、それより下では、ロジック回路の動作が不安定になり確定的でなくなる（non de’terministe）。したがって、ロジック回路は、その信頼性を損ねることなく更に小型化することはできない。

これらの限界を越え、計算力に対してますます高まる需要に対応するために、多数のプロセッサを並列に動作させることができる。しかし、この動作に基づくシステムは、高額かつ煩雑であり（volumineux）、適切な基盤（infrastructure）を必要とし、大量のエネルギを消費する。

更に、より具体的にはエネルギ消費に関して、熱雑音（bruit thermique）の概念が重要な役割を果たす。実際には、熱雑音「レベル」より下では、クラシックマイクロプロセッサの構成要素の大半を構成するトランジスタから、確定的動作を得ることはもはや不可能である。

更に現在、増大しつつあるアプリケーションは、確率の計算および不確定性の管理（gestion de l'incertitude）を大量に引き起こす。これらのアプリケーションは、クラシックコンピュータシステム上で実施される場合、コンピュータシステムが完全に確定的に作用する（fonctionner）ように設計されているので、計算能力の点において非常に高額なものとなる。

しかし、実際、アプリケーションの分野に関係なく、大規模な確率モデルのシミュレーションは、特に「マルチコア」の空調および冷却をかなり必要とするインフラおよびエネルギ消費の点で非常に高額な設備において、クラスタまたはスーパーコンピュータタイプのアーキテクチャに従って、相互接続された多数のプロセッサを備える確定的マシンにより実現されている。

したがって、本発明の目的の１つは、上述した問題を解決することである。このように、本発明は、特に、完全に確定的な動作の制約を放棄することにより、上記の技術的障壁を解決することを可能にするマイクロプロセッサを提案することを目的とする。

したがって、本発明は、第１態様によれば、入力として、それぞれが２つの所与の入力確率値のバイナリコーディングをそれぞれ表す（repre’sant chacun un codage binaire respectivement de deux valeurs de probabilite’ en entre’e donne’es）、少なくとも２つのランダムかつ独立バイナリ入力信号を受信でき、出力として、２つの入力信号から少なくとも１つのランダムバイナリ出力信号を生成できる、少なくとも１つの確率的計算基本モジュールを備えるマイクロプロセッサに関する。

基本モジュールは、出力信号が、所与の入力確率値に関連する出力確率値（une valeur de probabilite en sortie fonction des valeurs de probabilite’ en entre’e donne’es）のバイナリコーディングを表すように、２つの入力信号を合成して、少なくとも１つの決定されたロジック関数に従う（selon）出力信号を生成できる、少なくとも１つのプログラマブルロジックユニットを備える。

基本モジュールは、また、ロジックユニットにより生成された出力信号によりコード化された出力確率値を格納（stocker）できる少なくとも１つのアドレス指定可能メモリ（me’moire adressable）も備える。

基本モジュールは、更に、ロジックユニットにより生成された出力信号によりコード化された出力確率値の、メモリにおける書き込み速度を制御するための第１ランダムインパルスクロック信号を作成できる少なくとも１つの第１確率的クロックを備える。

基本モジュールは、また、メモリに格納された出力確率値の、所与の時間帯における現在の評価（e’valuation courante）を提供するように、メモリの読み取り速度を制御するための第２ランダムインパルスクロック信号を作成できる少なくとも１つの第２確率的クロックも備える。

ある実施の形態によれば、マイクロプロセッサは、更に、単独で考察されるか、またはすべての技術的に可能な組み合わせによる、下記の特徴の１つまたは複数を有する。

−基本モジュールは、一方では、入力として、それぞれが２つの所与の入力確率値の確率的インパルスバイナリコーディング（codage binaire impulsionnel stochastique）または電信時間バイナリコーディング（codage binaire temporel te’le’graphique）をそれぞれ表すランダムかつ独立バイナリ入力信号を受信でき、他方では、出力として、電信またはインパルスタイプのランダムバイナリ出力信号を生成でき、ロジックユニットは、出力信号が、所与の入力確率値に関連する出力確率値の確率的インパルスバイナリコーディングまたは電信時間バイナリコーディングを表すように、２つの入力信号を合成して、決定されたロジック関数に従う出力信号を生成できる。

−ロジックユニットは、出力信号によりコード化された出力確率値が２つの入力信号によりそれぞれコード化された入力確率値の積、和、および除法にそれぞれ対応するように、２つの入力信号を合成して、積、和、および除法関数の１つまたは複数に従う出力信号を生成できる。

−マイクロプロセッサは、複数の上記のような基本モジュールを備えており、少なくとも２つの対応する確率的計算を並列して実施できるように、前記基本モジュールから決定された少なくとも２つの基本モジュールを介して、少なくとも２つの出力信号を並列して生成できる。

−少なくとも２つの決定された基本モジュールは、それらの間で信号が交換されることを可能とするように相互接続される。

−相互接続された２つの基本モジュールの少なくとも１つのメモリは、相互接続された２つの基本モジュール間の相互接続と入力および出力信号の交換とに関する相互接続指令を格納できる。

−マイクロプロセッサは、少なくとも２つの離れた基本モジュールと、２つの離れた基本モジュール間で、入力および出力信号が交換されることを可能にするように、１つまたは複数のアドレス指定可能スイッチボックス（boi^tes d’interrupteurs）と、を備える。

−マイクロプロセッサは、１つまたは複数のランダム信号生成器を備えており、各信号生成器は、二進数と関連付けられた確率値のバイナリコーディングを表すランダムバイナリ信号を生成でき、基本モジュールは、入力として、ランダム信号生成器により生成された２つのランダムかつ独立バイナリ入力信号を受信できる。

本発明は、また、第２態様によれば、コンピュータシステム（syste’me informatique）にも関し、コンピュータシステムは、指令を格納できる少なくとも１つの中央メモリ（me’moire centrale）と、中央メモリに格納された指令を実行できる少なくとも１つの中央演算装置と、を備えており、中央演算装置は、上記のような、少なくとも１つのマイクロプロセッサを備える。

このように、本発明に係るマイクロプロセッサは、ロジックゲート、アドレス指定可能メモリおよびスイッチなどの確定的動作を有するクラシック構成要素と、ランダム動作を有するナノ構成要素（nano-composants）と、を同一基板上で合成して、製造、保守、運用およびエネルギ消費のコストを削減しつつ、確率計算における性能レベルを相当に増大させることを可能にする。

複数の基本モジュールが並列に動作するアーキテクチャの場合、本発明の確率的マイクロプロセッサは、多数のメモリおよびロジック回路と共に、多数のクロックおよびランダム事象を生成する構成要素を同一集積回路内に集約する。

事象の確率的性質は、同期ロックを除去し（supprime）、多数の動作を並列に行うことを可能にする。

実際、ランダムクロックを使用できる高度な並行処理（le haut degre’ de paralle’lisme qu'autorise l'utilisation d'horloges ale’atoires）は、性能レベルを大幅に増大する。

このように、従来のアーキテクチャを有するマイクロプロセッサに対して、本発明に係るマイクロプロセッサは、確率および確率的計算を、格段に速く行う（effectuer）ことを可能にする。

より一般的には、クラシックマイクロプロセッサの完全に確定的および予測可能な作用（fonctionnement）の制約を放棄することより、本発明に係るマイクロプロセッサを、非常に大きな規模で、確率的プロセスを生成かつシミュレートするために使用することを可能にし、それにより、複雑な現象のモンテカルロタイプのシミュレーションの適用分野を大幅に拡大し、金融市場、マクロ経済モデル、天気予報、またはロングタームエボルーションモデルにより示されるような、多数のランダム変数に関連する確率推論問題を解決またはそれにアプローチすることを可能にする。

本発明に係るマイクロプロセッサは、更に、非アルゴリズム的、または部分的にアルゴリズム的な方法で、任意の分布から引き出される乱数を生成することを可能にする。

本発明に係るマイクロプロセッサの一例における確率的計算基本モジュールのアーキテクチャを示す概略図である。 本発明に係るマイクロプロセッサにおける確率的計算基本モジュールのプログラマブルロジックユニットのすべてまたは一部を形成する基本ロジック構成要素の例を示す概略図である。 本発明に係るマイクロプロセッサにおける推論計算基本モジュールのプログラマブルロジックユニットのすべてまたは一部を形成する基本ロジック構成要素の例を示す概略図である。 本発明に係るマイクロプロセッサにおける推論計算基本モジュールのプログラマブルロジックユニットのすべてまたは一部を形成する基本ロジック構成要素の例を示す概略図である。 本発明に係るマイクロプロセッサにおける推論計算基本モジュールのプログラマブルロジックユニットのすべてまたは一部を形成する基本ロジック構成要素の例を示す概略図である。 本発明に係るマイクロプロセッサにおける推論計算基本モジュールのプログラマブルロジックユニットのすべてまたは一部を形成する基本ロジック構成要素の例を示す概略図である。

本発明の特徴と利点は、非制限的な例としてのみのために提供される下記の記述を、下記の付随する図面を参照して読むことにより明白となろう。

本発明に係るマイクロプロセッサは、図１における１つの例に例示されるように、少なくとも１つの確率的計算基本モジュール１を備える。

この基本モジュールは、入力として、２つの入力信号ＡおよびＢ、またはそれ以上の信号を受信できる。

これらの入力信号ＡおよびＢは、ランダムかつ独立バイナリ信号であり、それぞれは、２つの所与の入力確率値（deux valeurs de probabilite’ en entre’e donne’es）のバイナリコーディングをそれぞれ表す。

確率値に対する基本コーディングの２つのタイプ、すなわち、確率的インパルスコーディング（codage impulsionnel stochastique）および電信時間コーディング（codage temporel te’le’graphique）を使用できる。

確率的インパルスコーディングでは、任意の時間にパルスを観測する可能性がコード化された確率値に関連するように、信号は、一連の超短パルスを有する。

このように、このタイプのコーディングでは、決定された時間間隔の間に観測されるパルス数は、コード化された確率の値の推定値を提供する。パルスの平均周波数を考慮すると、決定された時間間隔が長いほど、確率値のコーディングの精度はより高くなる。

電信時間コーディングでは、決定された観測時間間隔の合計持続時間に対する、信号が状態１である累積時間の比が、コード化された確率値に等しくなるように、信号は、０の状態と１の状態との２つの状態間でランダムに切り替わる。

確率値のコーディングのこれらの２つのタイプは相補的である。両者はバイナリ電気信号に基づいており、したがって、クラシックロジック回路と互換性がある。

インパルス信号における２つの連続するパルス間の、または電信信号における２つの状態遷移間の時間間隔の統計的分布に対する理論的制約はない。

特に、ポアソン統計に従う分布は、完全に適切である。この場合、確率的パルスを生成するクロックは、単一のパラメータ、すなわち、平均周波数により定義される。パルスの持続時間は、可能な限り短くてよいが、スイッチの状態遷移を可能にする程度には十分でなければならない。

構成要素のランダム動作の原因となる物理プロセスは、互いに対して独立でなければならない。特に、物理プロセスは、２つの個別の信号間で時間的相関をなしてはならない。

本発明に係るマイクロプロセッサは、図１には示されていないが、それぞれが、例えば、上記のタイプの１つに従う、二進数に関連付けられた確率値のバイナリコーディングを表すランダムバイナリ信号を生成することを可能にする１つまたは複数のランダム信号生成器を備えてもよい。そして、基本モジュール１は、入力として、ランダム信号生成器により生成された入力信号ＡおよびＢを受信する。

基本モジュール１は、出力として、２つの入力信号ＡおよびＢから、少なくとも１つのランダムバイナリ出力信号Ｃを生成できる。

この基本モジュール１は、また、少なくとも１つのプログラマブルロジックユニット２を備える。

このロジックユニット２は、入力信号ＡおよびＢの組み合わせから決定される少なくとも１つのロジック関数に従う出力信号Ｃを生成することを可能にするように、決定されたロジックアーキテクチャに従って編成された、一定数のクラシックロジック構成要素を備える。

このように、出力信号Ｃは、入力信号ＡおよびＢによりそれぞれコード化された入力確率値の関数である出力確率値のバイナリコーディングを表す。

ロジックユニット２により実現される関数に従って、および入力信号Ａの性質および入力信号Ｂの性質に従って、出力信号Ｃは、入力確率値に関連する出力確率値の確率的インパルスバイナリコーディングまたは電信時間バイナリコーディングを表す。

図２〜図６は、基本モジュール１のロジックユニット２のすべてまたは一部を形成できる基本ロジック構成要素の例を示す。

一般的に、本発明に係るマイクロプロセッサは、ランダム信号ＡおよびＢを使用する確率計算のいかなるタイプをも行うことを可能にしなければならない。しかし、確率論においては、すべての計算は、記述するのは容易であるが、従来のマイクロプロセッサで実装するにはコストがかかる３つの規則（re`gles）の組み合わせに基づいている。

第１の規則は、積の規則、またはベイズの規則であり、それに従うと、２つの変数ＡおよびＢの結合確率（probabilite’ conjointes）は、２つの変数ＡおよびＢのうちの第１の変数の確率に、第１の変数による条件付きの他方の変数の確率を掛けた積に等しい。
Ｐ（Ａ＆Ｂ）＝Ｐ（Ａ）・Ｐ（Ｂ｜Ａ）＝Ｐ（Ｂ）・Ｐ（Ａ｜Ｂ）

第２の規則は、和の規則、または周辺化（marginalisation）規則であり、それに従うと、第１変数Ａ上の確率分布は、第１変数Ａと第２変数Ｂのすべての可能な値に対する第２変数Ｂとの結合確率の和（la somme des probabilite’ conjointes de la premie`re variable A et d'une deuxie`me variable B pour toutes les valeurs possibles de la deuxie`me variable B）に等しい。このように、第２変数Ｂが１からｎのｎ個の値を取ることができる場合、和の規則により、
Ｐ（Ａ）＝Ｐ（Ａ＆Ｂ＝１）＋Ｐ（Ａ＆Ｂ＝２）＋・・・＋Ｐ（Ａ＆Ｂ＝ｎ−１）＋Ｐ（Ａ＆Ｂ＝ｎ）
となる。

第３の規則は、正規化の規則である。これは、確率論において課せられる制約に起因し、それによると、変数の可能な値のすべての確率の和は１に等しくなければならない。しかし、計算を乗法因子内で（a` un facteur multiplicatif pre`s）行うと、より容易であることがよくある。したがって、この正規化の規則は、該変数の可能な値のすべてに対する確率の最終的な和が１に等しくなるように、比例中間計算（calcul interme’diaires proportionnels）の結果を正規化因子で割ることを課する。

このように、本発明に係るマイクロプロセッサは、確率値を表すランダム物理信号に、積、和、および除法演算と同等なことを行うことを可能にしなければならない。

これら３つの演算は、前に見たように、入力として電信またはインパルスタイプの２つの確率的またはランダム信号を使用するロジックユニット２において実装されたロジック回路により行うことができる。

例として、図２および３に例示されるが、積は、入力として両方とも電信タイプの（図３）、または１つが電信タイプで他方がインパルスタイプの（図２）２つの独立ランダム信号を使用する「ＡＮＤ」ロジックゲートにより行うことができる。

このように、図２の例においては、「ＡＮＤ」ロジックゲートは、入力として、１である確率がＰ（Ａ＝１）と記述される電信信号Ａと、平均周波数がＦ_Bと記述されるインパルス信号Ｂを受信する。この２つの入力信号ＡおよびＢはランダムかつ独立である。

そして、出力信号Ｃは、平均周波数Ｆ_Cが、入力インパルス信号Ｂの平均周波数と入力電信信号Ａの１である確率（probabilite’）との積であるランダムインパルス信号である。
Ｆ_C＝Ｆ_B・Ｐ（Ａ＝１）

言い換えれば、出力信号Ｃの平均周波数Ｆ_Cは、入力信号Ｂの平均周波数Ｆ_Bに、合計観測時間に対する入力信号Ａが状態１で経た時間（temps passe’ par le signal d'entre’e A dans l'e’tat 1）の比を掛けた積に等しい。

更に、図２における例により例示されるように、「ＡＮＤ」ロジックゲートは、電信タイプの入力信号ＡまたはＢを、インパルスタイプの出力信号Ｃに変換することを可能にする基本ロジック構成要素を構成する。

図３の例においては、「ＡＮＤ」ロジックゲートは、入力として、１である確率がそれぞれＰ（Ａ＝１）とＰ（Ｂ＝１）と記述される２つの電信信号ＡおよびＢを受信する。この２つの入力信号ＡおよびＢはランダムで独立である。

そして、出力信号Ｃは、１である確率が、入力電信信号Ａの１である確率と入力電信信号Ｂの１である確率との積であるランダム電信信号である。
Ｐ（Ｃ＝１）＝Ｐ（Ａ＝１）・Ｐ（Ｂ＝１）

言い換えれば、出力信号Ｃは、合計観測時間に対する状態１で経た時間の比が、それぞれが合計観測時間に対する入力信号Ａが状態１で経た時間の比と、入力信号Ｂが経た時間の比と、の積に等しい。

上述した、ランダム信号ＡおよびＢの生成のベースとなる（sous-jacents）物理プロセスの時間的独立の条件が遵守される限りは、上記のことは真実であるということが思い起こされるであろう。

例として、図４に例示されるが、和は、入力として、２つの独立ランダム信号ＡおよびＢ、すなわち、時間的に相関を解消され（de’corre’le’s）両方ともインパルスタイプの信号を使用する「ＯＲ」ロジックゲートにより行うことができる。

このように、図４のこの例においては、「ＯＲ」ロジックゲートは、入力として、それぞれの平均周波数がＦ_AおよびＦ_Bと記述されるこれらの２つのインパルス信号ＡおよびＢを受信する。この２つの信号ＡおよびＢはランダムかつ独立である。

そして出力信号Ｃは、その平均周波数Ｆ_Cが、入力インパルス信号ＡおよびＢそれぞれの平均周波数の和であるランダムインパルス信号である。
Ｆ_C＝Ｆ_A＋Ｆ_B

例として、図５に例示されるが、除法演算は、入力として、１つが入力Ｓ（「ｓｅｔ（セット）」）上で、他方が入力Ｒ（「ｒｅｓｅｔ（リセット）」）上にある、共にインパルスタイプの２つの時間的に相関を解消されたランダム信号ＡおよびＢを使用するスイッチロジックゲート（１ビットメモリ）により行うことができる。

図５のこの例において、スイッチは、入力として、それぞれの平均周波数がＦ_AおよびＦ_Bとして記述される２つのインパルス信号ＡおよびＢを受信する。この２つの入力信号ＡおよびＢはランダムかつ独立である。

そして、出力信号Ｃは、そのスコア（co^te）、すなわち、出力信号Ｃが０である確率に対する、この出力信号Ｃが１である確率の比が、入力信号Ｂの平均周波数に対する、入力信号Ａの平均周波数の比に等しいランダム電信信号である。
Ｐ（Ｃ＝１）／Ｐ（Ｃ＝０）＝Ｆ_A／Ｆ_B

言い換えれば、電信タイプの出力信号Ｃは、平均して、状態０において費やされた時間に対する、状態１において費やされた時間の比が、入力インパルス信号ＡおよびＢの平均周波数Ｆ_AおよびＦ_Bの商に等しいように得られる。

更に、図５における例により例示されるように、スイッチまたは１ビットメモリは、インパルスタイプの入力信号ＡまたはＢを、電信タイプの出力信号Ｃに変換することを可能にする基本ロジック構成要素を構成する。

図６の例において、２つのランダムかつ独立な入力電信信号ＡおよびＢは、すべて、図３の例においてと同様に、第１「ＡＮＤ」ロジックゲートを通過することによりまず合成される。

並列して、それぞれが入力信号ＡおよびＢに対して相補的である２つの入力電信信号

もまたランダムかつ独立であり、図３の例においてと同様に、第２「ＡＮＤ」ロジックゲートを通過することにより合成される。

第１および第２「ＡＮＤ」ロジックゲートの出力ランダム電信信号は、それぞれ、２つの他の「ＡＮＤ」ロジックゲートにおいてランダムインパルス信号と再合成される。これらの２つの他の「ＡＮＤ」ロジックゲートの出力として、２つのランダムインパルス信号が得られ、図５の例においてと同様に、スイッチ（または１ビットメモリ）を通過することにより合成される。

そして、このスイッチの出力信号Ｃは、そのスコア、すなわち、出力信号Ｃが０である確率に対する、この出力信号Ｃが１である確率の比が、入力電信信号ＡおよびＢのスコアの積に等しいランダム電信信号である。
Ｐ（Ｃ＝１）／Ｐ（Ｃ＝０）＝［Ｐ（Ａ＝１）／Ｐ（Ａ＝０）］・［Ｐ（Ｂ＝１）／Ｐ（Ｂ＝０）］

図１に再び戻って、基本モジュール１は、また、ロジックユニット２により生成された出力信号Ｃによりコード化された出力確率値を格納することを可能にする、少なくとも１つのアドレス指定可能メモリ３を備える。

第１確率的クロック４は、メモリ３における書き込みを制御するために使用される。この目的のため、第１クロック４は、ロジックユニット２の出力信号Ｃと並列して、メモリ３により入力として受信される第１ランダムインパルスクロック信号ＣＬＫ１を作成する。したがって、信号ＣＬＫ１のインパルスは、出力信号Ｃによりコード化された出力確率値の書き込みを制御することを可能にする。

第２確率的クロック５は、メモリ３における読み取りを制御するために使用される。この目的のため、第２クロック５は、メモリ３により受信される第２ランダムインパルスクロック信号ＣＬＫ２を作成する。したがって、信号ＣＬＫ２のインパルスは、メモリ３に格納された出力確率値の、所与の時間帯における現在の評価を提供することを可能にする。

複雑な確率計算を行うためには、大量の和、積、および除法演算子が必要である。この場合、上述したように、本発明に係るマイクロプロセッサは、相互接続される複数の基本モジュール１を備える。このように、各基本モジュール１は、確率的計算基本ユニットを構成する。

この場合、並列確率的マイクロプロセッサ（microprocesseur paralle`le stochastique）について話す。並列確率的マイクロプロセッサは、決定された基本モジュール１の１つにそれぞれが対応する複数の確率的計算を並列して実施できるように、自体が備える基本モジュール１のセットにより決定された複数の基本モジュール１を介して複数の出力信号Ｃを並列して生成できる。

したがって、複数の相互接続される基本モジュール１を有する本発明に係るマイクロプロセッサは、１つまたは複数の確率的構成要素と、１つまたは複数のスイッチと、複数のアドレス指定可能メモリ３と、種々のプログラマブルロジックユニット２において実装される種々のロジック回路を備える。

ロジックユニット２において実装されるロジック回路は、対応する基本モジュール１により行うことができる関数を定義する。

基本モジュール１間の相互接続は、基板上で物理的に隣接する２つの基本モジュール１が、入力および出力信号Ａ、Ｂ、およびＣを交換できるように実現される。

具体的には、他方の基本モジュール１と相互接続される基本モジュール１のメモリ３は、２つの基本モジュール１が入力および出力信号Ａ、Ｂ、およびＣを交換して、これらの信号を１つの基本モジュール１から他方の基本モジュール１に搬送する方法に関連する相互接続指令を含む。

更に、任意の基本モジュール１のメモリ３は、出力信号Ｃを得るための、ロジックユニット２より入力信号ＡおよびＢに適用される関数の指定を含む。

更に、マイクロプロセッサは、また、確率的基本モジュール１の外部に、１つまたは複数のアドレス復号回路と、メモリ３の読み取りおよび書き込みサイクルの同期のための確定的クロックも備える。

離れた基本モジュール１間の交換のために、これらの離れた基本モジュール１間の入力および出力信号Ａ、Ｂ、およびＣの交換を可能にするアドレス指定可能スイッチボックスを設けることができる。

隣接または離れた基本モジュール１間の相互接続は、２つのタイプの信号、すなわち、スイッチの出力として作成されるものと類似するランダム電信信号と、確率的クロックにより作成されるものと類似するランダムインパルス信号と、を搬送することを可能にする。

アドレス指定可能メモリ３の内容を初期化および修正するために、種々の特定入力／出力モジュールを使用できる。このように、プログラミングのために、本発明に係るマイクロプロセッサと従来のコンピュータとの間のインタフェースを取ることができる。この場合、マイクロプロセッサは、集中確率計算における特殊化周辺機器とみなされる。

したがって、本発明に係る並列確率的マイクロプロセッサは、同じ基板上で、ロジックゲート、アドレス指定可能メモリ、およびスイッチなどの、典型的な電界効果トランジスタ技術（ＦＥＴ、ＭＯＳＦＥＴ）に従って作成可能な、確定的動作を伴うクラシック構成要素と、クラシックロジック回路により合成および操作することが可能な信号であるランダム信号を生成するための、ランダム動作を有するナノ構成要素を合成する。

異なる物理プロセッサを、トンネル効果、光子の捕捉もしくは送信、または、パワー不足もしくはナノメトリックサイズのトランジスタの不安定な動作の単なる利用（effet tunnel, capture ou e’mission de photons, ou simplement exploitation du comportement instable des transistors sous-alimente’s ou de taille nanome’trique）のための、ナノメトリックサイズの確率的クロックおよび構成要素を実現するために使用できる。

そのような並列確率的マイクロプロセッサは、確率分布を最も基本的なレベル、すなわち電気信号およびナノ構成要素のレベルで記述および操作することを可能にする。実際には、確率的電気信号は、確率情報に対する本来の媒体（support naturel）を構成する。

本記述は例として提供され、本発明に関して制限的でない。

特に、図２から６に示される簡単なロジック回路は、本発明に係るマイクロプロセッサの基本モジュール１のプログラマブルロジックユニット２において実装できるロジック回路の例に過ぎない。

Claims (9)

1. 入力として、それぞれが２つの所与の入力確率値のバイナリコーディングをそれぞれ表す少なくとも２つのランダムかつ独立バイナリ入力信号（Ａ、Ｂ）を受信でき、出力として、２つの入力信号（Ａ、Ｂ）から少なくとも１つのランダムバイナリ出力信号（Ｃ）を生成できる、少なくとも１つの確率的計算基本モジュール（１）を備えるマイクロプロセッサであって、前記基本モジュール（１）は、
   前記出力信号（Ｃ）が、前記所与の入力確率値に関連する出力確率値のバイナリコーディングを表すように、２つの入力信号（Ａ、Ｂ）を合成して、少なくとも１つの決定されたロジック関数に従う前記出力信号（Ｃ）を生成できる、少なくとも１つのプログラマブルロジックユニット（２）と、
   前記ロジックユニット（２）により生成された出力信号（Ｃ）によりコード化された出力確率値を格納できる少なくとも１つのアドレス指定可能メモリ（３）と、
   前記ロジックユニット（２）により生成された前記出力信号（Ｃ）によりコード化された出力確率値の、前記メモリ（３）における書き込み速度を制御するための第１ランダムインパルスクロック信号（ＣＬＫ１）を作成できる少なくとも１つの第１確率的クロック（４）と、
   前記メモリ（３）に格納された出力確率値の、所与の時間帯における現在の評価を提供するように、前記メモリ（３）の読み取り速度を制御するための第２ランダムインパルスクロック信号（ＣＬＫ２）を作成できる少なくとも１つの第２確率的クロック（５）と、を備える、マイクロプロセッサ。
2. 前記基本モジュール（１）は、一方では、入力として、それぞれが前記２つの所与の入力確率値の確率的インパルスバイナリコーディングまたは電信時間バイナリコーディングをそれぞれ表すランダムかつ独立バイナリ入力信号（Ａ、Ｂ）を受信でき、他方では、出力として、前記電信またはインパルスタイプのランダムバイナリ出力信号（Ｃ）を生成でき、
   前記ロジックユニット（２）は、前記出力信号（Ｃ）が、前記所与の入力確率値に関連する前記出力確率値の確率的インパルスバイナリコーディングまたは電信時間バイナリコーディングを表すように、前記２つの入力信号（Ａ、Ｂ）を合成して、前記決定されたロジック関数に従う前記出力信号（Ｃ）を生成できる、請求項１に記載のマイクロプロセッサ。
3. 前記ロジックユニット（２）は、前記出力信号（Ｃ）によりコード化された前記出力確率値が、前記２つの入力信号（Ａ、Ｂ）によりそれぞれコード化された前記入力確率値の積、和、および除法にそれぞれ対応するように、前記２つの入力信号（Ａ、Ｂ）を合成して、積、和、および除法関数の１つまたは複数に従う前記出力信号（Ｃ）を生成できる、請求項１または２に記載のマイクロプロセッサ。
4. 前記マイクロプロセッサは、請求項１〜３のいずれか一項に記載の複数の基本モジュール（１）を備え、前記マイクロプロセッサは、少なくとも２つの対応する確率的計算を並列して実施できるように、前記基本モジュール（１）から決定された少なくとも２つの基本モジュール（１）を介して、少なくとも２つの出力信号（Ｃ）を並列して生成できる、請求項１〜３のいずれか一項に記載のマイクロプロセッサ。
5. 前記少なくとも２つの決定された基本モジュール（１）は、２つの基本モジュール（１）間で信号が交換されることを可能にするように相互接続される、請求項４に記載のマイクロプロセッサ。
6. 前記相互接続された２つの基本モジュール（１）の少なくとも１つの前記メモリ（３）は、前記相互接続された２つの基本モジュール（１）間の相互接続と入力および出力信号（Ａ、Ｂ、Ｃ）の交換とに関する相互接続指令を格納できる、請求項５に記載のマイクロプロセッサ。
7. 前記マイクロプロセッサは、少なくとも２つの離れた基本モジュール（１）と、２つの離れた基本モジュール（１）間で入力および出力信号（Ａ、Ｂ、Ｃ）が交換されることを可能にするように、１つまたは複数のアドレス指定可能スイッチボックスと、を備える、請求項４〜６のいずれか一項に記載のマイクロプロセッサ。
8. 前記マイクロプロセッサは、それぞれが二進数と関連付けられた確率値のバイナリコーディングを表すランダムバイナリ信号を生成できる１つまたは複数のランダム信号生成器を備え、
   前記基本モジュール（１）は、入力として、前記ランダム信号生成器により生成された２つのランダムかつ独立バイナリ入力信号（Ａ、Ｂ）を受信できる、請求項１〜７のいずれか一項に記載のマイクロプロセッサ。
9. 指令を格納できる少なくとも１つの中央メモリと、前記中央メモリに格納された指令を実行できる少なくとも１つの中央演算装置と、を備えるコンピュータシステムであって、前記中央演算装置は、請求項１〜８のいずれか一項に記載の少なくとも１つのマイクロプロセッサを備える、コンピュータシステム。

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