CN1322785C

CN1322785C - 移动数据终端及其通信方法

Info

Publication number: CN1322785C
Application number: CNB2005100538886A
Authority: CN
Inventors: 浅田英昭
Original assignee: NEC Corp
Current assignee: Lenovo Innovations Co ltd Hong Kong
Priority date: 2004-03-12
Filing date: 2005-03-14
Publication date: 2007-06-20
Anticipated expiration: 2025-03-14
Also published as: JP4461850B2; EP1575178A2; CN1668130A; EP1575178A3; JP2005260717A; US20060123260A1

Abstract

一种移动数据终端及其通信方法，通过将CPU操作时钟信号的设置改变到比繁忙状态更低的频率，并且将存储器访问时钟信号的频率保持在与繁忙状态相同的水平上，从而能够降低CPU的功耗。如果在服务区内或服务区外将移动数据终端置于等待状态，则使用CPU时钟控制装置对已经在繁忙状态中被设置的CPU操作时钟信号进行控制，从而将其设置到较低速度的CPU操作时钟信号上，并且在CPU操作时钟信号的设置改变的同时，使用存储器访问时钟控制装置对提供到存储控制器的存储器访问时钟信号进行控制，从而将其保持在与状态中所设置的存储器访问信号相同的水平上，其中所述存储控制器被设置在移动数据终端中，并且用于调整外部存储器访问速度和CPU操作速度。

Description

移动数据终端及其通信方法

技术领域

本发明涉及省电的移动数据终端及其通信方法。

背景技术

诸如移动电话之类的可便携终端在其电池容量上存在限制。因此，在该技术领域中，非常需要节能。

日本早期公开专利公布(公开)No.2000-036770、(公开)No.2000-244351、(公开)No.2002-202830、(公开)No.2002-368676和(公开)No.2003-110484都公开了用于降低移动电话的功耗的技术。

日本早期公开专利公布(公开)No.2000-036770描述了一种现有技术，该技术通过在休眠状态中停止用于操作装置的快时钟(主时钟)，并且提供一慢时钟，以作为替代的另一时钟，从而降低功耗。

日本早期公开专利公布(公开)No.2000-244351描述了在不同情况下的主时钟装置和从时钟装置的使用，其中主时钟装置用于产生具有高精确度的第一时钟信号，而从时钟装置则用于产生第二时钟信号，所述第二时钟信号与主时钟装置所产生的第一时钟信号相比具有较低的精确度，并且从时钟装置的功耗也低于主时钟装置。

日本早期公开专利公布(公开)No.2002-202830描述了一种微型计算机，其包括用于操作CPU的主时钟产生装置以及间歇性操作控制装置，所述间歇性操作控制装置用于控制CPU，使CPU除了在接收到比主时钟更低频率的从时钟时进行操作外，还可以间歇性地进行操作。

日本早期公开专利公布(公开)No.2002-368676描述了用于进行正常操作的第一频率时钟和用于在休眠状态中进行控制的第二频率时钟的使用。

日本早期公开专利公布(公开)No.2003-110484公开了一种时钟切换装置，如果数据处理控制装置处于唤醒状态中，该时钟切换装置则用于将高速的时钟信号作为第一时钟信号而提供到第二时钟信号提供装置，并且如果数据处理控制装置处于到唤醒状态或休眠状态的转换状态中，该时钟切换装置则用于将低速的时钟信号作为第一时钟信号而提供到第二时钟信号提供装置。

但是，在以上切换操作时钟的传统技术中，在降低移动电话的功耗方面存在限制。换句话说，在这些技术中，在利用较低操作时钟的操作期间的功耗是最小功耗。

但是，传统技术具有下述问题。参考图7，示出了在传统移动数据终端中的CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。如图7所示，如果CPU操作时钟信号被改变到低速(低频率)CPU时钟<2>，那么存储器访问时钟频率也会与CPU操作时钟信号同样地相应于CPU时钟<2>而变低。

注意，<2>表示低频状态。在图7中未示出高频状态<1>。

发明内容

鉴于以上和其他示例性问题，本发明的示例性特征在于提供了一种移动数据终端及其通信方法，所述移动数据终端及其通信方法可以在保持到ROM/RAM的访问速度的同时降低CPU的功耗。

具体而言，该示例性特征是通过以下方法来实现的：如果移动电话在例如等待状态中的处理要少于其在繁忙状态中的处理，则将提供到CPU的时钟信号的频率设置为低于繁忙状态中的频率，但是存储器访问时钟控制装置将提供到ROM/RAM的访问时钟信号的频率保持在与繁忙状态相同的频率上。

为了实现该示例性特征，如果将移动数据终端置于等待状态中，CPU时钟控制装置则将已经在移动数据终端的繁忙状态中被设置的CPU操作时钟信号改变到低速度的CPU操作时钟信号上。

同时，存储器访问时钟控制装置对提供到存储控制器的存储器访问时钟信号进行控制，以便将其保持在与移动数据终端的繁忙状态中所设置的存储器访问时钟信号相同的水平上，其中所述存储控制器用于调整ROM/RAM访问速度以及CPU操作速度。

附图说明

图1示出了根据本发明示例性实施例的移动数据终端中相关部分的配置的框图。

图2是本发明的示例性实施例的移动数据终端在繁忙状况下的CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。

图3是本发明的示例性实施例的移动数据终端在不繁忙状况下的CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。

图4是本发明的示例性实施例的移动数据终端在服务区内进行等待时所执行的操作的流程图。

图5是本发明的示例性实施例的移动数据终端在服务区外进行等待时所执行的操作的流程图。

图6(A)示出了当本发明的示例性实施例的移动数据终端处于繁忙状态的情况下，CPU执行预定处理时，在CPU中流动的消耗电流的图。

图6(B)示出了当在传统的移动数据终端中设置低速度CPU操作时钟信号的情况下，CPU执行预定处理时，在CPU中流动的消耗电流的图。

图6(C)示出了当在本发明的示例性实施例的移动数据终端中设置低速度CPU操作时钟信号的情况下，CPU执行预定处理时，在CPU中流动的消耗电流的图。

图7是在传统的移动数据终端中的CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。

具体实施方式

在下文中，将参考附图来详细描述根据本发明的省电的移动数据终端的示例性实施例。

图1示出了根据本发明示例性实施例的移动数据终端的框图。图2示出了当根据该实施例的移动数据终端100处于繁忙状况下时，提供到CPU的正常CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。图3示出了当根据该实施例的移动数据终端100处于等待状况下的CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。图4示出了当该实施例的移动数据终端100在服务区内处于等待状态时所执行的操作的流程图。

该实施例的移动数据终端100包括CPU1、存储控制器2、ROM/RAM3、发射/接收电路4、间歇性接收控制电路5、CPU操作时钟控制电路6、缓存7、总线8、控制线9、控制线10、专用总线11、控制线12、CPU时钟控制装置13和存储器访问时钟控制装置14。

CPU1经由存储控制器2和总线8而被连接到移动数据终端100中的各个部分。CPU1对移动数据终端中的这些部分进行控制。

存储控制器2对CPU1中的访问速度和ROM/RAM3中的访问速度进行调整。对CPU1执行调整，以经由总线8而读出ROM/RAM3中记录的程序和数据(图2中的地址<1>和数据<1>)。注意，<1>指示正常(高频)状态。

ROM/RAM(外部存储器)3被用作移动数据终端100所需程序的存储位置或工作存储器。

发射/接收电路4用于执行无线数据发射或接收。

间歇性接收控制电路5只为了确认传入呼叫等等而间歇性地操作接收电路。间歇性接收控制电路5经由控制线12来控制发射/接收电路4的发射/接收操作。

CPU 1经由存储控制器2和总线8来控制CPU操作时钟控制电路6。CPU操作时钟控制电路6包括CPU时钟控制装置13和存储器访问时钟控制装置14，从而对提供到CPU1和存储控制器2的时钟信号进行控制。CPU操作时钟控制电路6经由控制线9而将存储器访问时钟信号提供到存储控制器2，并且经由控制线10而将CPU操作时钟信号提供到CPU1。

缓存7用于对ROM/RAM3中所存储的移动数据终端100的程序和数据进行缓存。缓存7能够快速访问，从而经由专用总线11来建立与CPU1的连接。

通过使用专用总线11，CPU1能够以比读取ROM/RAM3中所存储的程序和数据更高的速度(与提供到CPU1的CPU时钟相同的速度)来读取和引用由缓冲存储器7所缓存的程序和数据。

参考图2，下面将描述当该实施例的移动数据终端100繁忙时所执行的操作。

参考图2，这里示出了关于CPU时钟<1>、存储器访问时钟<1>、地址<1>和数据<1>的时序图。

在图2中，CPU时钟<1>是下述CPU操作时钟信号，如果移动数据终端100处于繁忙状况中，图1所示的CPU操作时钟控制电路6则将所述CPU操作时钟信号提供到CPU1。

存储器访问时钟<1>是CPU操作时钟控制电路6经由控制线9而提供给存储控制器2的时钟信号。存储器访问时钟<1>的频率与CPU1读出ROM/RAM3中所记录的程序和数据(图2中的地址<1>和数据<1>)的访问速度相关。

具体而言，在该实施例中，存储控制器2通过使用存储器访问时钟<1>而在存储器访问时钟<1>的每个周期中指定ROM/RAM3的地址<1>，或者读取和写入ROM/RAM3中所记录的数据<1>。

在图2中，存储器访问时钟<1>的频率大约是CPU时钟<1>的频率的一半。这种效果是由于将CPU操作时钟控制电路6配置为通过分割CPU时钟<1>来产生存储器访问时钟<1>而得到的。

下面将描述当该实施例的移动数据终端100在服务区内进行等待时所执行的操作。

当移动数据终端100在来自基站(未示出)的无线电波的影响范围(服务区)内进行等待期间，基站和移动数据终端100经由控制信道(PCH：寻呼信道)来交换数据。换句话说，移动数据终端100在等待期间，在为其分配的每个周期中检查是否存在向其传入的传入呼叫。如果存在任何到移动数据终端的传入呼叫，基站则在所分配的周期中插入指示传入呼叫的数据。在参考PCH而确定传入呼叫之后，移动数据终端100尝试通过使用专用信道来建立连接。

参考图4，示出了该实施例的移动数据终端100在服务区内处于等待状态中的上述操作的处理的流程图。

如图4所示，当启动PCH接收时(步骤101)，如图1所示的CPU1对CPU操作时钟控制电路6的CPU时钟控制装置13进行控制，从而将CPU操作时钟信号的设置改变到比在繁忙状态中所设置的正常CPU操作时钟信号(图2中的CPU时钟<1>)更低的速度(更低的频率)上(步骤102)。

之后，在PCH接收的间歇性接收期间(步骤103)，移动数据终端100以慢时钟信号进行操作。

如果存在到移动数据终端100的传入呼叫，或者来自移动数据终端100的传出呼叫，则不再需要等待响应，并且从而停止PCH接收(步骤104)。在这种情况下，CPU1对CPU操作时钟控制电路6的CPU时钟控制装置13进行控制，以设置如图2所示的正常CPU操作时钟信号(CPU时钟<1>)。之后，CPU1基于如图2所示的快CPU时钟<1>进行操作。这样，CPU1以大约是所设置的慢CPU时钟<2>的两倍的速度进行操作。

参考图3，这里示出了关于CPU操作时钟信号、存储器访问时钟信号、地址和数据的时序图。参考图3，下面将描述当CPU操作时钟信号被设置为低速度时的移动数据终端100的操作。

如图3所示的CPU时钟<2>是在上述步骤102的设置中被改变的低速度(低频率)CPU操作时钟信号。在该实施例中，通过分割如图2所示的CPU时钟<1>来产生作为低速度(低频率)CPU操作时钟信号的CPU时钟<2>的频率。

如图3所示，关于存储器访问时钟，如图1所示的存储器访问时钟控制装置14对存储器访问时钟<1>进行设置，以便保持如图2所示的移动数据终端100的繁忙状况下的设置。换句话说，在该实施例中，存储器访问时钟控制装置14将被分割的CPU时钟<2>加倍。从而，即使在设置CPU时钟<2>之后，也可以保持存储器访问时钟。

以上存储器访问时钟控制装置14的提供使得在设置到低速度(低频率)时，避免存储器访问时钟信号随着到低速度(低频率)CPU时钟<2>的设置改变而被改变。

由于在存储器访问时钟的每个周期中，对ROM/RAM3中所记录的地址和数据进行控制，因此如图3中的地址<1>和数据<1>所示，可以以是传统技术两倍的速度对ROM/RAM3中的地址和数据进行控制。因此，根据本发明的该实施例，当CPU1执行预定处理时，与传统技术相比，可以减少处理时间。

下面将描述当该实施例的移动数据终端100在基站(未示出)的服务区外进行等待(在服务区外进行等待)时所执行的操作。参考图5，这里示出了当该实施例的移动数据终端100在服务区外进行等待时所执行的操作的流程图。

如图5所示，如果移动数据终端100开始在服务区外进行等待(步骤201)，CPU1则对CPU操作时钟控制电路6的CPU时钟控制装置13进行控制，从而将CPU操作时钟信号的设置改变到比繁忙状态中所设置的正常CPU操作时钟信号(图2中的CPU时钟<1>)更低的速度(更低的频率)。这里要注意，术语“在服务区外进行等待”暗示出执行小区搜索以找到基站。当在步骤202的设置中改变了CPU操作时钟信号时，移动数据终端100的操作与已经参考图3所描述的操作相同。

因此，在如图5所示的用于找到基站的小区搜索(步骤203)期间，移动数据终端100与已经参考图3所描述的内容类似地进行操作。

之后，如果移动数据终端100在小区搜索期间找到了在服务区中现有的小区，控制则前进至服务区转换步骤(步骤204)。在这种情况下，CPU1则对CPU操作时钟控制电路6的CPU时钟控制装置13进行控制，从而将设置改变到CPU时钟<1>(在繁忙状态中所设置的正常CPU操作时钟信号)。从而，CPU1基于图2中所示的CPU时钟<1>的周期进行操作，并且因此以约为CPU时钟<2>的设置的两倍的速度进行操作。

如上所述，该实施例包括第一装置的应用，所述第一装置用于将设置改变到具有比正常CPU操作时钟信号(图2中所示的CPU时钟<1>)更低的频率的CPU操作时钟信号(图3中所示的CPU时钟<2>)。当移动数据终端100在服务区内进行等待时(在PCH接收时)和在服务区外进行等待时，则通过图1中所示的CPU时钟控制装13，设置其频率比移动数据终端100繁忙时设置的CPU时钟<1>低的CPU操作时钟信号。另一方面，关于存储器访问时钟信号，存在第二装置的应用，所述第二装置用于利用图1中所示的存储器访问时钟控制装置14来保持移动数据终端100在繁忙状况下的存储器访问时钟信号的设置，从而避免存储器访问速度的降低。

在传统的移动数据终端中，由于CPU操作时钟控制电路的电路特性，而致使存储器访问时钟信号的频率依赖于CPU操作时钟信号。因此，如果CPU操作时钟信号的设置被改变到低速度(低频率)，那么存储器访问时钟信号的设置也会因此被改变到低速度(低频率)，如上所述。这导致了CPU对ROM/RAM中所记录的程序或数据的访问速度的降低。在该实施例中，本发明的特性在于，存储器访问时钟控制装置14将存储器访问时钟信号的频率保持在设置改变之前所使用的水平上。从而，可以获得降低移动数据终端的CPU功耗的效果，在下文中将对此进行详细描述。

下面将描述该实施例的移动数据终端100中的CPU1的功耗。参考图6(A)、图6(B)和图6(C)，这里示出了用于解释该实施例的移动数据终端100中的CPU1的功耗的图。

图6(A)示出了当本发明的示例性实施例的移动数据终端处于繁忙状态的情况下，CPU1执行预定处理时，在CPU1中流动的消耗电流的图。其中纵轴指示在CPU1中流动的电流的轴，并且横轴指示时间轴。

图6(B)示出了当在传统的移动数据终端中设置低速度(低频率)CPU操作时钟信号的情况下(参见图7)，CPU执行预定处理时，在CPU中流动的消耗电流的图。其中纵轴指示在CPU中流动的电流的轴，并且横轴指示时间轴。

图6(C)示出了当在该实施例的移动数据终端中设置低速度(低频率)CPU操作时钟信号的情况下(参见图3)，CPU1执行预定处理时，在CPU1中流动的消耗电流的图。其中纵轴指示在CPU1中流动的电流的轴，并且横轴指示时间轴。

如图6(A)所示，当该实施例的移动数据终端100繁忙时，如已经参考图2所描述的，将CPU时钟<1>(高频率)提供到CPU1，并且因此消耗电流大约是如图6(B)中所示的将CPU时钟<2>(低频率)提供到CPU1的情况的两倍。

在图6(B)中，使用了传统的移动数据终端，并且将具有低频率的CPU时钟<2>提供到该传统的移动数据终端，其中CPU时钟<2>的频率大约是CPU时钟<1>的频率的一半，并且在CPU1中流动的电流大约是图6(A)中的电流的一半。

另一方面，在图6(B)中，CPU时钟<2>的频率大约是CPU时钟<1>的频率的一半，因此CPU1执行预定处理的时间大约是图6(A)中的时间的两倍。因此，CPU1用于执行预定处理所必需的功耗独立于CPU操作时钟信号的频率。这样，图6(A)中的功耗与图6(B)中的功耗大致相等。

另一方面，如图6(C)所示，如果如已经参考图3所描述的，在该实施例的移动数据终端100中，将CPU时钟<2>提供到CPU1，并且通过使用图1中所示的存储器访问时钟控制装置14来设置存储器访问时钟<1>，那么存储器访问速度要高于如已经参考图7所描述的，在图6(B)中提供存储器访问时钟<2>的情况下的存储器访问速度，并且因此与传统的移动数据终端相比，可以减少CPU1执行预定处理的时间。

如图6(C)中的实线所指出的，与图6(B)中使用传统的移动数据终端100的情况(图6(C)中的虚线所包围的区域)相比，减少了CPU1执行预定处理的时间。因此，根据该实施例，本发明获得了降低CPU1的功耗的效果。

顺便提及，如上所述，在该实施例中，仅仅利用第一装置(用于设置其频率低于繁忙状态中的CPU时钟信号频率的CPU时钟信号：参见图3)则无法获得降低CPU1的功耗的效果。但是，第一装置(用于将图1中的CPU操作时钟控制电路6所设置的CPU操作时钟信号的频率改变到低频率)是应用第二装置(用于以如下方式来避免对ROM/RAM的访问速度的降低：在设置到低速度(低频率)的过程中，存储器访问时钟信号不会随着第一装置的应用而同时被改变，(从而获得了与移动数据终端处于繁忙状况时相同的存储器访问时钟信号的设置))所必需的。

在该实施例中，ROM/RAM访问速度被保持在一定或更高速度上，以减少存储器访问时间，从而减少了CPU执行预定处理的处理时间，并且因此获得了降低CPU功耗的效果。因此，为了达到用于实现该实施例的示例性效果所需的ROM/RAM访问速度，存储器访问时钟信号的频率则需要相应地具有一定或更高频率。但是，由于图1中所示的CPU操作时钟控制电路6的电路特性，在存储器访问时钟信号的频率和CPU操作时钟信号的频率之间具有预定的关系。这样，由于与CPU操作时钟信号的频率之间的关系，因而限制了可设置的存储器访问时钟信号的频率。

具体而言，如果在为该实施例的移动数据终端的繁忙状况所设置的CPU时钟<1>中不存在改变，频率则过高，并且因此难以设置具有所需频率的存储器访问时钟信号。因此，为了能够设置具有所需频率的存储器访问时钟信号(存储器访问时钟<1>)(第二装置)，则必须将CPU时钟<1>改变到其频率低于CPU时钟<1>的频率的CPU时钟<2>(第一装置)。

顺便提及，如果虽然移动数据终端繁忙，但不存在那么多所需处理，则可应用本发明，以便获得降低功耗的效果。

另外，发明人的意图在于，即使以后在申请进行期间会对权利要求书进行修改，也能够保留本发明所要求保护的所有设备。

Claims

1.一种移动数据终端，包括：

用于操作CPU的CPU操作时钟信号；

CPU时钟控制装置，用于如果所述移动数据终端被置于等待状态中，或者如果在所述移动数据终端繁忙时不存在那么多所需处理，则将已经在所述移动数据终端的繁忙状态中所设置的CPU操作时钟信号改变到低速度的CPU操作时钟信号；以及

存储器访问时钟控制装置，用于一旦所述CPU时钟控制装置将设置改变到所述低速度的CPU操作时钟信号，就对提供到存储控制器的存储器访问时钟信号进行控制，以便将所述存储器访问时钟信号保持在与所述移动数据终端的繁忙状态中所设置的存储器访问时钟信号相同的设置上，其中所述存储控制器被设置在所述移动数据终端中，并且用于调整外部存储器访问速度和CPU操作速度。

2.一种移动数据终端的通信方法，包括：

CPU时钟控制，该步骤用于如果所述移动数据终端在服务区内或服务区外被置于等待状态中，或者如果在所述移动数据终端繁忙时存在预定量或更少量的所需处理，则将已经在所述移动数据终端的繁忙状态中所设置的CPU操作时钟信号改变到低速度的CPU操作时钟信号；以及

存储器访问时钟控制，该步骤用于在所述CPU时钟控制中将设置改变到低速度的CPU操作时钟信号的同时，对提供到存储控制器的存储器访问时钟信号进行控制，以便将所述存储器访问时钟信号保持在与所述移动数据终端的繁忙状态中所设置的存储器访问时钟信号相同的设置上，其中所述存储控制器被设置在所述移动数据终端中，并且用于调整外部存储器访问速度和CPU操作速度。

3.一种移动数据终端，包括：

在CPU时钟信号上进行操作的CPU；

在存储器访问时钟信号上进行操作的存储控制器；

用于控制所述CPU时钟信号的CPU时钟控制器；以及

用于控制所述存储器访问时钟信号的存储器访问时钟控制器，

其中所述CPU时钟信号和所述存储器访问时钟信号被独立控制，以在所述CPU时钟信号改变时保持所述存储器访问时钟信号的频率。

4.如权利要求3所述的移动数据终端，其中如果将所述移动数据终端被置于可以减慢处理速度的状态中，那么所述CPU时钟信号被从繁忙状态中的高频率改变到较低频率。

5.如权利要求4所述的移动数据终端，其中当所述CPU时钟信号被从所述高频率改变到所述较低频率时，不将所述存储器访问时钟信号降低到较低频率。

6.如权利要求5所述的移动数据终端，其中：

所述CPU时钟控制器通过对所述高频率的CPU时钟信号进行频率分割来产生所述较低频率的CPU时钟信号；并且

当降低所述CPU时钟信号的频率时，所述存储器访问时钟控制器通过对所述CPU时钟信号进行倍频来保持所述存储器访问时钟信号的频率。

7.一种降低移动数据终端中的功耗的方法，所述方法包括：

控制到CPU的时钟信号；以及

独立地控制存储器访问时钟信号，从而当在较慢的处理模式期间降低所述CPU时钟信号的频率时，所述存储器访问时钟信号的频率被保持。