CN1321456C - 形成抗熔通孔结构的方法 - Google Patents

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Abstract

一种形成抗熔通孔结构的方法，包括：提供一底材；形成第一介电层在底材上及形成具有介层洞图案的光阻层在第一介电层上方；蚀刻光阻层使在第一介电层内形成介层洞开口；将一导体层沉积填满介层洞并研磨平坦化导体层以形成位于第一导线正上方的导体栓塞；形成一缓冲层在第一介电层及导体栓塞的上方；研磨移除缓冲层，使部分的导体栓塞曝露；将第一电极形成在导体栓塞及缓冲层上方；将第二介电层形成于第一电极上方，在第二介电层上形成抗熔通孔开口；形成第三介电层在抗熔通孔开口后，沉积在部分的第二介电层上方、抗熔通孔底部及抗熔通孔开口的侧壁上；形成第二电极在第三介电层上方并同时填满抗熔通孔开口；再沉积第二导线在第二电极上方。

Description

形成抗熔通孔结构的方法
(1)技术领域
本发明有关一种抗熔通孔(antifuse via)结构，特别是有关一种用于场可编程化栅极阵列(field programmable gate array，FPGA)的借孔熔通制程以形成一抗熔通孔结构的方法。
(2)背景技术
传统的利用金属通孔抗熔(metal via antifuse)步骤用于场可编程化栅极阵列的结构(FPGA，field programmable gate array)，如在哈特等人(Hart et al)为发明人的美国专利第5,726,484中所揭示，如图1所示。传统的抗熔通孔(antifuse via)结构包含具有第一导线102的底材100。接着，第一介电层104覆盖在底材100及第一导线102上方。然后，将光阻层形成在第一介电层104上方，利用一蚀刻步骤，蚀刻移除部份的第一介电层104，在第一介电层104内形成一借孔开口106。接着，第一导体层沉积在第一介电层104上方及填满借孔开口106，其中该借孔106位于该第一导线102的上方。紧接着，利用化学机械研磨的方式移除多余的第一导体层，使得在第一介电层104内形成导体栓塞108。
然后，参考图2，将缓冲层(buffer layer)110在第一电极112形成之前先沉积在第一介电层104上方，同样也是利用化学机械研磨的方式，将位于导体栓塞108上方的缓冲层110移除，以曝露出部份的导体栓塞108。接着，作为电容结构中第一电极112沉积在缓冲层110及覆盖在导体栓塞108上方。接着，第二介电层114沉积在第一电极112上方，其中，第二介电层114包含具有厚度约30埃(angstroms)的氮化硅层及厚度约130埃的氧化硅层，且氧化硅层位于氮化硅的上方。然后，将作为电容结构中的第二电极116沉积在第二介电层114上方，其中第二电极116的厚度比第一电极112厚。
因此，第一电极112、第二介电层114及第二电极116可以构成一电容结构。接下来，为传统形成抗熔通孔的主要步骤，利用化学气相沉积法将第三介电层118如氧化硅沉积在第二电极116上方。接着，参考图3，将具有抗熔通孔图案的光阻层(未在图中表示)利用对准(aligned)的方式形成在第三介电层118上方。接着，利用蚀刻步骤在第三介电层118内形成一抗熔通孔开口(antifuse viaopen)120。然后，将第二导线122沉积覆盖在第三介电层118并同时填满抗熔通孔开口120。
传统的抗熔通孔结构的缺点包含由于第一导体层填满借孔时，其电容面积大使得电容量增大，使得元件制程具有低的执行速度。其电容面积可以由π*(D/2)2计算得到，其中π为3.14、D为第二介电层的宽度，在此，其宽度约为0.52微米(um)。因此，可以得到平板式电容面积约为0.212每平方微米(um2)。此外，另一缺点是，等离子体促进式化学气相沉积法(PECVD，plasma-enhanced chemical vapordeposition)不易控制用以沉积第二介电层114，特别是对于0.15微米半导体集成电路制程而言。
(3)发明内容
本发明的主要目的在于提供一种抗熔通孔结构及形成抗熔通孔结构的方法，以减少电容面积以降低抗熔通孔的电容值。
本发明的另一目的在于提供一种抗熔通孔结构及形成抗熔通孔结构的方法，以维持在抗熔通孔底层的介电层的厚度，而可以得到熔通的介电层厚度。
本发明的再一目的在于提供一种抗熔通孔结构及形成抗熔通孔结构的方法，使抗熔通孔相对于导体栓塞利有意不对准而使得崩溃现象发生在导体栓塞的角落以保持相同的熔通。
根据以上所述的目的，本发明提供一种抗熔通孔结构，其特点是，包含：一底材，其具有一第一导线及位于该底材上方的一第一介电层，该第一介电层具有导体栓塞；一第一电极，位于该导体栓塞上方；位于该底材上的一第二介电层，具有一抗熔通孔开口，其中抗熔通孔开口有意不对准于该导体栓塞；一第三介电层，位于部分该第二介电层上方及位于该抗熔通孔开口的一侧壁上方；一第二电极，位于该第三介电层上方；及一第二导线，位于该第二电极上方。
本发明所提出的结构的优点在于位于抗熔通孔底层的熔通厚度比位于平板上的厚度要薄。因此，介电层的厚度可以被维持且适当的熔通的厚度可以藉由改变抗熔通孔轮廓的厚度或是高宽比来得到。
此外，本发明所提出一种形成抗熔通孔结构的方法，其特点是，包含：提供具有一第一导线的一底材；形成一第一介电层位于该底材上方；形成一介层洞开口位于该第一介电层内；沉积一第一导体层以形成一导体栓塞；形成一缓冲层位于部份该第一介电层上方；形成一第一电极位于该缓冲层上方及该导体栓塞上方；形成一第二介电层位于该第一电极上方；利用一有意不对准步骤形成一抗熔通孔开口于该第二介电层内，其中该抗熔通孔开口有意不对准于该导体栓塞；沉积一第三介电层位于该第二介电层上方及该抗熔通孔开口的一侧壁上方；溅镀一第二电极位于该第三介电层上方；及形成一第二导线位于该第二电极上方。
本发明形成抗熔通孔结构，相对于导体栓塞而言，利用有意不对准(intentionally misaligned)步骤以形成抗熔通孔，使得崩溃(breakdown)现象会发生在导体栓塞的角落。因此，抗熔通孔还是会被保留下来。
本发明形成熔通介电层结构的优点在于其电容面积缩小使得其电容量为传统平板式电容的三分之一。此外，在0.15微米制程中，介电层的厚度在等离子体促进式化学气相沉积法中可以很容易的被缩小。
(4)附图说明
图1到图3为使用传统的技术，在形成传统抗熔通孔结构用于场可编程化栅极阵列结构时的各步骤结构示意图；
图4是根据本发明所揭示的技术，在第一介电层内形成导体栓塞时的各步骤结构示意图；
图5是根据本发明所揭示的技术，利用有意不对准步骤形成抗熔通孔开口的结构示意图；及
图6根据本发明所揭示的技术，形成一抗熔通孔结构于场可编程化栅极阵列内的结构示意图。
(5)具体实施方式
本发明的一些实施例予以详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其他的实施例施行，且本发明的范围不受其限定，其以所附的权利要求所限定的范围为准。
根据本发明提供一种用于场可编程化栅极阵列(FPGA，field programmablegate array)的金属通孔抗熔(metal via antifuse)制程以改善半导体元件的电容量。具有抗熔通孔的半导体结构包含具有第一导线的底材及具有导体栓塞的第一介电层位于该底材之上方。另外，作为电容的第一电极位于第一介电层及导体栓塞上。接着为本发明主要的特征之一，抗熔通孔开口位于第二介电层内，不对准于第一介电层内的导体栓塞，其中第二介电层位于第一电极上方。然后，第三介电层位于第二介电层上方及位于熔通金属借孔的侧壁上。接着，第二电极位于第三介电层上方，最后第二导线位于第二电极上方，并与第二电极相互电性耦接。其抗熔通孔位于第一电极上方且不对准于导体栓塞的优点是其电容面积小于传统的抗熔通孔位于平板电容上的面积，使得其电容值可以低于原来电容值的三分之一。
参考图4，第一介电层14形成在具有第一导线12的底材10上。然后，将具有借孔图案的光阻层(未在图中表示)形成在第一介电层上方，并且利用一蚀刻步骤使得在第一介电层14内形成一借孔开口16。然后，将第一导体层如钨(W，tungsten)沉积并填满借孔开口16。然后，利用化学机械研磨(CMP，chemical mechanical polishing)的方式将第一导体层平坦化并且移除部份的第一导体层使得在借孔开口16内形成导体栓塞18。然后一缓冲层(bufferlayer)20沉积在第一介电层14及导体栓塞18的上方，接着，同样利用化学机械研磨的方式以除去部份位于导体栓塞18上方的缓冲层20，使得部份的导体栓塞18曝露出来，其中，缓冲层20的材料可以是二氧化硅(SiO2，silicondioxide)。
接着，参考图5，将电容中的第一电极22利用化学气相沉积法(CVD，chemical vapor deposition)沉积在缓冲层20上方及曝露的导体栓塞18上，其中第一电极22的材料可以是氮化钛(TiN，titanium nitride)。接下来为本发明的重要特征步骤之一，相对于导体栓塞18而言，利用有意不对准步骤(intentiornally misaligned process)以形成抗熔通孔以保证崩溃现象(breakdown)只发生在导体栓塞18的角落。因此，可以与传统的熔通保持相同的崩溃现象。根据以上的优点其形成抗熔通孔开口的步骤包含，先将第二介电层24沉积在第一电极22上方，其中第二介电层24的材料可以是氧化硅、氮化硅、氧化/氮化/氧化层(ONO，oxide/nitride/oxide layer)及非晶硅(amorphous polysilicon)。然后，将具有抗熔通孔(antifuse via)图案的光阻层(未在图中表示)以有意不对准的方式沉积在第二介电层24上方。然后，利用蚀刻步骤移除部份第二介电层24以形成抗熔通孔开口26。
接下来，为本发明的另一重要特征步骤，参考图6，在抗熔通孔开口26形成后，再利用等离子体促进式化学气相沉积法(PECVD，plasma-enhancedchemical vapor deposition)将第三介电层28沉积在第二介电层24上方及抗熔通孔开口26的侧壁30上方，使得电容量比原来使用平板式电容结构要低三分之一。此外，另一优点是由于等离子体促进式化学气相沉积的遮蔽效应(shadow effect)，使得位于抗熔通孔开口的熔通的介电层厚度较平板区域薄。例如，对于0.15微米集成电路制程而言，其电容面积可以由公式π*(D/2)2来计算，其中π为3.14，D为第三介电层28的宽度，在本发明中，第三介电层28的宽度约为0.3微米。因此，根据上述的公式，我们可以得到电容面积约为0.07每平方微米(um2)。与传统的平板式电容面积约为0.212每平分微米比较，本发明所形成的电容面积只有传统的三分之一。
因此，第三介电层28可以保持与先前相同的厚度，并且适当的熔通的介电层厚度可以由改变抗熔通孔轮廓或是高宽比得到。接下来，作为电容的第二电极32利用溅镀的方式沉积在第三介电层28上方。其中第二电极32的材料与第一电极22相同。然后，再将第二导线34形成在第二电极32上方，并与第二电极32电性耦接。
根据以上所描述的实施例，我们可以得到以下几点优点：
首先，根据图5，藉由有意不对准步骤形成抗熔通孔可以保证崩溃电压只发生在导体栓塞的角落。因此可以维持与传统的熔通有相同崩溃现象。
第二，根据图6，在抗熔通孔开口形成后再将第三介电层沉积在第二介电层及抗熔通孔开口，使得其电容面积小于传统位于平板上的抗熔通孔，以及其电容量也比原来的电容值小三分之一。
第三，根据图6，由于位于抗熔通孔底部的抗熔通孔的介电厚度比位于平板面积上的介电厚度薄，使得介电层的厚度可以维持与先前的相同，同时，熔通介电厚度可以藉由改变抗熔通孔的轮廓或是高宽比得到。因此，本发明所提出的抗熔通孔结构可以解决在0.15微米集成电路制程中，在等离子体促进式化学气相沉积法中厚度缩小的问题。
以上所述仅为本发明的较佳实施例，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或等效替换，均应包含在下述的权利要求所限定的范围内。

Claims (12)

1.一种抗熔通孔结构，其特征在于，包含：
一底材，其具有一第一导线及位于该底材上方的一第一介电层，该第一介电层内具有导体栓塞；
一第一电极，位于该导体栓塞上方；
位于该底材上的一第二介电层，具有一抗熔通孔开口，其中抗熔通孔开口有意不对准于该导体栓塞；
一第三介电层，位于部分该第二介电层上方及位于该抗熔通孔开口的一侧壁上方；
一第二电极，位于该第三介电层上方；及
一第二导线，位于该第二电极上方。
2.如权利要求1所述的抗熔通孔结构，其特征在于还包含一缓冲层，该缓冲层位于部分该第一介电层上方。
3.如权利要求1所述的抗熔通孔结构，其特征在于，所述第一电极的材料包含氮化钛。
4.如权利要求1所述的抗熔通孔结构，其特征在于，所述第二介电层的材料是选自于氧化硅、氮化硅、氧化/氮化/氧化层或非晶硅。
5.如权利要求1所述的抗熔通孔结构，其特征在于，所述第二电极的材料包含氮化钛。
6.一种形成抗熔通孔结构的方法，其特征在于，包含：
提供具有一第一导线的一底材；
形成一第一介电层位于该底材上方；
形成一介层洞开口位于该第一介电层内；
沉积一第一导体层以形成一导体栓塞；
形成一缓冲层位于部份该第一介电层上方；
形成一第一电极位于该缓冲层上方及该导体栓塞上方；
形成一第二介电层位于该第一电极上方；
利用一有意不对准步骤形成一抗熔通孔开口于该第二介电层内，其中该抗熔通孔开口有意不对准于该导体栓塞；
沉积一第三介电层位于该第二介电层上方及该抗熔通孔开口的一侧壁上方；
溅镀一第二电极位于该第三介电层上方；及
形成一第二导线位于该第二电极上方。
7.如权利要求6所述的方法，其特征在于，还包含利用一化学机械研磨步骤以形成该导体栓塞。
8.如权利要求6所述的方法，其特征在于，所述第一导体层包含钨。
9.如权利要求6所述的方法，其特征在于，所述缓冲层的材料包含二氧化硅。
10.如权利要求6所述的方法，其特征在于，所述第一电极与该第二电极的材料包含氮化钛。
11.如权利要求6所述的方法，其特征在于，所述沉积该第三介电层的方法包含一等离子体促进式化学气相沉积法。
12.如权利要求6所述的方法，其特征在于，所述第三介电层的材料是选自于氧化硅、氮化硅、氧化/氮化/氧化层或非多晶硅。
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