CN1310520A

CN1310520A - 比较型逻辑电路及与其它型逻辑电路兼容形式

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Publication number: CN1310520A
Application number: CN 00102057
Authority: CN
Inventors: 胡武生
Original assignee: Individual
Current assignee: Individual
Priority date: 2000-02-25
Filing date: 2000-02-25
Publication date: 2001-08-29
Anticipated expiration: 2020-02-25
Also published as: CN1225836C

Abstract

本发明公开了一种比较型逻辑电路及与其它型逻辑电路兼容形式,基本结构为晶体管1的发射极同晶体管2的基极相接构成节点7,节点7接电阻4形成一个输入端B,晶体管2的发射极同晶体管1的基极相接构成节点6,节点6接电阻3形成另一输入端A,晶体管1和晶体管2的集电极相接,构成节点8,节点8接电阻5,电阻5的另一端接电源V_cc,节点8与电阻5之间引一线为输出端M。本发明具有多种逻辑变化的可改变逻辑功能,同时能实现“能随机编程的逻辑器件”和“在线编程”的逻辑器件。

Description

比较型逻辑电路及与其它型逻辑电路兼容形式

本发明涉及基础逻辑电路，具体地是一种比较型逻辑电路及与其它型逻辑电路兼容形式。

标准的逻辑电路种类繁多，应用广泛的有晶体管-晶体管逻辑电路(TTL)、电流型逻辑电路(ECL)、单极型逻辑电路(MOS)等，实现同一种逻辑各电路均有彼此不同的结构，但亦有如下共同的特点：

1、器件结构规模小，逻辑功能明晰；

2、具有成熟的电路结构，性能稳定、工作安全可靠，但仍有如下不足：

1、器件品种多杂，功能专用，使用极不方便；

2、器件逻辑功能固定，引脚位置、功能固定，使逻辑设计困难，特别是在修改或改变逻辑时，只能重新设计；

3、器件引脚数量有限，不易从外部扩展。

可编程逻辑器件(PAL)(参考《可编程逻辑器件》一书，电子工业出版社1995年出版)，在一定程度上可弥补标准器件的不足，其特点是：

1、器件本身无固定的逻辑功能，运用时只需对器件进行编程，实现所需的逻辑；

2、器件具有重复编程能力，修改或变更逻辑设计时极为方便，但也存在如下不足：

1、器件内部结构复杂，规模大，成本高；

2、备用编程点很多，利用率不高，构成较大型组合逻辑时比较经济，但做小规模逻辑使用时不经济。

本发明的目的旨在实现一种不改变器件内部结构和外部引脚位置的情况下，具有多种逻辑变化的可改变逻辑电路，同时能实现“能随机编程的逻辑器件”和“在线编程”的逻辑器件。

下面结合附图描述本发明技术方案及有益效果

参照图1，本发明的基本结构由两个晶体管及三个电阻构成，特点是晶体管1的发射极同晶体管2的基极相接构成节点7，节点7接电阻4形成一个输入端B，晶体管2的发射极同晶体管1的基极相接构成节点6，节点6接电阻3形成另一输入端A，晶体管1和晶体管2的集电极相接，构成节点8，节点8接电阻5，电阻5的另一端接电源V_cc，节点8与电阻5之间引一线为输出端M。该电路是这样工作的：当输入端A、B都接低电平时，晶体管1、2均截止，M输出高电平，当输入A接高电平，B接低电平时，晶体管1导通，晶体管2截止，M输出低电平；当输入B接高电平，A接低电平时，晶体管2导通，晶体管1截止，M输出低电平；当输入A、B都接高电平时，晶体管1和晶体管2都截止，M输出高电平，其值表如下：

A	B	M
A	B	M	0	0	1
1	0	0	0	0	1
1	0	0	0	1	0
1	1	1	0	1	0

该电路具有如下特点：

1、输入端A、B具有射极跟随特性

由于该电路的逻辑功能的完成只与逻辑高低电平的差值有关，如：A高B低，且只要A高电平比B低电平高，且A电平减B电平大于晶体管的发射结死区电压，则晶体管1必定导通，M就输出低电平，其中A和B的“共模”部分并不影响逻辑功能的完成，但A和B可工作在“共模”电平的任何区域内；

2、电路具有“可改变逻辑”的特性

如果以B为控制端，A为输入端，则当B接高电平时，输出M=A，即“是门”，当控制端B接低电平时，输出M= A，即“非门”，可见该电路可改变为“是门”和“非门”；

3、电路具有“可编程”的特性

因电路结构对称，于是输入端A、B等价，故而除能用B做控制端外，亦能把A作为控制端，且当A接高电平时，输出M=B，当A接低电平时，输出M= B，因此输入A和B哪一个做为控制端，可由用户进行编程设计；

4、电路具有“随机编程”的特性

由于A、B两端等价，既可做输入端亦可做控制端，因此可以用外部标准的逻辑电平时对该电路的逻辑功能进行“随机置定”，如以A做功能置定输入则A=0时，M= B，当A=1时，M=B，如果外部功能置定信号是随机可变的，则该电路的逻辑功能也就是随机可变的，故能实现“随机编程”；

5、有较强的组合特性

电路具有对称的结构，并且输入端亦有射极跟随特性，因此给该电路自身的串、并组合提供了极大的方便，可进行各种组合；

6、有外部扩展特性

电路的输入具有射极跟随特性，因此对输入逻辑电平的要求十分宽松，因此外部扩展可直接在输入端上进行；

7、有与其它型逻辑电路兼容特性

在保持电路的基本结构不变的情况下，改变输入和输出方式，可构成与电流型逻辑电路(ECL)、单极型逻辑电路(MOS)兼容形式。

参照图2，在本发明基本结构的形式下，可以由节点8与电阻5之间引出的输出经“是门”驱动后为输出端M(称之符合门)；

参照图3，在本发明基本结构的形式下，可以由节点8引出的输出经“非门”驱动后为输出端M(称之异或门)。

以上两种电路与现有各种符合门及异或门相比，电路结构十分简单，有利于集成度的提高，且输入具有射极跟随特性及与外部扩展特性。

参照图4，将n个符合门电路直接排列，构成正反码选择器，其具体结构形式为：由晶体管1₁、2₁、电阻3₁、4₁、5₁组成符合门①，由晶体管1₂、2₂、电阻3₂、4₂、5₂组成符合门②…晶体管1_n、2_n、电阻3_n、4_n、5_n组成符合门(n)，把各符合门的输入端B₁…B_n及电阻4₁…4_n合并成一个控制端P，并把各节点7₁…7_n直接连接，各符合门的输入端A₁…A_n端为输入端，各节点8₁…8_n通过驱动Q₁…Q_n构成各输出F₁…F_n。此种电路当控制端P接高平时，根据符合门特性，输出为输入的原码，当控制端接低平时，输出为输入的反码。

参照图5，利用两个本发明的基本结构与一个符合门相接，构成奇偶校验器，其具体结构形式为：符合门③中的电阻3₃、4₃取掉，符合门中的节点6₃、7₃分别与另两个基本结构中的节点8₁、8₂相接，输入由两个基本结构的各输入A₁、B₁、A₂、B₂构成，输出由符合门的输出节点8₃经驱动Q构成输出F。该电路具有奇偶校验功能。

参照图6，利用一个本发明的基本结构与一个符合门相接，构成加法电路，其具体结构形式为：把符合门中的一个输入端A电阻3₂取掉，把节点6₂直接与基本结构的节点8₁相接，以基本结构的两个输入端A₁、B₁作为输入端，以符合门②的一个输入端B₂作为另一输入端，符合门②的节点8₂经驱动Q后作为输出F。该电路与现有加法电路相比，结构简化非常显著。

参照图7，它是并列一与组合逻辑电路，其具体结构形式是将符合门①…的节点8₁…8_n连接构成一个节点M，各符合门集电极电阻5₁…5_n合并成为一个电阻，输入端为A₁…A_n、B₁…B_n，输出由节点M引出经驱动Q后为输出F。该电路本身无固定的逻辑功能，但有一系列可供选择的功能。由使用者选择，运用时，按逻辑需求用“控制”或“编程”的方法进行变换和置定；各输入端等价，既可作输入端，也可作“控制”端或“编程”端；能实现“随机编程”和“在线编程”；有丰富的逻辑功能组合形式，如用两个符合门构成四输入逻辑电路时，其逻辑组合方式达36种。

参照图8，它是并列一与一交叠组合逻辑电路，其具体结构形式为：将图7电路中节点M处接一射极跟随器9，射极跟随器9的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路具有图7电路的各种特点，并且有更丰富的逻辑组合形式，当图7电路用两个符合门构成四个输入端时，该电路具有72种组合方式。

对照图9，它是并列一与或一交叠逻辑电路，其具体结构形式为：把图8电路中节点M处接一射极跟随器9的这一形式采用多组纵向排列后使射极跟随器9₁…9_n的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9₁…9_n共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路具有图7电路的各种特点，并具有比图8电路更为宠大的逻辑组合功能。

参照图10，它是同名一并联一与组合逻辑电路，其具体结构形式为：将符合门①… 的节点8₁…8_n连接构成一个节点M，各符合门集电极电阻5₁…5_n合并成为一个电阻，各符合门的节点7₁…7_n直接连接，各符合门B₁…B_n端及电阻4₁…4_n合并形成一个控制端P，各符合门的A₁…A_n为输入端，输出由节点M引出经驱动Q后为输出F。该电路无固定的逻辑功能，但有一组逻辑功能可供选择，运用时按所需逻辑功能由控制端P控制、选择、置定；器件引脚数目少，控制端和输入端专用。

参照图11，它是并联一与一交叠组合逻辑电路，其具体结构形式为：将图10电图中节点M处接一射极跟随器9，射极跟随器9的发射极与另一符合门的节点6_s相接，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路与图10电路特点相同，就是功能变化组合比图10电路多一倍。

参照图12，它是并联一与或一交叠组合逻辑电路，其具体结构形式为：把图11电路中节点M处接一射极跟随器9的这一形式采用多组纵向排列后使射极跟随器9₁…9_n的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9₁…9_n共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路具有图11电路的特点，且有更宠大的逻辑组合形式。

参照图13，它是握手一并联一与组合逻辑电路，其具体结构形式为：将符合门①… 的输入各端进行握手式的连接即：符合门①的节点7₁与符合门②的节点6₂连接，符合门②的节点7₂与符合门③的节点6₃连接……符合门的节点7_n与符合门①的节点6₁连接，并从各节点通过电阻引至输入，该电阻即为两相邻符合门电阻的合并，各符合门的节点8₁…8_n直接连接，构成节点M，各符合门集电极电阻5₁……5_n也合并为一个电阻，最后形成A₁、B_n、…A_n、B_n-1的输入端，输出由节点M引出经Q驱动后为输出F。该电路各输入端等价，既可用作输入端亦可用作控制端；输入具有射极跟随及与外部扩展特性；在不用作控制端时，有固定逻辑功能。

参照图14，它是握手一并联一与一交叠组合逻辑电路，其具体结构形式为：将图13电路中节点M处接一射极跟随器9，射极跟随器9的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路与图13电路具有共同的特点，且逻辑组合变化功能比图13电路多一倍。

参照图15，它是握手一并联一与或一交叠组合逻辑电路，其具体结构形式为：把图14电路中节点M处接一射极跟随器9的这一形式采用多组纵向排列后使射极跟随器9₁…9_n的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9₁…9_n共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。该电路具有图13电路的特点，且有更宠大的逻辑组合形式。

参照图16，它是本发明基本结构与电流型逻辑电路(ECL)兼容的形式，晶体管1的发射极和晶体管2的基极相接构成节点7，晶体管2的发射极同晶体管1的基极相接构成节点6，并把节点6和节点7通过电阻3和电阻4接地，晶体管1和晶体管2的集电极相接构成节点8，节点8通过电阻5接电源V_cc，节点8与电阻5之间引出一线为输出M，从节点6和节点7直接引输入A和输入B。以该电路为基本形式，可以组合成本发明以上所述的所有电路，也同样具备以上所述电路的特点。

参照图17，它是本发明基本结构与单极型逻辑电路(MOS)、兼容的形式，它是用单极型逻辑电路(MOS)工艺实现的，把晶体管1的源极同晶体管2的栅极相接，构成节点7，把晶体管2的源极同晶体管1的栅极相接构成节点6，晶体管1和晶体管2的漏极相接构成节点8，再把晶体管5的栅极和漏极短接与电源V_cc连接，晶体管5的源极与节点8相接，并从节点8引出一线作为输出M，输入A和B即为节点6和7。以该电路为基本形式可以组合成本发明以上所述的所有电路，也同样具备以上所述电路的特点。

Claims

1、一种比较型逻辑电路，由两个晶体管及三个电阻组成，其特征在于晶体管1的发射极同晶体管2的基极相接构成节点7，节点7接电阻4形成一个输入端B，晶体管2的发射极同晶体管1的基极相接构成节点6，节点6接电阻3形成另一输入端A，晶体管1和晶体管2的集电极相接，构成节点8，节点8接电阻5，电阻5的另一端接电源V_cc，节点8与电阻5之间引一线为输出端M。

2、根据权利要求1所述电路，其特征在于：

(1)可以由节点8与电阻5之间引出的输出经“是门”驱动后为输出端M；(称之符合门)

(2)可以由节点8与电阻5之间引出的输出经非门驱动后为输出端M，(称之异或门)

3、根据权利要求2所述的电路，其特征在于由晶体管1₁、2₁、电阻3₁、4₁、5₁组成符合门①，由晶体管1₂、2₂、电阻3₂、4₂、5₂组成符合门②……由晶体管1_n、2_n、电阻3_n、4_n、5_n组成符合门

，把各符合门的输入端B₁…B_n及电阻4₁…4_n合并形成一个控制端P，并把各节点7₁…7_n直接连接，各符合门的A₁…A_n端为输入端，各节点8₁…8_n通过驱动Q₁…Q_n构成各输出F₁…F_n。

4、根据权利要求1或2所述的电路，其特征在于：

(1)利用两个权利要求1所述的基本电路与一个符合门相接，具体连接方式为符合门中的电阻3、4取掉，符合门中的节点6、7分别与两个基本电路中的节点8₁、8₂相接，输入由两个基本电路的各输入A₁、B₁、A₂、B₂构成，输出由符合门的输出节点8₃经驱动Q构成输出F；

(2)利用一个权利要求1所述的基本电路与一个符合门相接，具体连接方式为将符合门中的一个输入端A、电阻3取掉，把节点6₂直接与基本电路的节点8₁相接，以基本电路的两个输出端A₁、B₁作为输入端，以符合门②的一个输入端B₂作为另一输入端，符合门的节点8₂经驱动Q后作为输出F。

5、根据权利要求2所述的电路，其特征在于：

(1)将符合门①… 的节点8₁…8_n连接构成一个节点M，各符合门集电极电阻5₁…5_n合并成为一个电阻，输入端为A₁…A_n,B₁…B_n，输出由节点M引出经驱动Q后为输出F；

(2)将上述电路中节点M处接一射极跟随器9，射极跟随器9的发射极与另一符合门的节点6_s相接，符合门的A_s输出与地相接，而电阻3_s与射极跟随器9共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动器Q后为输出F；

(3)把上述电路中节点M处接一射极跟随器9的这一形成采用多组纵向排列后，使射极跟随器9₁…9_n的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9₁…9_n共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。

6、根据根据要求2所述的电路，其特征在于：

(1)将符合门①… 的节点8₁…8_n连接构成一个节点M，各符合门集电极电阻5₁…5_n合并成为一个电阻，各符合门的节点7₁…7_n直接连接，各符合门B₁…B_n端及电阻4₁…4_n合并形成一个控制端P，各符合门的A₁…A_n为输入端，输出由节点M引出经驱动Q后为输出F；

(2)将上述电路中节点M处接一射极跟随器9，射极跟随器9的发射及与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F；

(3)把上述电路中节点M处接一射极跟随器9的这一形成采用多组纵向排列后使射极跟随器9₁…9_n的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9₁…9_n共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F。

7、根据权利要求2所述的电路，其特征在于：

(1)将符合门①…

的输入各端进行握手式的连接即：符合门①的节点7₁与符合门②的节点6₂连接……符合门

的节点7_n与符合门①的节点6₁连接，并从各节点通过电阻引至输入，该电阻即为两相邻符合门输入电阻的合并，各符合门的节点8₁…8_n直接连接，构成节点M，各符合门集电极电阻5₁…5_n也合并为一个电阻，最后形成A₁B_n、A₂B₁……A_nB_n-1的输入端，输出由节点M引出经Q驱动后为输出F；

(2)将上述电路中节点M处接一射极跟随器9，射极跟随器9的发射极与另一符合门的节点6_s相接，符合门的A_s输入与地相接，而电阻3_s与射极跟随器9共用，符合门的另一输入作为控制端S，符合门的节点8_s经驱动Q后为输出F；

8、一种权利要求1所述电路与其它型逻辑电路兼容形式，其特征在于：

(1)与电流型逻辑电路(ECL)兼容，形式为由晶体管1的发射极和晶体管2的基极相接构成节点7，晶体管2的发射极同晶体管1的基极相接构成节点6，并把节点6和节点7通过电阻3和电阻4接地，晶体管1和晶体管2的集电极相接构成节点8，节点8通过电阻5接电源V_cc，节点8与电阻5之间引出一线为输出M，从节点6和节点7直接引输入A和输入B；

(2)与单极型逻辑电路(MOS)兼容，形式为把晶体管1的源极同晶体管2的栅极相接构成节点7，把晶体管2的源极同晶体管1的栅极相接构成节点6，晶体管1和晶体管2的漏极相接构成节点8，再把晶体管5的栅极和漏极短接与电源V_cc连接，晶体管5的源极与节点8相接，并从节点8引出一线作为输出M，输入A和B即为节点6和7。