CN1303675C - 四方形平面无管脚式半导体封装结构及制造方法 - Google Patents

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Abstract

一种四方形平面无管脚式半导体封装结构及制造方法，它适用于封装一中央焊垫型半导体芯片；该中央焊垫型半导体芯片具有一电路面和一非电路面，且其电路面的中央配置有至少一列焊垫。此半导体封装结构及制造方法的特点在于采用一特殊设计的导线架，其包括若干个管脚、一芯片支撑兼接地架构和至少一接地翼片；其中该接地翼片是电性连接至该芯片支撑兼接地架构。于封装胶体制造过程完成之后，所封装的导线架上的接地翼片是外露于封装胶体的底面，可借由表面贴装技术而贴装至印刷电路板的接地面板上，以增加所封装的芯片的接地效果及操作电性。

Description

四方形平面无管脚式半导体封装结构及制造方法
技术领域
本发明是关于一种半导体封装技术，特别是关于一种四方形平面无管脚式(Quad Flat Non-leaded，QFN)半导体封装结构及制造方法，其特点在于具有外露的接地翼片，可借由表面贴装技术(Surface-MountTechnology，SMT)而贴装至印刷电路板(printed circuit board，PCB)的接地面板上，借此增加所封装芯片的接地效果及操作电性。
背景技术
四方形平面无管脚型方体扁平(Quad Flat Non-leaded，QFN)半导体封装技术为半导体业界现用的一种芯片封装技术，其特点在于管脚(leads)并不突出至封装胶体的外部，而仅使得管脚的底面外露于封装胶体的底部，因此整体的封装尺寸做得更为轻薄短小。在进行表面贴装技术(Surface Mount Technology)过程中，即可将外露的管脚底面直接焊接至印刷电路板(printed circuit board，PCB)上，借此形成一特定功能的电路模块。
由于QFN封装单元的外露置晶垫可直接焊接至印刷电路板上的接地面板(ground plane)上，因此可借此使其中所包覆的芯片具有更佳的接地及散热效果。此特点使得QFN封装技术极为适用于封装高频/射频芯片。
然而现有的QFN封装技术的一项缺点在于其无法适用于封装中央焊垫型(central-pad type)的半导体芯片，例如为动态随机存取内存(Dynamic Random-Access Memory，DRAM)芯片，因此该封装技术无法被用来增强DRAM芯片的接地效果及操作电性。
相关的专利技术例如包括美国专利第5,703,407号″RESIN-SEALED TYPE SEMICONDUCTOR DEVICE″；以及美国专利第5,519,251号″SEMICONDOCTOR DEVICE AND METHOD OFPRODUCING THE SAME″；等等。
美国专利第5,703,407号发明了一种上管脚型芯片(Lead-On-Chip，LOC)的QFN封装技术。然而此专利技术的一项缺点在于其无外露的芯片垫或接地架构来外接至印刷电路板的接地面板，因此其接地电性及散热效能不佳。
美国专利第5,519,251号则发明了一种小型无管脚式(Small OutlineNon-leaded，SON)封装技术，其特点在于采用二个导线架来支撑芯片及对芯片提供散热途径。然而此专利技术的一项缺点在于其也没有外露的芯片垫或接地架构来外接至印刷电路板的接地面板，因此其接地电性及散热效能也不太好。
发明内容
本发明的主要目的便是在于提供一种新的半导体封装技术，其可适用于封装中央焊垫型的半导体芯片。
本发明的另一目的即在于提供一种新的半导体封装技术，其可使所封装的芯片，特别是高频/射频芯片，具有极佳的接地效果及操作电性。
根据以上所述的目的，本发明即提供了一种新颖的半导体封装技术。
本发明的半导体封装技术所提供的封装结构至少包含以下构件：(a)一导线架，其包括若干个管脚、一芯片支撑兼接地架构、和至少一接地翼片；其中该接地翼片是电性连接至该芯片支撑兼接地架构；(b)至少一中央焊垫型半导体芯片，其具有一电路面和一非电路面；且其电路面上的一中央线上配置有至少一列焊垫；该半导体芯片是安置于该导线架上，其方式为将该半导体芯片的电路面上的焊垫对齐至该芯片支撑兼接地架构，并将该半导体芯片的电路面粘贴至该芯片支撑兼接地架构上；(c)一焊线组，其是焊接于该半导体芯片上的焊垫与这些管脚之间；用以将该半导体芯片电性连接至这些管脚；以及(d)一封装胶体，其是用以包覆该半导体芯片和该导线架，但暴露出这些管脚的外管脚部和该接地翼片。
本发明的半导体封装技术于制造方法上至少包含以下步骤：(1)预制一导线架，其包括若干个管脚、一芯片支撑兼接地架构、和至少一接地翼片；其中该接地翼片是电性连接至该芯片支撑兼接地架构；(2)进行一置晶程序，借以将该中央焊垫型半导体芯片安置于该导线架上；其方式为将该半导体芯片的电路面上的焊垫对齐至该芯片支撑兼接地架构的旁侧，并将该半导体芯片的电路面粘贴至该芯片支撑兼接地架构的背面上；(3)进行一焊线程序，借以将一焊线组焊接于该半导体芯片上的焊垫与这些管脚之间，用以将该半导体芯片电性连接至这些管脚；以及(4)进行一胶体封装过程，借此而形成一封装胶体，用以包覆该半导体芯片和该导线架，但露出这些管脚的外管脚部和该接地翼片。
本发明的半导体封装技术的特点在于封装胶体制造方法完成之后，所封装的半导体芯片的非电路面及导线架上的接地翼片是外露于封装胶体的底面，可借由表面贴装技术而贴装至印刷电路板的接地面板上，以增加所封装芯片的接地效果及操作电性。
附图说明
本发明的实质技术内容及其实施例用图解方式详细绘制于本说明书附图之中。这些附图的内容简述如下：
附图1A显示一中央焊垫型半导体芯片的上视结构示意图；
附图1B显示附图1A所示的中央焊垫型半导体芯片的侧视结构示意图；
附图2A为一上视结构示意图，其中显示本发明的半导体封装技术所采用的导线架的结构形态；
附图2B显示附图2A所示的导线架沿2B-2B线切开的剖面结构示意图；
附图2C显示附图2A所示的导线架沿2C-2C线切开的剖面结构示意图；
附图3A为一上视结构示意图，其显示本发明的半导体封装制造方法中的置晶程序和焊线程序；
附图3B显示附图3A所示的半完成封装结构的剖面结构示意图；
附图3C显示附图3A所示的半完成封装结构的另一剖面结构示意图；
附图4A显示本发明的半导体封装技术于完成胶体封装过程后的封装单元的剖面结构示意图；
附图4B显示本发明的半导体封装技术于完成胶体封装过程后的封装单元的另一剖面结构示意图；
附图4C显示本发明的半导体封装技术于完成胶体封装过程后的封装单元的底面结构示意图；
附图5A至5C显示本发明将芯片外露的实施例；
附图6A至6C显示本发明加装散热片的实施例。
具体实施方式
实施例
以下即配合附图，详细说明本发明的半导体封装技术的实施例。
附图1A显示一中央焊垫型半导体芯片10的上视结构示意图；而附图1B则显示附图1A所示的中央焊垫型半导体芯片10的侧视结构示意图。
请同时参阅附图1A及附图1B，此半导体芯片10具有一电路面10a和一非电路面10b，且其电路面10a上沿中央线上设置有至少一列焊垫11。这些焊垫11其中包括信号焊垫、电源焊垫、和接地焊垫(未分别以标号指示)。此半导体芯片10例如为一DRAM芯片。
附图2A为一上视结构示意图，其中显示本发明的半导体封装技术所采用的导线架20的结构形态；附图2B显示附图2A所示的导线架20沿2B-2B线切开的剖面结构示意图；而附图2C则显示附图2A所示的导线架20沿B-B′线切开的剖面结构示意图。
请同时参阅附图2A至附图2C，本发明的半导体封装技术是采用上述的导线架20作为附图1A至附图1B所示的半导体芯片10的封装载体。如图所示，此特殊设计的导线架20包括若干个管脚30、一芯片支撑兼接地架构40、和一对接地翼片50。
这些管脚30根据其功能的不同而区分成一组信号管脚(I/O)31、一组电源管脚(PWR)32、和一组接地管脚(GRD)33。此处须注意的一点是，附图2A仅为简化的示意图式，其是用以显示本发明的基本构想；其中所显示的信号管脚、电源管脚、和接地管脚的数目及排列方式仅作为范例说明，其具体实施时的数目及排列方式可能更为复杂、且可为一种随意性的设计选择；因此此处所显示管脚数目及排列方式并非用以限制本发明的技术实体的范围。
请同时参阅附图2A及附图2B，芯片支撑兼接地架构40是用以同时作为半导体芯片10的芯片垫(die pad)以及接地点。此外，芯片支撑兼接地架构40是电性连接至管脚30中的接地管脚(GRD)33。如附图2B所示，芯片支撑兼接地架构40的最佳配置位置是平齐至管脚30的内管脚部30a所在的平面。芯片支撑兼接地架构40的最佳实施方式为一对大致成平行延伸的导电片41、42，且该对导电片41、42之间预留有一间隙43。芯片支撑兼接地架构40亦可仅包括一导电片41；但以一对导电片41、42为较佳的实施方式。
接地翼片50是电性连接至芯片支撑兼接地架构40中的导电片41、42，且其配置位置是相对于芯片支撑兼接地架构40而位于一下方位置，且平齐于管脚30的外管脚部30b所在的平面。
接着请参阅附图3A至附图3C，下一个步骤为进行一置晶程序，借此而将半导体芯片10安置于半导体芯片10上；其方式为将半导体芯片10的电路面10a上的焊垫11对齐至芯片支撑兼接地架构40中的二个导电片41、42之间的间隙43，并将其电路面10a借由一黏胶层12，例如为银胶层，而粘贴至导电片41、42的背面上(亦可进而粘贴至管脚30的内管脚部30a的背面上，借以增加附着力)。
接着进行一焊线程序(wire-bonding process)，借此而将一焊线组60焊接于半导体芯片10的焊垫11与对应的管脚30之间，用以将半导体芯片10电性连接至这些管脚30。此焊线组60包括一信号焊线61、一组电源焊线62、和一组接地焊线63；其中信号焊线61是穿过导电片41、42之间的间隙43并跨越过导电片41、42而直接焊接至管脚30中的信号管脚(I/O)31；电源焊线62亦是穿过导电片41、42之间的间隙43并跨越过导电片41、42而直接焊接至管脚30中的电源管脚(PWR)32；而接地焊线63则是穿过导电片41、42之间的间隙43而焊接至芯片支撑兼接地架构40中的导电片41、42，以借由这些导电片41、42而电性连接至接地翼片50及管脚30中的接地管脚(GRD)33。
接着请参阅附图4A至附图4C，下一个步骤为进行一胶体封装过程，借此而形成一封装胶体(encapsulation body)70，用以包覆半导体芯片10和导线架20，但暴露出这些管脚30的外管脚部30b的底面和接地翼片50的底面(此实施例未将半导体芯片10的非电路面10b外露于封装胶体70的底部)。此即完成一个QFN封装单元的制造过程。
由附图4C可看出，本发明的半导体封装技术可提供外露于封装胶体70的底部的接地翼片50；因此于SMT程序时，即可将此接地翼片50贴装至印刷电路板(未显示)的接地面板上，借此而大大增加所封装芯片的接地效果及操作电性。
附图5A至附图5C显示本发明的另一实施例，其中显示与附图4A至附图4C相同的结构示意图；但此实施例与附图4A至附图4C所示的实施例不同之处仅在于此处是将半导体芯片10的非电路面10b外露于封装胶体70的底部；因此于SMT程序时，亦可同时将半导体芯片10的非电路面10b贴装至印刷电路板(未显示)的接地面板上，借此可增加所封装的半导体芯片10的接地及散热效果。
附图6A至附图6C显示本发明的又一实施例，其中显示与附图4A至附图4C相同的结构示意图；但此实施例与附图4A至附图4C所示的实施例不同之处仅在于此处是进而将一散热片90藕合至半导体芯片10的非电路面10b及接地翼片50的底部，用以对半导体芯片10提供一散热途径，借此而增加所封装的半导体芯片10的散热效能。由于具有这些优点，本发明显然较现有技术具有更佳的进步性及实用性。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容是广义地定义于权利要求书中。任何他人所完成的技术实体或方法，若是与权利要求书所定义者为完全相同、或是为一种等效的变更，均将被视为涵盖于此专利保护范围之内。

Claims (14)

1.一种半导体封装结构，其特征在于，它至少包含以下构件：
(a)一导线架，其包括若干个管脚、一芯片支撑兼接地架构、和至少一接地翼片；其中该接地翼片是电性连接至该芯片支撑兼接地架构；
(b)至少一中央焊垫型半导体芯片，其具有一电路面和一非电路面；且其电路面上的一中央线上配置有至少一列焊垫；该半导体芯片是安置于该导线架上，其方式为将该半导体芯片的电路面上的焊垫对齐至该芯片支撑兼接地架构，并将该半导体芯片的电路面粘贴至该芯片支撑兼接地架构上；
(c)一焊线组，其是焊接于该半导体芯片上的焊垫与这些管脚之间；用以将该半导体芯片电性连接至这些管脚；以及
(d)一封装胶体，其是用以包覆该半导体芯片和该导线架，但暴露出这些管脚的外管脚部和该接地翼片。
2.如权利要求1所述的半导体封装结构，其特征在于，该芯片支撑兼接地架构包括：
一对大致成平行延伸的导电片，且该对导电片之间预留有一间隙；其中该间隙是对齐至该半导体芯片上的焊垫。
3.如权利要求2所述的半导体封装结构，其特征在于，这些管脚包括一组信号管脚、一组电源管脚、和一组接地管脚；且其中这些接地管脚是电性连接至该芯片支撑兼接地架构中的导电片。
4.如权利要求3所述的半导体封装结构，其特征在于，该焊线组包括：
一组信号焊线，其是焊接至这些信号管脚；
一组电源焊线，其是焊接至这些电源管脚；以及
一组接地焊线，其是焊接至该芯片支撑兼接地架构中的导电片，以借由该芯片支撑兼接地架构中的导电片而电性连接至这些接地管脚。
5.如权利要求1所述的半导体封装结构，其特征在于，该半导体芯片为一DRAM芯片。
6.如权利要求1所述的半导体封装结构，其特征在于，该半导体芯片的非电路面是外露于该封装胶体的底部。
7.如权利要求1所述的半导体封装结构，其特征在于，它还包括：
一散热片，其是藕合至该半导体芯片的非电路面及该接地翼片的底部，用以对该半导体芯片提供一散热途径。
8.一种半导体封装制造方法，其适用于封装一中央焊垫型半导体芯片；该中央焊垫型半导体芯片具有一电路面和一非电路面，且其电路面的中央配置有至少一列焊垫；其特征在于，该半导体封装制造方法至少包含以下步骤：
(1)预制一导线架，其包括若干个管脚、一芯片支撑兼接地架构、和至少一接地翼片；其中该接地翼片是电性连接至该芯片支撑兼接地架构；
(2)进行一置晶程序，借以将该中央焊垫型半导体芯片安置于该导线架上；其方式为将该半导体芯片的电路面上的焊垫对齐至该芯片支撑兼接地架构的旁侧，并将该半导体芯片的电路面粘贴至该芯片支撑兼接地架构的背面上；
(3)进行一焊线程序，借以将一焊线组焊接于该半导体芯片上的焊垫与这些管脚之间，用以将该半导体芯片电性连接至这些管脚；以及
(4)进行一胶体封装过程，借此而形成一封装胶体，用以包覆该半导体芯片和该导线架，但暴露出这些管脚的外管脚部和该接地翼片。
9.如权利要求8所述的半导体封装制造方法，其特征在于，该芯片支撑兼接地架构包括：
一对大致成平行延伸的导电片，且该对导电片之间预留有一间隙；其中该间隙是对齐至该半导体芯片上的焊垫。
10.如权利要求9所述的半导体封装制造方法，其特征在于，这些管脚包括一组信号管脚、一组电源管脚、和一组接地管脚；且其中这些接地管脚是电性连接至该芯片支撑兼接地架构中的导电片。
11.如权利要求10所述的半导体封装制造方法，其特征在于，该焊线组包括：
一组信号焊线，其是焊接至这些信号管脚；
一组电源焊线，其是焊接至这些电源管脚；以及
一组接地焊线，其是焊接至该芯片支撑兼接地架构中的导电片，以借由该芯片支撑兼接地架构中的导电片而电性连接至这些接地管脚。
12.如权利要求8所述的半导体封装制造方法，其特征在于，该半导体芯片为一DRAM芯片。
13.如权利要求8所述的半导体封装制造方法，其特征在于，在步骤(4)中，是将该半导体芯片的非电路面外露于该封装胶体的底部。
14.如权利要求8所述的半导体封装制造方法，其特征在于，它还包含以下步骤：
将一散热片藕合至该半导体芯片的非电路面及该接地翼片的底部，用以对该半导体芯片提供一散热途径。
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