CN1252606C - 用中断信号结束关机模式的微处理器及控制时钟信号的方法 - Google Patents

Abstract

本发明涉及一种使用中断信号结束关机模式的微处理器及其在关机模式下控制时钟信号的方法，该微处理器包含一时钟控制单元用来控制一时钟产生器是否输出该时钟信号，一第一控制单元，其在接收到一中断信号时产生电平触发并输出一第一控制信号至该时钟控制单元，以及一第二控制单元，其输出一第二控制信号至该时钟控制单元以使该微处理器执行一关机模式。该时钟控制方法包含步骤：(a)输出该第二控制信号以停止该时钟产生器输出该时钟信号至该微处理器，以及(b)输入该中断信号触发该第一控制信号而重新启动该时钟产生器产生该时钟信号于执行步骤(a)之后。

Description

用中断信号结束关机模式的 微处理器及控制时钟信号的方法

技术领域

本发明涉及一种微处理器及其控制时钟的方法，尤指一种微处理器及其在关机模式下控制时钟信号的方法。

背景技术

公知的8051/8052微处理器芯片的结构是由英特尔(Intel R)公司提出的，该微处理器芯片已广泛地用来作为控制单元使用，如业界所公知，该微处理器芯片可使用一待机模式(idle mode)以及一关机模式(power downmode)来执行电源管理以降低功率消耗(power consumption)，请参阅图1，图1为公知微处理器芯片20的电路示意图。微处理器芯片20连接于一外部的时钟产生器(clock generator)10，而时钟产生器10包含有一振荡器(oscillator)12(例如一石英振荡器)，以及二个电容14用来稳定振荡器12所输出的时钟信号，微处理器芯片20包含有一逻辑运算电路22，一中断控制单元(interrupt control unit)24，一待机模式控制单元26，以及一关机模式控制单元28。逻辑运算电路22用来执行一预定位逻辑运算，中断控制单元24用来接收一外部产生的中断信号Int来启动一相应的中断服务(interruptservice routine)，待机模式控制单元26用来控制待机模式的启动与终止，其包含有一触发器(flip-flop)30，以及二个逻辑门(logic gate)32、34，而触发器30可储存一控制位IDL，亦即利用该控制位IDL的逻辑值(“1”或“0”)来决定是否启动该待机模式，而关机模式控制单元28则用来控制关机模式的启动或终止，其包含有一触发器36以及一逻辑门38，触发器36储存一控制位PD，亦即利用该控制位PD的逻辑值(“1”或“0”)来决定是否启动该关机模式。此外，一硬件重置信号Rst可输入微处理器芯片20以重置(reset)微处理器芯片20到一初始状态，举例来说，对于使用该微处理器芯片20做为控制器(micro control unit，MCU)的手提无线对讲机(walki-talki)而言，使用者可按压一电源开关而停止使用该手提无线对讲机，亦即使该手提无线对讲机进入一关机模式，而当该使用者稍后要使用该手提无线对讲机时，该使用者重新按压该电源开关而使一电源供应装置(例如电池)提供该手提无线对讲机所需的操作电压，因此会同时输入该硬件重置信号Rst至该微处理器芯片20以重置微处理器芯片20到一初始状态。微处理器芯片20的操作简述如下，举例来说，该硬件重置信号Rst与该中断信号Int的初始状态为高逻辑电位“1”，当欲触发一硬件重置事件或一中断事件时，该硬件重置信号Rst或该中断信号Int便会分别由高逻辑电位“1”转变(transit)为低逻辑电位“0”，当控制位IDL为低逻辑电位“0”时，且经由触发器30输出至逻辑门34，由于逻辑门34执行一NAND逻辑运算，因此当有一输入端为低逻辑电位“0”时，逻辑门34的输出端保持为高逻辑电位“1”，由于逻辑门34的另一输入端为时钟产生器10所输出的时钟信号，所以该时钟信号会被逻辑门34隔绝而无法输入逻辑运算单元22以驱动逻辑运算单元22，公知的微处理器芯片20是依据该时钟信号以边缘触发(edge-trigger)的方式来工作的，因此逻辑运算单元22会停止操作而中断目前执行中的预定位逻辑运算，亦即逻辑门34的功能是用来做为一时钟门(clock-gating)单元以控制输入逻辑运算电路22的时钟信号，此时微处理器芯片20即进入一待机模式。由于时钟产生器10所输出的时钟信号仍会驱动中断控制单元24，因此当一中断事件触发而使中断信号Int成为一低逻辑电位“0”时，中断控制单元24会输出一低逻辑电位“0”的信号至逻辑门32(其执行AND位逻辑运算)以清除控制位IDL，亦即使控制位IDL成为高逻辑电位“1”，同时中断控制单元24会执行一相应的中断服务，经由逻辑门34的逻辑运算结果可知该时钟信号可开始输入逻辑运算电路22，因此当该中断服务结束时，中断控制单元24便通知逻辑运算电路22继续执行之前因为待机模式而被迫中断的预定位逻辑运算，亦即当一中断事件触发后即可结束该待机模式。当控制位PD被设定为低逻辑电位“0”时，该控制位PD会做为逻辑门38的一输入端，由于逻辑门38执行一NAND逻辑运算，因此逻辑门38的输出保持为高逻辑电位“1”，因此连接于逻辑门38的时钟产生器10的时钟信号会被逻辑门38所隔绝，且时钟产生器10最后会停止产生该时钟信号而无法用来驱动微处理器芯片20，亦即逻辑门38是用来做为一时钟门单元以控制输入微处理器芯片20的时钟信号，当触发一硬件重置事件以重新启动微处理器芯片20，并使微处理器芯片20处于一初始状态时，硬件重置信号Rst会由高逻辑电位“1”转变为低逻辑电位“0”，此时触发器36会清除控制位PD并设定为高逻辑电位“1”，所以微处理器芯片20便可结束关机状态。

如上所述，当微处理器芯片20处于待机模式时，由于输入逻辑运算电路22的时钟信号中断，因此逻辑运算电路22会中断目前执行中的位逻辑处理，而运算中的数据会保持在相关暂存器(buffer)中，由于逻辑运算电路22无法使用时钟信号进行运算，因此可降低微处理器芯片20的功率消耗，为了恢复微处理器芯片20的操作，必须使用中断控制单元24，由于时钟产生器10的时钟信号仍会在待机模式下驱动中断控制单元24，因此当一中断事件触发产生中断信号Int时，中断控制单元24可正常运作而使逻辑运算电路22结束待机状态，因此逻辑运算电路22便可继续执行进入待机模式前所执行的位逻辑处理。然而，由于时钟产生器10仍不断地产生该时钟信号，不但其本身会产生功率消耗，且微处理器芯片20中，时钟信号未被中断的电路元件，例如中断控制单元24仍会维持其正常操作而产生功率消耗。相反地，对于微处理器芯片20处于关机模式而言，时钟产生器10本身会停止产生该时钟信号，因此微处理器芯片20中以该时钟信号驱动的所有电路元件均会中断执行而使整体功率消耗大幅降低，但是微处理器芯片20并无法象在上述待机模式中那样在停止关机模式后继续执行被中断的预定位逻辑运算，亦即当触发一硬件重置事件以结束该关机模式时，微处理器芯片20会因为重新启动而处于一初始状态，此时暂存器中所记录的数据均会被清除，因此，相对于待机模式，虽然使用关机模式可以大幅降低功率消耗，但是微处理器芯片20却无法在结束关机模式后象待机模式一样继续执行被中断的位逻辑处理。

发明内容

因此，本发明要解决的技术问题在于，提供一种微处理器及其控制时钟的方法，尤其是一种微处理器在关机模式下控制时钟信号的方法，其可使该微处理器在结束该关机模式后继续执行因关机模式而被迫中断的程序，以解决上述问题。

上述技术问题是通过一种微处理器(microprocessor)的时钟控制方法解决的，其中，该微处理器连接于一时钟产生器(clock generator)，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；一第一控制单元，其电连接于该时钟控制单元，该第一控制单元在接收到输入的一中断(interrupt)信号时产生电平触发(level-trigger)并输出一第一控制信号至该时钟控制单元；以及一第二控制单元，其电连接于该时钟控制单元，当执行关机模式(power-down mode)时，该第二控制单元会输出一第二控制信号至该时钟控制单元。该时钟控制方法包含步骤：(a)该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号以执行该关机模式；以及(b)在执行步骤(a)后，输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。

上述技术问题还通过一种微处理器(microprocessor)来解决，该微处理器连接于一时钟产生器(clock generator)，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；一第一控制单元，其电连接于该时钟控制单元，用来接收输入的一中断信号并输出一第一控制信号至该时钟控制单元，该第一控制单元以电平触发的方式来检测该中断信号；以及一第二控制单元，其电连接于该时钟控制单元，当执行一关机模式(power-down mode)时驱动该第二控制单元输出一第二控制信号至该时钟控制单元。其中，该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号至该微处理器以执行该关机模式，然后可经由输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。

附图说明

图1为公知的微处理器芯片的电路示意图。

图2为本发明微处理器芯片的电路示意图。

附图标记说明

10、40时钟产生器                   12、42振荡器

14、44电容                           20、50微处理器芯片

22、52逻辑运算电路                   24、56中断控制单元

26待机模式控制单元

28、60关机模式控制单元

30、36、68触发器

32、34、38、62、64、66逻辑门

54时钟过滤单元                       58时钟控制单元

具体实施方式

请参阅图2，图2为本发明微处理器芯片50的电路示意图。微处理器芯片50连接于一时钟产生器40，该时钟产生器40包含有一振荡器42用来产生一时钟信号，以及二个电容44用来稳定振荡器42的输出，本发明微处理器芯片50包含有一逻辑运算单元52，一时钟过滤单元(clock filteringunit)54，一中断控制单元56，一时钟控制单元58，以及一关机模式控制单元60。逻辑运算单元52用来执行一预定位逻辑运算，时钟过滤单元54则用来过滤时钟产生器40输出的时钟信号，以使稳定的时钟信号输入逻辑运算单元52，例如当振荡器42开始振荡时，其频率不稳定而造成输出的时钟信号不稳，若逻辑运算单元52以不稳定的时钟信号来驱动可能因为不稳定的时序(timing)而产生错误或不可预期的运算结果，因此时钟过滤单元54可用来滤除该不稳定的时钟信号，当经过一预定时间，且时钟产生器40可输出稳定的时钟信号后，时钟过滤单元54便可使稳定的时钟信号输入逻辑运算单元52，中断控制单元56则依据一中断信号Int而触发启动一相应的中断服务，时钟控制单元58用来控制时钟产生器40是否输入该时钟信号至微处理器芯片50，时钟控制单元58包含逻辑门62、64，而关机模式控制单元60则用来设定一控制位PD的逻辑电位以决定是否进入一关机模式，关机模式控制单元60包含有一逻辑门66以及一触发器68用来储存该控制位PD，此外，一硬件重置信号Rst可输入微处理器芯片50以重置(reset)微处理器芯片50到一初始状态。微处理器芯片50在关机模式下的操作叙述如下，举例来说，该硬件重置信号Rst与该中断信号Int初始为高逻辑电位“1”，当欲触发一硬件重置事件或一中断事件时，该硬件重置信号Rst或该中断信号Int会分别由高逻辑电位“1”转变(transit)为低逻辑电位“0”，若微处理器芯片50进入一关机模式以降低功率消耗，则控制位PD会设定为低逻辑电位“0”，请注意，本实施方式中，当微处理器芯片50进入关机模式后，中断控制单元56必须以电平触发(level trigger)的方式来判断是否有一外部中断事件启动中断信号Int，当该外部中断事件尚未触发时，中断信号Int会保持为初始时的高逻辑电位“1”，中断控制单元56输出至时钟控制单元58的信号亦维持低逻辑电位“0”，因此在关机模式启动后，逻辑门64(其执行一OR逻辑运算)的输出为低逻辑电位“0”，然而，由于逻辑门62是对应一NAND逻辑运算，所以当其一输入为低逻辑电位“0”时，逻辑门62的输出恒为高逻辑电位“1”，因此如前所述，时钟产生器10输出的时钟信号会被隔绝而无法输入微处理器芯片50以驱动任何元件，此时，逻辑运算单元52所执行的预定位逻辑运算会中断，而相关运算数据会储存于暂存器(buffer)中。然而，当该中断事件被启动而触发中断信号Int，该中断信号Int由高逻辑电位“1”转变为低逻辑电位“0”，因为中断信号Int的电平产生变化，因此中断控制单元56经由电平触发而输出高逻辑电位“1”的信号至逻辑门64，虽然控制位PD仍为低逻辑电位“0”，然而逻辑门64的输出会由低逻辑电位“0”转变为高逻辑电位“1”，并输入至另一逻辑门62，此时时钟控制单元58便不再抑制时钟产生器40产生该时钟信号，所以振荡器42可重新开始振荡以产生该时钟信号，由于在开始时，时钟产生器40并无法输出稳定的时钟信号，因此如前所述，时钟过滤单元54便会过滤输入的时钟信号直到该时钟信号在一预定时间后达到稳定状态为止，当该时钟信号可经由时钟过滤单元54而输入逻辑运算单元52时，时钟过滤单元54同时会输出一高逻辑电位“1”的信号至关机模式控制单元60中的逻辑门66，请注意，由于为产生硬件重置事件以触发该硬件重置信号Rst，因此硬件重置信号Rst仍维持高逻辑电位“1”，所以逻辑门66(其执行AND逻辑运算)会清除触发器68中的控制位PD，亦即使控制位PD由低逻辑电位转变为高逻辑电位而结束该关机模式，同时当中断控制单元56完成对应中断信号Int的中断服务时，逻辑运算单元52便可经由时钟信号的驱动而再读取进入关机模式前暂存器所记录的数据，然后继续执行该预定位逻辑运算，因此，本实施方式是以中断信号Int的触发来终止该关机状态，并使微处理器芯片50继续执行因为进入该关机模式而被中断的逻辑运算的。

在本实施方式中，硬件重置信号Rst仍如公知技术一样用来重置微处理器芯片50以使其处于一初始状态，然而，微处理器芯片50并不使用硬件重置信号Rst以公知重置微处理器芯片50的方式来结束关机模式，而是经由外部输入的中断信号Int来结束关机模式，因此并不会使微处理器芯片50因为重置为初始状态而遗失进入关机模式而中断执行前所完成的任何运算数据，所以当结束关机模式后，时钟产生器40可重新启动以产生该时钟信号，所以微处理器芯片50可依据暂存器中所记录的运算数据来继续执行被中断的预定位逻辑运算。此外，本实施方式的时钟控制单元58是用来做为一时钟门(clock-gating)单元以隔绝该时钟信号，其可使用不同逻辑运算(例如AND，OR，NAND，NOR，XOR等等)的逻辑门来构成其电路，同样地，关机模式控制单元60亦可应用其他逻辑门来达到上述关机模式控制单元60的功能，亦属本发明的范畴。

相对于公知技术，本发明的微处理器符合公知的8051/52微处理器芯片结构，本发明微处理器同时使用一控制位PD以及一中断信号Int来控制公知的关机模式及其相关时钟信号，当本发明微处理器进入该关机模式时，本发明微处理器会因为一时钟信号的停止而中断一预定逻辑运算，然后，本发明微处理器可经由该中断信号Int来结束该关机状态，并且当一时钟产生器因为该关机状态结束而重新开始输出该时钟信号时，本发明微处理器会在一预定时间中使用一时钟过滤单元来滤除不稳定的时钟信号以避免本发明微处理器的逻辑运算单元输出非预定的计算结果，当该时钟信号稳定之后，本发明微处理器可继续执行因为进入关机模式而被迫中断的预定逻辑运算。所以，本发明微处理器不但具有公知微处理器芯片在关机模式下消耗较少电力的特性，而且具有公知微处理器芯片在待机模式下节省部分电力消耗，且可在结束该待机模式后继续执行被中断的逻辑运算的操作特性。

以上所述仅为本发明的优选实施方式，凡依本发明所做的同等变化与修饰，皆属本发明的涵盖范围。

Claims (13)

1.一种微处理器的时钟控制方法，该微处理器连接于一时钟产生器，该时钟产生器用来产生一时钟信号以驱动该微处理器，该微处理器包含有：

一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；

一第一控制单元，电连接于该时钟控制单元，该第一控制单元在接收到输入的一中断信号时产生电平触发并输出一第一控制信号至该时钟控制单元；以及

一第二控制单元，其电连接于该时钟控制单元，当执行一关机模式时，该第二控制单元会输出一第二控制信号至该时钟控制单元；

该时钟控制方法包含步骤：

(a)该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号以执行该关机模式；以及

(b)在执行步骤(a)后，输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。

2.如权利要求1所述的时钟控制方法，其中，该微处理器还包含一逻辑运算电路，用来执行一预定逻辑运算，以及一时钟过滤单元，电连接于该时钟控制单元与该逻辑运算电路，该时钟控制方法还包含步骤：

当该时钟产生器重新启动后，使用该时钟过滤单元来滤除该时钟信号，直到该时钟信号在一预定时间后达到一稳定状态后才输出该时钟信号至该逻辑运算电路。

3.如权利要求2所述的时钟控制方法，其还包含步骤：

当该时钟信号达到该稳定状态时，该时钟过滤单元产生一第三控制信号至该第二控制单元以驱动该第二控制单元清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位。

4.如权利要求2所述的时钟控制方法，其中，当所述第一控制单元接收该中断信号后会启动一相应的中断服务，且在该中断服务结束后，该逻辑运算电路才可继续执行该预定逻辑运算。

5.如权利要求4所述的时钟控制方法，其还包含步骤：

当该中断服务结束时，该第一控制单元会清除该第一控制信号，并使该第一控制信号对应一初始逻辑电位。

6.如权利要求1所述的时钟控制方法，其中该第二控制单元可用来接收一硬件重置信号，该硬件重置信号将该微处理器重置到初始状态，该时钟控制方法还包含步骤：

当该第二控制单元接收到该硬件重置信号时，清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位。

7.如权利要求1所述的时钟控制方法，其中，所述微处理器符合8051微处理器芯片结构。

8.如权利要求1所述的时钟控制方法，其中，所述微处理器符合8052微处理器芯片结构。

9.一种微处理器，其连接于一时钟产生器，该时钟产生器是用来产生一时钟信号以驱动该微处理器，该微处理器包含：

一时钟控制单元，其电连接于该时钟产生器，用来控制该时钟产生器是否输出该时钟信号；

一第一控制单元，其电连接于该时钟控制单元，用来接收输入的一中断信号并输出一第一控制信号至该时钟控制单元，该第一控制单元以电平触发方式来检测该中断信号；以及

一第二控制单元，电连接于该时钟控制单元，当执行一关机模式时，会驱动第二控制单元输出一第二控制信号至该时钟控制单元；

其中，该第二控制单元输出该第二控制信号至该时钟控制单元来停止该时钟产生器输出该时钟信号至该微处理器以执行该关机模式，然后可经由输入该中断信号至该第一控制单元以使其产生电平触发，并使该第一控制单元输出该第一控制信号至该时钟控制单元来重新启动该时钟产生器产生该时钟信号。

10.如权利要求9所述的微处理器，其还包含一逻辑运算电路，用来执行一预定逻辑运算，以及一时钟过滤单元，电连接于该时钟控制单元与该逻辑运算电路，其中，当该时钟产生器重新启动后，该时钟过滤单元会先滤除该时钟信号，直到该时钟信号在一预定时间后达到一稳定状态时，该时钟过滤单元才输出该时钟信号至该逻辑运算电路。

其中，当所述时钟信号达到所述稳定状态时，该时钟过滤单元产生一第三控制信号至该第二控制单元以驱动该第二控制单元清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位；

其中，当第一控制单元接收该外部中断信号后启动一相应的中断服务，且当该中断服务结束后，该逻辑运算电路才继续执行该预定逻辑运算；

其中，当所述中断服务停止时，该第一控制单元会清除该第一控制信号，并使该第一控制信号对应一初始逻辑电位。

11.如权利要求9所述的微处理器，其中，所述第二控制单元可用来接收一硬件重置信号，该硬件重置信号将该微处理器重置到初始状态，且当该第二控制单元接收到该硬件重置信号时，清除该第二控制信号，并使该第二控制信号对应一初始逻辑电位。

12.如权利要求9所述的微处理器，其符合8051微处理器芯片结构。

13.如权利要求9所述的微处理器，其符合8052微处理器芯片结构。

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