CN1248082C - 半导体装置、半导体电路、电子设备及时钟信号供给控制方法 - Google Patents

半导体装置、半导体电路、电子设备及时钟信号供给控制方法 Download PDF

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Abstract

本发明提供了一种以削减对半导体存储介质进行存取的半导体装置的功耗为目的的半导体装置。该半导体装置(10)包括：作为总线主控器发挥作用的预设的总线主控器(20)；根据总线主控器(20)的存取请求，对半导体存储介质(90)进行存取控制的总线接口(40)；以及根据表示对半导体存储介质(90)的存取状态的存取状态信息(34、50、52、54)控制对总线接口(40)的时钟信号供给有无的时钟信号供给控制电路(70)。时钟信号供给控制电路(70)，在非存取执行中时，进行使对总线接口(40)的时钟信号供给停止的控制，在存取执行中时，进行使时钟信号供给到总线接口(40)的控制。

Description

半导体装置、半导体电路、
电子设备及时钟信号供给控制方法
技术领域
本发明涉及半导体装置、半导体电路、电子设备及时钟信号供给控制方法。
背景技术
对SRAM、SDRAM等的半导体存储介质进行存取的半导体装置在电源处于ON状态下，为了保证存取请求不论何时都从总线主控器上传来，总线接口要处于能工作的状态，所以要持续地向总线接口供给时钟信号。
专利文献1：
特開平9-83247号公報(日本专利1997-83247号公报)
发明内容
因此，也要向诸如处于空闲状态的总线接口供给时钟信号，从而浪费功耗。
本发明鉴于以上问题，其目的在于削减对半导体存储介质进行存取的半导体装置的功耗。
(1)本发明涉及一种对半导体存储介质进行存取的半导体装置，其特征在于包括：
预设的总线主控模块，其作为总线主控器发挥作用；
总线接口模块，其根据预设的总线主控模块对半导体存储介质的存取请求，对半导体存储介质进行存取控制；以及
时钟信号供给控制电路，其根据对半导体存储介质的存取状态的存取状态信息，控制对总线接口模块的时钟信号供给的有无、
其中，该时钟信号供给控制电路，其包括根据存取状态信息进行至少一个控制的电路，该控制包括当判断为非存取执行中时，该电路进行使对总线接口模块的时钟信号供给停止的控制；以及当判断总线接口为存取执行中时，该电路进行使时钟信号对总线接口模块供给的控制。
(2)本发明涉及一种半导体电路，其根据总线主控模块对半导体存储介质的存取请求，对总线接口模块进行时钟信号供给有无的控制，该总线接口模块对半导体存储介质进行存取控制，该半导体电路的特征在于包括：
控制信号生成电路，其根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号；以及
控制电路，其根据该总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无，
其中，该控制信号生成电路在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
该控制电路包括在总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不对总线接口模块供给的电路。
(3)本发明的特征还在于包括：
上述任一所述的半导体装置或包括上述任一所述的半导体电路的半导体装置，
接受输入信息的装置；以及
用于输出根据输入信息由该信息处理装置处理的结果的装置。
(4)本发明涉及一种时钟信号供给控制方法，其对半导体装置的总线接口模块进行时钟信号供给有无的控制，其特征在于包括：
根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号的步骤；以及
根据该总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无的步骤，
并进行如下控制：
在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
在总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不能对总线接口模块供给。
附图说明
图1是用于说明本实施例的半导体装置、半导体电路的一例的示意图。
图2是用于说明本实施例的控制信号生成电路的构成的一例的示意图。
图3是图2的各信号的时序图。
图4是用于说明本实施例的控制电路的构成的一例的示意图。
图5是图4的各信号的时序图。
图6是用于说明时钟信号被供给到预设的总线主控模块的期间和时钟信号被供给到总线接口模块的期间的示意图。
图7示出了包括本实施例的半导体装置或半导体电路的微型计算机的硬件模块图的一例。
图8示出了包括微型计算机的电子设备的模块图的一例。
图9(A)、图9(B)和图9(C)示出了各种电子设备的外观图示例。
具体实施方式
1.本实施例的特征
(1)本实施例的对半导体存储介质进行存取的半导体装置，其特征在于包括：
预设的总线主控模块，其作为总线主控器发挥作用；
总线接口模块，其根据预设的总线主控模块对半导体存储介质的存取请求，对半导体存储介质进行存取控制；以及
时钟信号供给控制电路，其根据对半导体存储介质的存取状态的存取状态信息，对总线主控模块进行时钟信号供给有无的控制，
其中，该时钟信号供给控制电路，其包括根据存取状态信息进行至少一个控制的电路，该控制包括当判断总线接口为BUSY状态时，该电路进行使对总线主控模块的时钟信号供给停止的控制；以及当判断总线接口为非BUSY状态时，该电路进行使时钟信号对总线主控模块供给的控制。
作为总线主控器发挥作用的所说的预设的总线主控模块包括诸如CPU、高速SRAM、MMU、超高速缓冲存储器、DMA等。
可以根据存取状态信息，判断总线接口为BUSY状态时将总线主控时钟信号控制信号设为禁止状态，该总线主控时钟信号控制信号用于对总线主控模块进行时钟信号供给有无的控制，当总线主控时钟信号控制信号为禁止状态时使对总线主控器的时钟信号供给停止。
这里，作为存取状态信息，可以使用诸如总线主控器输出的请求信号、总线接口输出的BUSY信号、或总线接口输出的有效信号(存取的数据发送期间产生有效信号)等。
可以使用诸如BUSY信号判断总线接口是否处于BUSY状态。
根据本实施例，总线接口为BUSY状态时，能停止对CPU、高速SRAM、MMU、超高速缓冲存储器、DMA等的总线主控器的时钟信号的供给。由此能停止对半导体存储介质处于存取等待状态的总线主控器的时钟信号的供给，实现低功耗，防止浪费电力。
(2)本实施例的半导体存储装置，其特征在于：
该时钟信号供给控制电路在预设的总线主控模块输出的请求信号终止后，进行使对预设的总线主控模块的时钟信号供给停止的处理。
所谓的总线主控模块的请求终止后，是指总线主控模块输出的请求信号降低请求的情况(如请求信号从H电平变为L电平的情况)等。
此外，所谓的在总线主控模块的请求终止后使供给到总线主控模块的时钟信号停止，可以是指诸如检测出总线主控模块的请求终止后(如检测出请求信号从H电平变为L电平的情况后)使对总线主控模块的时钟信号的供给停止的情况，还可以是指总线接口模块从非BUSY状态(空闲状态)变为BUSY状态后或变化后至少经过1个时钟信号后(此期间总线主控模块的请求终止)，使对总线主控模块的时钟信号供给停止的情况。
根据本实施例，因为能在预设的总线主控模块输出的请求信号终止后使对预设的总线主控模块的时钟信号供给停止，由此能防止在总线主控器降低请求之前对总线主控器供给的时钟信号被停止。
(3)本实施例的半导体电路，其对作为总线主控器发挥作用的预设的总线主控模块的时钟信号供给的有无进行控制，其特征在于包括：
控制信号生成电路，其根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线主控模块指示时钟信号供给有无的总线主控时钟信号供给控制信号；以及
控制电路，其根据该总线主控时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线主控模块供给的有无，
其中，该控制信号生成电路在存取状态信息表示为存取执行中时，将总线主控时钟信号供给控制信号设为禁止状态，
该控制电路包括在总线主控时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不对总线主控模块供给的电路。
所谓的存取执行中，至少包括总线接口对半导体存储介质正在进行存取的期间(如总线接口处于BUSY状态的期间)。
这里，作为存取状态信息，可以使用诸如总线主控器输出的请求信号、总线接口输出的BUSY信号、或总线接口输出的有效信号(存取的数据发送期间产生有效信号)等。
例如可以使用BUSY信号判断总线接口是否处于BUSY状态。
根据本实施例，在半导体存储介质存取执行中时，能使对CPU、高速SRAM、MMU、超高速缓冲存储器、DMA等的总线主控器的时钟信号供给停止。由此能对半导体存储介质处于存取等待状态的总线主控器停止供给时钟信号，实现低功耗，防止浪费电力。
(4)本实施例的半导体存储装置，其特征在于：
该控制信号生成电路在预设的总线主控模块输出的请求信号终止后将总线主控时钟信号供给信号设为禁止状态。
所谓的总线主控模块的请求终止后，是指总线主控模块输出的请求信号降低请求的情况(如请求信号从H电平变为L电平的情况)等。
此外，所谓的总线主控模块的请求终止后使供给到总线主控模块的时钟信号停止，可以是指诸如检测出总线主控模块的请求终止后(如检测出请求信号从H电平变为L电平的情况后)使对总线主控模块的时钟信号供给停止，还可以是指总线接口模块从非BUSY状态(空闲状态)变为BUSY状态后或变化后至少经过1个时钟信号后(此期间总线主控模块的请求终止)，使对总线主控模块的时钟信号供给停止的情况。
根据本实施例，因为能在预设的总线主控模块输出的请求信号终止后使对预设的总线主控模块的时钟信号供给停止，由此能防止在总线主控器降低请求之前对总线主控器供给的时钟信号被停止。
(5)本实施例的电子设备，其特征在于包括：
上述任一所述的半导体装置或包括上述任一所述的半导体电路的半导体装置；
接受输入信息的装置；以及
用于输出根据输入信息由该信息处理装置处理的结果的装置。
(6)本实施例的时钟信号供给控制方法，其对半导体装置的总线主控模块进行时钟信号供给有无的控制，其特征在于包括：
根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线主控模块指示时钟信号供给有无的总线主控时钟信号供给控制信号的步骤；以及
根据该总线主控时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线主控模块供给有无的步骤，
并进行如下控制：
在存取状态信息表示为存取执行中时，将总线主控时钟信号供给控制信号设为禁止状态，
在总线主控时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不能对总线主控模块供给。
(7)本实施例的时钟信号供给控制方法，其特征在于：
预设的总线主控模块输出的请求终止后将总线主控时钟信号供给信号设为禁止状态。
下面将结合附图详细说明本实施例的优选实施方式。
(8)本实施例涉及一种对半导体存储介质进行存取的半导体装置，其特征在于包括：
预设的总线主控模块，其作为总线主控器发挥作用；
总线接口模块，其根据预设的总线主控模块对半导体存储介质的存取请求，对半导体存储介质进行存取控制；以及
时钟信号供给控制电路，其根据对半导体存储介质的存取状态的存取状态信息，对总线接口模块进行时钟信号供给有无的控制，
其中，该时钟信号供给控制电路，其包括根据存取状态信息进行至少一个控制的电路，该控制包括当判断为非存取执行中时，该电路进行使时钟信号对总线接口模块供给停止的控制；以及当判断总线接口为存取执行中时，该电路进行使时钟信号对总线接口模块供给的控制。
所谓的作为总线主控器发挥作用的预设的总线主控模块包括诸如CPU、高速SRAM、MMU、超高速缓冲存储器、DMA等。
可以根据存取状态信息，判断为非存取执行中时，将对总线接口模块的时钟信号供给的有无进行控制的总线接口时钟信号控制信号设为禁止状态，总线接口时钟信号控制信号为禁止状态时，使对总线接口的时钟信号的供给停止。
这里，作为存取状态信息，可以使用诸如总线主控器输出的请求信号、总线接口输出的BUSY信号、或总线接口输出的有效信号(存取的数据发送期间产生有效信号)等。
例如可以使用BUSY信号及请求信号判断请求中或BUSY状态为存取执行中，也可以使用BUSY信号、请求信号及有效信号判断请求中或BUSY状态、或有效状态为存取执行中。
根据本实施例，在存取执行中时，能使对总线接口的时钟信号供给停止。由此能停止对处于空闲状态的总线接口的时钟信号供给，实现低功耗，防止浪费电力。
(9)本实施例的半导体存储装置，其特征在于：
该总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及
专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
该时钟信号供给控制电路，根据某个半导体存储介质是否为存取执行对象的存取介质信息，检测出非存取执行对象的半导体存储介质，使对非存取执行对象的半导体存储介质的专用总线接口模块的时钟信号供给停止，使时钟信号能够供给到公共总线接口模块和作为存取执行对象的半导体存储介质的专用总线接口模块。
根据本实施例，即使总线接口处于存取执行中，也能使对非存取执行对象的半导体存储介质的专用总线接口模块的时钟信号供给停止，由此能进一步削减功耗。
(10)本实施例的半导体存储装置，其特征在于：
该时钟信号供给控制电路在总线接口模块输出的有效信号终止后，进行使对总线接口模块的时钟信号供给停止的处理。
所谓的总线接口模块输出的有效信号终止后，是指总线接口模块输出的有效信号诸如从H电平变为L电平的情况等。
所谓的在总线接口模块输出的有效信号终止后使对总线接口模块供给的时钟信号停止，可以是指诸如检测出总线接口模块输出了的有效信号后，使供给到总线接口模块的时钟信号停止，还可以是指总线接口模块从BUSY状态变为非BUSY状态后(BUSY信号从H电平变为L电平后)或变化后至少经过1个以上(大于等于1个)时钟信号后(此期间总线接口模块输出有效信号)，使供给到总线接口模块的时钟信号停止的情况。
这样一来，对总线接口模块的时钟信号供给能持续到总线接口降低有效信号。
(11)本实施例的半导体电路，其根据总线主控模块对半导体存储介质的存取请求，对总线接口模块进行时钟信号供给有无的控制，该总线接口模块对半导体存储介质进行存取控制，其特征在于包括：
控制信号生成电路，其根据表示对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号；以及
控制电路，其根据该总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无，
其中，该控制信号生成电路在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
该控制电路具有在总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不对总线接口模块供给的电路。
所谓的存取执行中，至少包括总线接口对半导体存储介质正在进行存取的期间(如总线接口处于BUSY状态的期间)。
这里，作为存取状态信息，可以使用诸如总线主控器输出的请求信号、总线接口输出的BUSY信号、总线接口输出的有效信号(存取的数据传输期间产生有效信号)等。
例如可以使用BUSY信号及请求信号判断请求进行中或BUSY状态为存取执行中，也可以使用BUSY信号、请求信号及有效信号判断请求进行中或BUSY状态或有效状态为存取执行中。
根据本实施例，在存取执行中时，能使对总线接口的时钟信号供给停止。由此能停止对处于空闲状态的总线接口的时钟信号供给，实现低功耗，防止浪费电力。
(12)本实施例的半导体电路，其特征在于：
该总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及
专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
该控制信号生成电路根据存取介质信息，检测出非存取执行对象的半导体存储介质，将对非存取执行对象的半导体存储介质的专用总线接口模块的专用总线接口时钟信号供给信号设为禁止状态，该存取介质信息是总线接口模块表示某个半导体存储介质是否为存取执行对象的信息，
该控制电路包括在专用总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不能对非存取执行对象的半导体存储介质的专用总线接口模块供给的电路。
根据本实施例，即使总线接口处于存取执行中，也能使对非存取执行对象的半导体存储介质的专用总线接口模块的时钟信号的供给停止，由此能进一步削减功耗。
(13)本实施例的半导体电路，其特征在于：
该控制信号生成电路在从总线接口模块传来的有效信号终止后，将专用总线接口时钟信号供给信号设为禁止状态。
所谓的总线接口模块输出的有效信号终止后，是指总线接口模块输出的有效信号诸如从H电平变为L电平的情况等。
所谓的在总线接口模块输出的有效信号终止后使供给到总线接口模块的时钟信号停止，可以是指诸如检测出总线接口模块输出了有效信号后，使供给到总线接口模块的时钟信号停止，还可以是指总线接口模块从BUSY状态变为非BUSY状态后(BUSY信号从H电平变为L电平后)或变化后至少经过1个以上(大于等于1个)时钟信号后(此期间总线接口模块输出有效信号)，使供给到总线接口模块的时钟信号的停止的情况。
这样一来，对总线接口模块的时钟信号的供给能持续到总线接口降低有效信号。
(14)本实施例的特征还在于包括：
上述任一所述的半导体装置或包括上述任一所述的半导体电路的半导体装置；
接受输入信息的装置；以及
用于输出根据输入信息由该信息处理装置处理的结果的装置。
(15)本实施例的时钟信号供给控制方法，其对半导体装置的总线接口模块的时钟信号供给的有无进行控制，其特征在于包括：
根据表示对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号的步骤；以及
根据该总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无的步骤，
并进行如下控制：
在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
在总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不能对总线接口模块供给。
(16)本实施例的时钟信号供给控制方法，其特征在于：
该总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及
专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
并进行如下控制：
根据总线接口模块表示的某个半导体存储介质是否为存取执行对象的存取介质信息，检测出非存取执行对象的半导体存储介质，将对非存取执行对象的半导体存储介质的专用总线接口模块的专用总线接口时钟信号供给信号设为禁止状态，
在专用总线接口时钟信号供给信号为禁止状态时，使时钟信号发生器产生的时钟信号不能对非存取执行对象的半导体存储介质的专用总线接口模块供给。
(17)本实施例的时钟信号供给控制方法，其特征在于：
在总线接口模块传来的有效信号终止后，将专用总线接口时钟信号供给信号设为禁止状态。
下面，结合附图详细说明本发明的优选实施例。
2.半导体电路、半导体装置
图1是用于说明本实施例的半导体装置、半导体电路的一个例子的示意图。
本实施例的半导体装置10可以对外部或内部的半导体存储介质90[如SRAM(Static Random Access Memory)92、SDRAM(StaticRandom Access Memory)94、ROM(Read Only Memory)96等]进行存取。
本实施例的半导体装置10包括作为总线主控器20发挥作用的预设的总线主控模块20[如CPU(广义上是指处理电路)22、高速SRAM 24、MMU(Memory Management Unit)26、超高速缓冲存储器28、DMAC(Direct Access Memory Controller)30中的至少一个]。
此外，本实施例的半导体装置10包括根据预设的总线主控模块20对半导体存储介质的存取请求，对半导体存储介质进行存取控制的总线接口40。
还有，本实施例的半导体装置10包括时钟信号供给控制电路70。时钟信号供给控制电路70，在表示对半导体存储介质90的存取状态的存取状态信息(如BUSY信息50、请求信号34、有效信号54中的至少一个)表示为存取执行中时，可以进行处理使供给到总线主控模块20的时钟信号32停止。
此外，时钟信号供给控制电路70，在存取状态信息(如BUSY信息50、请求信号34、有效信号54中的至少一个)表示为非存取执行中时，可以进行处理使供给到总线接口模块40的时钟信号76、78、80、82停止。
此外，时钟信号供给控制电路70作为本实施例的半导体电路发挥作用，具有对作为总线主控器发挥作用的预设的总线主控模块20(如CPU 22、高速SRAM 24、MMU 26、超高速缓冲存储器28、DMA 30中的至少一个)进行时钟信号供给、停止的控制。
本实施例的半导体电路70包括控制信号生成电路72。控制信号生成电路72根据表示对半导体存储介质90(如SRAM 92、SDRAM 94、ROM 96等)的存取状态的存取状态信息，生成用于对预设的总线主控模块指示时钟信号供给或停止的时钟信号供给控制信号。
本实施例的半导体电路70包括控制电路74。控制电路74根据时钟信号供给控制信号，控制时钟信号发生器60产生的时钟信号对预设的总线主控模块20的供给或停止。
这里，该控制信号生成电路72，在存取状态信息表示存取执行中时，使总线主控时钟信号供给控制信号为禁止状态，该控制电路74可以包括这样的电路，在总线主控时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不对预设的总线主控模块供给的电路。
还有，该控制信号生成电路72，在存取状态信息表示为非存取执行中时，使总线主控时钟信号供给控制信号为允许状态，该控制电路74可以包括这样的电路，在总线主控时钟信号供给信号为允许状态时，控制使时钟信号发生器产生的时钟信号对预设的总线主控模块供给的电路。
总线接口40可以包括：公共总线接口模块42和专用总线接口模块44、46，该公共总线接口模块42对不同的半导体存储介质进行存取时共用、进行存取控制所需的操作；该专用总线接口模块44、46只在对指定的半导体存储介质进行存取时进行存取控制所需的操作，……。
此时，时钟信号供给控制电路70可以进行如下控制：根据存取介质信息52，检测出非存取执行对象的半导体存储介质，使对非存取执行对象的半导体存储介质的专用总线接口模块的时钟信号供给停止，使时钟信号能供给到公共总线接口模块42和作为存取执行对象的半导体存储介质的专用总线接口模块，该存取介质信息52是由总线接口模块表示的某个半导体存储介质是否为存取执行对象的信息。
例如控制信号生成电路72可以完成如下控制：根据存取介质信息52，检测出非存取执行对象的半导体存储介质，使非存取执行对象的半导体存储介质的专用总线接口时钟信号供给信号为禁止状态，该控制电路74在专用总线接口时钟信号供给信号为禁止状态时，使时钟信号发生器产生的时钟信号不能对非存取执行中的半导体存储介质的专用总线接口模块供给，该存取介质信息52是总线接口模块表示的某个半导体存储介质是否为存取执行对象的信息。
图2是本实施例的控制信号生成电路72的构成一例的示意图。图3是图2的各信号的时序图。
34是总线主控器90(如CPU 22、超高速缓冲存储器24、MMU26、DMAC 30)对总线接口输出的半导体存储介质存取(读/写)的请求信号。
50是BUSY信息，这里，使用作为表示总线接口的BUSY状态/空闲状态的信息的1位的信息。
52是存取介质信息，是用于特定处于存取执行状态的半导体存储介质的信息，这里，使用2位的信息。例如“00”表示第1半导体存储介质(如SRAM)，“01”表示第2半导体存储介质(如SDRAM)…等，能够对应标识。
54是有效信号，是总线接口存取的数据在总线上传输时建立的信号。
公共总线接口时钟信号供给控制信号110是用于对公共总线接口指示时钟信号供给或停止的信号。
第1半导体存储介质专用总线接口时钟信号供给控制信号120是用于对第1半导体存储介质专用总线接口指示时钟信号供给或停止的信号。
第2半导体存储介质专用总线接口时钟信号供给控制信号130是用于对第2半导体存储介质专用总线接口指示时钟信号供给或停止的信号。
总线主控时钟信号供给控制信号140是用于对作为总线主控器发挥作用的CPU、MMU、超高速缓冲存储器等指示时钟信号的供给或停止的信号。
控制信号生成电路72包括第1“或”电路180。第1“或”电路180以对请求信号34和第2“或”电路188的输出信号189进行OR(“或”)运算为条件，输出公共总线接口时钟信号供给控制信号。
控制信号生成电路72包括第2“或”电路188。第2“或”电路188以对有效信号54和BUSY信息(信号)进行“或”运算为条件，生成输出信号190。
控制信号生成电路72包括第3“或”电路182。第3“或”电路182以对请求信号34和第1“与”电路190的输出信号191进行“或”运算为条件，生成第1半导体存储介质时钟信号供给控制信号120。
控制信号生成电路72包括第4“或”电路184。第4“或”电路184以对请求信号34和第2“与”电路192的输出信号193进行“或”运算为条件，生成第2半导体存储介质时钟信号供给控制信号130。
控制信号生成电路72包括第1“与”电路190。第1“与”电路190，在对第2“或”电路188的输出信号189和第1比较电路194的输出信号195进行AND(“与”)运算的条件下，生成输出信号191。
控制信号生成电路72包括第2“与”电路192。第2“与”电路192，在对第2“或”电路188的输出信号189和第2比较电路196的输出信号187进行“与”运算的条件下，生成输出信号193。
控制信号生成电路72包括变换电路186。变换电路186以对BUSY信息(信号)进行NOT(“非”)运算为条件，生成总线主控时钟信号供给控制信号140。
根据本实施例，在总线主控器的请求进行中(参照图3的310)或总线接口为BUSY状态(参照图3的320)或总线接口为有效信号输出进行中(参照图3的330)，公共总线接口供给控制信号为允许状态(H电平)(参照图3的340)，由此能对公共总线接口供给时钟信号(参照图3的350)。
而且，当不是总线主控器的请求进行中或总线接口为BUSY状态或总线主接口为有效信号输出进行中的任一种情况时，使公共总线接口供给控制信号为禁止状态(L电平)，可以使对公共总线接口的时钟信号的供给停止。
此外，在总线主控器的请求进行中(参照图3的310)、总线接口为BUSY状态(参照图3的320)及总线接口为有效信号输出进行中(参照图3的330)时，成为存取执行对象的半导体存储介质的专用总线接口供给控制信号为ON(例如H)(参照图3的360)，由此能对成为存取执行对象的半导体存储介质的专用总线接口供给时钟信号(参照图3的360)。
还有，通过使非存取执行对象的半导体存储介质的专用总线接口供给控制信号为禁止状态(L电平)，由此可以使对是存取执行对象的半导体存储介质的专用总线接口的时钟信号的供给停止。
还有，根据本实施例，总线接口为不是BUSY状态期间(参照图3的380、382)，总线主控器供给控制信号为禁止状态(H电平)(参照图3的390、392)，由此能对总线主控器供给时钟信号(参照图3的400、402)。
还有，总线接口为BUSY状态期间，总线主控供给控制信号为禁止状态(L电平)，可以使对总线主控器的时钟信号的供给停止。
另外，例如总线主控器传来的请求信号为H电平时，可以暂且使属于总线接口模块的所有模块的总线接口时钟信号供给控制信号为允许状态(H电平)。这样，存取执行对象以外的半导体存取介质的专用总线接口时钟信号供给信号都为允许状态(H电平)(参照图3的410)，具有对请求能快速反应的效果。
图4是用于说明本实施例的控制电路74的构成的一例的示意图，图5是图4的各信号的时序图。
控制电路74包括总线主控器控制电路210。总线主控器控制电路210根据总线主控时钟信号供给控制信号140及时钟信号发生器产生的时钟信号62，对CPU等的总线主控模块20控制时钟信号32的供给或停止。总线主控器控制电路210可以包括诸如锁存电路212和“与”电路216。这里，锁存电路212可以根据总线主控时钟信号供给控制信号140及时钟信号发生器产生的时钟信号62，生成屏蔽信号214，“与”电路216可以以对屏蔽信号214和时钟信号62进行“与”运算为条件，生成向总线主控模块20供给的时钟信号32(参照图5)。
控制电路74包括公共总线接口控制电路220。公共总线接口控制电路220根据公共总线接口时钟信号供给控制信号110及时钟信号发生器产生的时钟信号62，对公共总线接口模块42控制时钟信号82的供给或停止。公共总线接口控制电路220可以包括诸如锁存电路222和“与”电路226。这里，锁存电路222可以根据公共总线接口时钟信号供给控制信号110及时钟信号发生器产生的时钟信号62，生成屏蔽信号224，“与”电路226以对屏蔽信号224和时钟信号62进行“与”运算为条件，生成对公共总线接口模块42供给的时钟信号82。
控制电路74包括第1半导体存储介质专用总线接口控制电路230。第1半导体存储介质专用总线接口控制电路230根据第1半导体存储介质专用总线接口时钟信号供给控制信号120及时钟信号发生器产生的时钟信号62，对第1半导体存储介质专用总线接口模块44控制时钟信号78的供给或停止。第1半导体存储介质专用总线接口控制电路230可以包括诸如锁存电路232和“与”电路236。这里，锁存电路232根据第1半导体存储介质专用总线接口时钟信号供给控制信号120及时钟信号发生器产生的时钟信号62，生成屏蔽信号234，“与”电路236以对屏蔽信号234和时钟信号62进行“与”运算为条件，可以生成对第1半导体存储介质专用总线接口模块44供给的时钟信号78。
控制电路74包括第n半导体存储介质专用总线接口控制电路240。第n半导体存储介质专用总线接口控制电路240根据第n半导体存储介质专用总线接口时钟信号供给控制信号130及时钟信号发生器产生的时钟信号62，对第n半导体存储介质专用总线接口模块48控制时钟信号76的供给或停止。第n半导体存储介质专用总线接口控制电路240可以包括诸如锁存电路242和“与”电路246。这里，锁存电路242可以根据第n半导体存储介质专用总线接口时钟信号供给控制信号130及时钟信号发生器产生的时钟信号62，生成屏蔽信号244，“与”电路246以对屏蔽信号244和时钟信号62进行“与”运算为条件，生成对第n半导体存储介质专用总线接口模块48供给的时钟信号76。
图6是用于说明时钟信号被供给到预设的总线主控模块的期间和时钟信号被供给到总线接口模块的期间的示意图。
如图6所示，请求信号34从H电平变为L电平后，使总线主控时钟信号供给控制信号140为L电平(禁止状态)，由此在总线主控模块输出的请求终止后，能使对总线主控模块供给的时钟信号停止。
这里，所谓的总线主控器的请求终止后，是指总线主控模块输出的请求信号降低请求的情况(如请求信号34从H电平变为L电平的情况)等。
此外，为了在总线主控模块的请求终止后使供给到总线主控模块的时钟信号停止，可以在诸如检测出总线主控模块的请求的终止后(如检测出请求信号34从H电平变为L电平后)使对总线主控模块的时钟信号的供给停止。
还有，可以在总线接口模块从非BUSY状态变为BUSY状态后(BUSY信号从L电平变为H电平后)或变化后至少经过1个时钟信号后(此期间总线主控模块的请求终止)，使对总线主控模块供给的时钟信号32停止。
由此，对总线主控器供给时钟信号(参照310)能持续到总线主控器降低有效信号(参照312)。
还有，在BUSY信号为非BUSY状态(空闲状态)时或有效信号54产生(从L电平变为H电平)计时时，使总线主控时钟信号供给控制信号140为H电平，由此能使时钟信号供给到等待状态终止的总线主控器(参照320)。
还有，如该图所示，总线接口模块输出的有效信号54终止后(有效信号从H电平变为L电平后)(参照330)，使总线接口时钟信号供给控制信号140为L电平(禁止状态)(参照332)，由此能使对总线接口模块的时钟信号82的供给停止(参照334)。
另外，这里，所谓的总线接口模块可以是公共总线接口模块，也可以是专用总线接口模块。而且，所谓的总线接口时钟信号供给控制信号可以是公共总线接口时钟信号供给控制信号，可以是专用总线接口时钟信号供给控制信号。
所谓的在总线接口模块输出有效信号54后使供给到总线接口模块的时钟信号停止，可以是指诸如检测出总线接口模块输出有效信号54后，使供给到总线接口模块的时钟信号停止，还可以是指总线接口模块从BUSY状态变为非BUSY状态后(BUSY信号从H电平变为L电平后)或变化后至少经过1个以上(大于等于1个)时钟信号后(此期间总线接口模块输出有效信号)，供给到对总线接口的时钟信号停止的情况。
由此，对总线接口模块供给时钟信号(参照334)能持续到总线接口降低有效信号54(参照330)。
还有，在请求信号34(从L电平变为H电平)的计时(参照314)，使总线接口时钟信号供给控制信号140为H电平(参照350)，由此能使对总线接口供给时钟信号(参照352)，所以能对应总线主控器传来的请求迅速反应。
3.微型计算机
图7是包括本实施例的半导体装置或半导体电路的微型计算机的硬件模块图的一例的示意图。
本微型计算机700包括CPU 510、超高速缓冲存储器520、存储器管理单元(MMU)730、LCD控制器530、复位电路540、程控计时器550、实时时钟信号(RTC)560、DMA控制器F570、中断控制器580、通信控制电路590、总线控制器600、A/D转换器610、D/A转换器620、输入端口630、输出端口640、I/O端口650、时钟信号发生装置660、预引比例器670、时钟信号供给控制电路740以及连接它们的总线680等、各种插针690等。
这里，时钟信号供给控制电路740具有如图1-图6所说明的构成。
4.电子设备
图8是本实施例的电子设备模块图的一例示意图。本电子设备800包括微型计算机(或ASIC)810、输入部分820、存储器830，电源生成部分840、LCD 850和声音输出部分860。
这里，输入部分820用于输入各种数据。微型计算机810根据由该输入部分820输入的数据进行各种处理。存储器830是微型计算机810等的工作区域。电源生成部分840用于生成电子设备800中使用的各种电源。LCD 850用于输出电子设备显示的各种图像(文字、图符、图形等)。声音输出部分860用于输出电子设备800输出的各种声音(声音、游戏声音等)，其功能由扬声器等硬件实现。
这里，微型计算机(或ASIC)810具有如图7所说明的构成。
图9(A)是作为电子设备之一的移动电话950外观图的一例示意图。该移动电话950具备作为输入部分发挥作用的拨号键按钮952、显示电话号码、名字或图符等的LCD 954、以及作为声音输出部分发挥作用输出声音的扬声器956。
图9(B)是作为电子设备之一的便携式游戏装置960外观图的一例示意图。该便携式游戏装置960具备作为输入部分发挥作用的操作按钮962、十字键964、显示游戏图像的LCD 966、以及作为声音输出部分发挥作用的输出游戏声音的扬声器968。
图9(C)是作为电子设备之一的个人计算机970外观图的一例示意图。该个人计算机970具备作为输入部分发挥作用的键盘972、显示文字、数字、图像等的LCD 974、声音输出部分976。
此外，作为能利用本实施例的电子设备，除了图9(A)、图9(B)、图9(C)所示之外，可以考虑便携式信息终端设备、传呼机、笔记本电脑、具备触摸板的装置、投影机、文字处理机、取景器型或监控直视型的带式录像机、汽车驾驶导向装置等使用LCD的各种电子设备。
此外，本发明并不限定于本实施例，在本发明的总的发明构思范围内可以实施各种变形。
在本实施例中，以时钟信号供给控制电路对总线主控器的时钟信号供给的有无进行控制及对总线接口的时钟信号供给的有无进行控制为例进行了说明，例如也可以只进行其中一个控制。
附图标记说明
10  半导体装置    20  总线主控器    22  CPU
24  高速SRAM      26  MMU           28  超高速缓冲存储器
30  DMAC              32  供给到总线主控器的时钟信号
34  请求信号           40  总线接口              42  公共总线接口
44  第1半导体存储介质专用总线接口
46  第2半导体存储介质专用总线接口
48  第n半导体存储介质专用总线接口
50  BUSY信息          52  存取介质信息          54  有效信号
60  时钟信号发生器    70时钟信号供给控制电路
72  控制信号生成电路  74控制电路
76  对第n半导体存储介质专用总线接口供给的时钟信号
78  对第2半导体存储介质专用总线接口供给的时钟信号
80  对第1半导体存储介质专用总线接口供给的时钟信号
82  对公共总线接口供给的时钟信号
90  半导体存储介质
110 公共总线接口时钟信号供给控制信号
120 第1半导体存储介质专用总线接口时钟信号供给控制信号
130 第2半导体存储介质专用总线接口时钟信号供给控制信号
140 公共总线接口时钟信号供给控制信号
510  CPU               530  LCD控制器         540  复位电路
550  程控计时器        560  实时时钟信号(RTC)
570  DMA控制器         580  中断控制器
590  通信控制电路      600  总线控制器
610  A/D转换器         620  D/A转换器         630  输入端口
640  输出端口          650  I/O端口
660  时钟信号发生装置(PLL)                    670  预引比例器
680  各种总线          690  各种插针          700  微型计算机
710  ROM               720  RAM               730  MMU
740  时钟信号供给控制电路                     800  电子设备

Claims (11)

1.一种对半导体存储介质进行存取的半导体装置，其特征在于包括：
预设的总线主控模块，其作为总线主控器发挥作用；
总线接口模块，其根据预设的总线主控模块对半导体存储介质的存取请求，对半导体存储介质进行存取控制；以及
时钟信号供给控制电路，其根据对半导体存储介质的存取状态的存取状态信息，对总线接口模块进行时钟信号供给有无的控制，
其中，所述时钟信号供给控制电路包括根据存取状态信息当判断为非存取执行中时进行使对总线接口模块的时钟信号供给停止的控制、当判断总线接口为存取执行中时进行使时钟信号对总线接口模块供给的控制的电路。
2.根据权利要求1所述的半导体装置，其特征在于：
所述总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及
专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
所述时钟信号供给控制电路进行如下控制：
根据某个半导体存储介质是否为存取执行对象的存取介质信息，检测出非存取执行对象的半导体存储介质，使对非存取执行对象的半导体存储介质的专用总线接口模块的时钟信号供给停止，使时钟信号能够供给到公共总线接口模块和作为存取执行对象的半导体存储介质的专用总线接口模块。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述时钟信号供给控制电路，其在总线接口模块输出的有效信号终止后，进行使对总线接口模块的时钟信号供给停止的处理。
4.一种半导体电路，其根据总线主控模块对半导体存储介质的存取请求，对总线接口模块进行时钟信号供给有无的控制，所述总线接口模块对半导体存储介质进行存取控制，所述半导体电路的特征在于包括：
控制信号生成电路，其根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号；以及
控制电路，其根据所述总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无，
其中，所述控制信号生成电路，其在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
所述控制电路，其包括在总线接口时钟信号供给信号为禁止状态时，控制使时钟信号发生器产生的时钟信号不对总线接口模块供给的电路。
5.根据权利要求4所述的半导体电路，其特征在于：
所述总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
其中，所述控制信号生成电路，其根据总线接口模块表示的某个半导体存储介质是否为存取执行对象的存取介质信息，检测出非存取执行对象的半导体存储介质，将对非存取执行对象的半导体存储介质的专用总线接口模块的专用总线接口时钟信号供给信号设为禁止状态，
所述控制电路，其包括在专用总线接口时钟信号供给信号为禁止状态时，控制时钟信号发生器产生的时钟信号不能对非存取执行对象的半导体存储介质的专用总线接口模块供给的电路。
6.根据权利要求4或5所述的半导体电路，其特征在于：
所述控制信号生成电路，其在从总线接口模块传来的有效信号终止后，将专用总线接口时钟信号供给信号设为禁止状态。
7.一种电子设备，其特征在于包括：
权利要求1或2所述的半导体装置；
接受输入信息的装置；以及
用于输出根据输入信息由所述信息处理装置处理的结果的装置。
8.一种电子设备，其特征在于包括：
包括权利要求4或5所述的半导体电路的半导体装置；
接受输入信息的装置；以及
用于输出根据输入信息由所述信息处理装置处理的结果的装置。
9.一种时钟信号供给控制方法，其对半导体装置的总线接口模块进行时钟信号供给有无的控制，其特征在于包括：
根据对半导体存储介质的存取状态的存取状态信息，生成用于对预设的总线接口模块指示时钟信号供给有无的总线接口时钟信号供给控制信号的步骤；以及
根据所述总线接口时钟信号供给控制信号，控制时钟信号发生器产生的时钟信号对预设的总线接口模块供给的有无的步骤，
并进行如下控制：
在存取状态信息表示为非存取执行中时，将总线接口时钟信号供给控制信号设为禁止状态，
在总线接口时钟信号供给信号为禁止状态时，控制时钟信号发生器产生的时钟信号不能对总线接口模块供给。
10.根据权利要求9所述的时钟信号供给控制方法，其特征在于：
所述总线接口模块包括：
公共总线接口模块，其在对不同的半导体存储介质进行存取时共用，进行存取控制所需的操作；以及
专用总线接口模块，其在只对指定的半导体存储介质进行存取时，进行存取控制所需的操作，
并进行如下控制：
根据总线接口模块表示的某个半导体存储介质是否为存取执行对象的存取介质信息，检测出非存取执行对象的半导体存储介质，将对非存取执行对象的半导体存储介质的专用总线接口模块的专用总线接口时钟信号供给信号设为禁止状态，在专用总线接口时钟信号供给信号为禁止状态时，使时钟信号发生器产生的时钟信号不能对非存取执行对象的半导体存储介质的专用总线接口模块供给。
11.根据权利要求9或10所述的时钟信号供给控制方法，其特征在于：
在从总线接口模块传来的有效信号终止后，将专用总线接口时钟信号供给信号设为禁止状态。
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