CN1244755A - 固定长度数据处理设备 - Google Patents
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Abstract
一种固定长度数据处理设备包括一个集中为各传输路由保持识别是处理对象的固定长度数据所必需的登记信息的登记信息保持单元(94)和一个根据至少是在登记信息保持单元(94)内的登记信息识别所接收的固定长度数据是否为处理对象的数据处理单元(30),以便在识别出固定长度数据对于这个传输路由相应为处理对象时根据固定长度数据执行异步通信中故障管理的数据处理,从而高效率地保持了大量的识别固定长度数据的信息,以简单的结构进行固定长度数据处理。
Description
本发明与固定长度数据处理设备有关，具体地说，与适合对采用称为ATM信元的具有53个字节的固定长度数据的ATM(异步传送模式)通信执行操作、管理和维护(OAM)的固定长度数据处理设备有关。
ATM技术的引进是为了实现B-ISDN(宽带ISDN)通信网，支持当前所要求的高速(大容量)通信，可变比特率的图像通信，具有诸如点到点、点到n点(n为2或更大)、n点到n点之类不同连接方式的通信系统。
例如，在SDH(同步数字分层体系)传输网[在北美称为SONET(同步光纤网)]中，要将各种通信业务的信号，如ATM信元(异步通信的固定长度数据)，映射(存储)到SDH传输帧[所谓STM(同步传送模块)，或SONET中的STS(同步传送信号)]的净荷部，加以发送。
将一个ATM信元映射到如上传输帧，最近要求将这个映射到SDH传输帧(下面有时就称为传输帧)的ATM信元标识为一个单元，即使在SDH传输网中也要执行操作、管理和维护[一种数据(信元)处理，如对OAM信元的终接处理]。
例如，在如图48所示的配有SDH传输网的环型网1’中，必需在SDH发送设备2’与3’之间插入一个ATM处理设备4’，执行上述信元处理。SDH发送设备2’和3’都应具有将ATM信元映射到传输帧和从传输帧取出(反映射)ATM信元的功能。由于环型网1’(SDH发送设备2’和3’)容纳若干个成为较低层次中的传输点的SDH发送装置9’-1至9’-n(n是不小于2的整数)，如图48所示，因此就要求ATM信元处理设备4’i对每个传输点执行以上信元处理。
实际上，必需分别对在每个SDH传输装置9’-1至9’-n[与每个SDH发送设备2’和3’(较高级别的传输帧)中的STS信道#i(#i为序号，i＝1至n)相应]中传输的每个较低级别的传输帧执行以上信元处理。
为此，每个SDH发送设备2’和3’都具有按STS信道配置的映射/反映射(MAP/DEMAP)单元2’-1至2’-n和3’-1至3’-n，如图49所示。每个映射/反映射单元2’-1至2’-n和3’-1至3’-n都包括一个从上行流(UpStream)或下行流(Down Stream)中的传输帧取出ATM信元送至ATM信元处理单元4’-i的反映射单元2’d或3’d和一个将来自ATM信元处理单元4’-i的ATM信元存储(映射)在上行流或下行流中的传输帧内送至另一个发送设备的映射单元2’m或3’m。ATM处理设备4’具有按STS信道#i数配置的ATM信元处理单元(数据处理单元)4’-1至4’-n。
每个SDH发送设备2’和3’因此可以通过映射/反映射单元2’-1至2’-n和3’-1至3’-n为每个STS信道#i执行以上的ATM信元映射/反映射处理。ATM信元处理单元4’-i可以为每个STS信道#i执行以上信元处理。
也就是说，ATM处理设备4’通过分别串接在各STS信道#i的各个ATM信元处理单元4’-i对由各个STS信道的SDH发送装置9’-1至9’-n分别传输的传输帧中的ATM信元执行信元处理。
例如，在与STS信道#i相应的映射/反映射单元3’-1，3’-2，…，或3’-n中从一个传输帧取出一个来自SDH发送设备3’的较低层次中的SDH发送装置9’-1，9’-2，…，9’-n的ATM信元，按照ATM处理设备4’的内部参考信元周期送至一个相应的ATM信元处理单元4’-i。
ATM信元在与STS信道#i相应的ATM信元处理单元4’-i中受到信元处理后，在相应映单元2’-1，2’-2，…，或2’-n中被映射到一个传输帧，发送给配置在SDH发送设备2’的较低层次中的SDH发送装置9’-1，9’-2，…，或9’-n。
每个ATM信元处理单元4’-i对ATM信元进行识别，主要根据OAM信元的ALM(告警)信元执行故障管理[终接AIS(告警指示信号)或RDI(远程故障指示)信元]。
例如，当ATM处理设备4’接收到一个指示在某个VP/VC连接内出现问题的OAM(ALM)信元(VP/VC-AIS)时，ATM处理设备4’就将一个类似的AIS通知下行流，或者当接收到一个级别高于AIS的告警(SONET告警之类)时，ATM处理设备4’就产生一个VP/VC-AIS/RDI信元发向所要求的目的地。
为此，例如如图49所示，每个ATM信元处理单元4’-i配有信元识别单元4’a、信元产生单元4’b、下行信元插入单元4’c，上行信元插入单元4’d和微计算机I/F单元4’e。
信元产生单元4’b产生的ALM信元(VP-AIS，VC-AIS)，通过下行信元插入单元4’c送至下行流。但是，相反方向的ALM信元(VP-RDI，VC-RDI)则通过上行信元插入单元4’d送至上行流。
微计算机I/F单元4’e具有一个接口，用来按系统CPU设置操作信道、操作环境之类，也用来收集维护和管理信息(ALM信息之类)。
ATM信元处理单元4’-1，4’-2，…，或4’-i输出的ATM信元之类在映射/反映射单元2’-1，2’-2，…，或2’-n内重新被映射到一个传输帧上，由为ATM信元的目的地的另一个设备接收。
在以上ATM处理单元4’-1中的信元识别单元4’a保持有识别OAM(ALM)信元(VP/VC-AIS)的信元的信息，以便通过将所接收的信元与这信息进行比较来识别接收信元。然而，如果设备要保持每个信道[ATM通信中的虚信道(VP/VC)]的识别信息，那么设备必需保持例如一个STS信道中的1024个信道的识别信息，这导致设备规模的增大。
如果涉及诸如1对n、n对n、可变比特率通信之类的大容量传输的网络配置(连接方式)是复杂的，就必然增加对ATM信元的识别信息，从而导致设备规模的增大。
在网络配置像上面那样复杂时，除了站间的OAM以外，在网络中必需执行连续性测试。然而，在图49所示的ATM处理设备4’中，只执行ATM信元的故障管理，而不执行ATM信元基础上的连续性测试。因此，在网络连续运行时就不能适当地确认站间的连接情况。
为了解决上述问题，本发明提出了一种固定长度数据处理设备，这种设备高效地保持大量用来识别固定长度数据的信息，以便在传输诸如ATM信元之类的固定长度数据的通信网中处理固定长度数据或利用固定长度数据进行连续性测试。
因此，本发明提供了一种对为不同的传输路由设置不同的传输路由标识信息的异步通信所采用的固定长度数据进行处理的固定长度数据处理设备，这种设备包括：一个登记信息保持单元，用来集中为各个传输路由保持识别是处理对象的固定长度数据所必需的登记信息；以及一个数据处理单元，用来根据至少是在登记信息保持单元内的登记信息识别所接收的固定长度数据是否为处理对象，以便在识别出这个固定长度数据对于这个传输路由相应是处理对象时根据这个固定长度数据执行异步通信中故障管理的数据处理。
按照以上这种固定长度数据处理设备，由于登记信息保持单元集中为各个传输路由保持识别是处理对象的固定长度数据所必需的登记信息，而数据处理单元根据登记数据执行数据处理，因此这种设备的结构比较简单。
本发明还提出了一种对异步通信的固定长度数据进行处理的固定长度数据处理设备，它包括：一个请求产生单元，能为确认异步通信中的连续性状态产生执行连续性测试处理的请求；以及一个连续性测试处理单元，用来在接收到来自请求产生单元的执行请求时产生用于连续性测试的固定长度数据，通过发送设备将固定长度数据发至另一个固定长数据处理设备和接收来自那里的固定长度数据以执行连续性测试处理，以及把连续性测试处理的结果通知给请求产生单元。
按照以上这种固定长度数据处理设备，为了确认异步通信中的连续性状态，请求产生单元产生一个执行连续性测试处理的请求，而连续性测试处理单元在接收到来自请求产生单元的这个执行请求后就产生用于连续性测试的固定长度数据，通过发送设备将固定长度数据发至另一个固定长度数据处理设备和接收来自那里的固定长度数据以执行连续性测试处理，然后将连续性测试处理的结果通知请求产生单元。因此，能方便地利用异步通信网中的固定长度数据执行连续性测试，并且能在不中断网络运行的情况下适当地在连续性测试中证实站间的连接情况。
在本说明的附图中：
图1为示出配有按本发明的一个实施例构成的ATM处理设备的传输网的一个例子的方框图；
图2为示出按本发明的实施例构成的ATM处理设备和映射/反映射单元的方框图；
图3(a)和3(b)为例示按本发明的实施例构成的映射/反映射单元中的UTOPIA的详细结构的方框图；
图4(a)和4(b)为例示按本发明的实施例构成的ATM处理设备中的UTOPIA的详细结构的方框图；
图5(a)至5(e)为例示在按本发明的实施例构成的设备中一个从ATM层异步输入UTOPIA的信元按基准内部过程时序传送的状态的时序图；
图6为示出按本发明的实施例构成的DP-RAM的方框图；
图7为示出按本发明的实施例构成的上行流信元插入单元的方框图；
图8为例示按本发明的实施例构成的上行流信元插入单元中的产生AIS信元的过程的流程图；
图9例示了按本发明的实施例构成的RAM中的数据结构；
图10(a)和10(b)示出了按本发明的实施例构成的RAM中的数据结构；
图11为示出按本发明的实施例构成的写控制单元和读控制单元的方框图；
图12为例示按本发明的实施例构成的写控制单元的操作的时序图；
图13为例示按本发明的实施例构成的读控制单元的操作的时序图；
图14为例示按本发明的实施例构成的相位监视单元的操作的时序图；
图15为例示按本发明的实施例构成的相位监视单元的操作的时序图；
图16为例示按本发明的实施例构成的RAM访问调停单元的入口RAM的访问时序的时序图；
图17为示出按本发明的实施例构成的微计算机I/F单元的方框图；
图18例示了按本发明的实施例构成的的微计算机的寄存器的位图的结构；
图19例示了按本发明的实施例构成的入口RAM的数据结构；
图20为例示按本发明的实施例构成的微计算机的寄存器的访问时序的时序图；
图21为示出按本发明的实施例构成的微计算机I/F单元的方框图；
图22为示出按本发明的实施例构成的信元处理单元的方框图；
图23例示了按本发明的实施例构成的的VP终接信息RAM的地址结构；
图24例示了按本发明的实施例构成的VP终接信息RAM中的数据结构；
图25例示了按本发明的实施例构成的VC管理RAM中的数据结构；
图26为示出按本发明的实施例构成的信元识别单元的方框图；
图27为示出按本发明的实施例构成的告警管理单元的方框图；
图28例示了按本发明的实施例构成的VP管理RAM的地址结构；
图29例示了按本发明的实施例构成的VP管理RAM中的数据结构；
图30例示了按本发明的实施例构成的VC管理RAM的地址结构；
图31为示出按本发明的实施例构成的终接VC管理RAM的方框图；
图32例示了按本发明的实施例构成的终接VC管理RAM中的地址结构；
图33例示了按本发明的实施例构成的终接VC管理RAM中的数据结构；
图34为示出按本发明的实施例构成的ALM信元产生单元的方框图；
图35为示出按本发明的实施例构成的信元插入/丢弃单元的方框图；
图36为例示按本发明的实施例构成的告警管理单元中的告警撤消过程的流程图；
图37为例示按本发明的实施例构成的ALM信元产生单元中的信元产生过程的流程图；
图38为例示按本发明的实施例构成的ALM信元产生单元中的ALM信元产生过程的流程图；
图39(a)至39(d)为例示按本发明的实施例构成的ATM信元产生单元中产生信元产生请求的过程的时序图；
图40为示出按本发明的实施例构成的LB处理单元的方框图；
图41例示了按本发明的实施例构成的DP-RAM中的数据结构；
图42例示了按本发明的实施例构成的DP-RAM的地址结构；
图43为例示按本发明的实施例构成的DP-RAM的访问定时的时序图；
图44例示了按本发明的实施例构成的LB信元的格式；
图45为示出按本发明的实施例构成的产生过程单元的方框图；
图46为例示在微计算机设定LB处理(写入)时微计算机与LB处理单元之间进行的过程的流程图；
图47例示在微计算机设定LB处理(读出)时微计算机与LB处理单元之间进行的过程的流程图；
图48为示出配有SDH传输网的环型网1’的方框图；以及
图49为示出SDH发送设备和ATM处理设备的方框图。
下面将结合附图对本发明的一些实施例进行说明。
(1)系统结构
图1为示出配有应用按本发明的实施例构成的固定长度数据处理设备的SDH传输网的环型网1的结构的方框图。图1所示的环型网1为一个电视服务设备6提供服务，使它能提供图像数据和语音数据，实现VOD(点播电视)系统。这种系统能在任何时候根据远地用户的点播将诸如电影之类的所要求的图像和语音从电视服务设备6发送给用户7。
下面将根据有大量信息由VOD服务设备发送入环型网的假设进行说明。
图1所示的环型网1具有SDH发送设备2、3和5，在电视服务设备6与用户7之间发送SDH帧。每个SDH发送设备2和3包括在较低层次的SDH发送装置9-1至9-n，它们处理具有比在环型网1中处理的传输帧(例如STS-12、48之类)的传输速率低的较低级别的传输帧[称之为SDH发送设备2和3(较高级别的传输帧，如STS-3C)中的STS信道#i(设备标识信息)]。
在环型网1中，在SDH发送设备2与3之间配置有一个ATM处理设备(固定长度数据处理设备)4，用来识别每个作为一个单位映射到一个传输帧上的ATM信元，执行ATM通信层中的操作、管理和维护。
如图2所示，按本发明这个实施例构成的ATM处理设备4包括一个对于这些STS信道#i的映射/反映射单元(发送装置)2-i和3-i来说是共同的ATM信元处理单元4-1，同样为所有的STS信道#i执行对每个STS信道上的ATM信元的处理。
如图2所示，SDH发送设备2和3各包括若干映射/反映射单元2-i或3-i，用来对各自的STS信道#i上的ATM信元执行映射/反映射处理，与ATM信元处理单元4-1交换ATM信元。映射/反映射单元3-i包括：一个从下行流的传输帧中取出ATM信元的反映射单元3d，一个将ATM信元处理单元4-1输出的ATM信元存储在上行流的传输帧中的映射单元，一个与在ATM处理设备4中处于下行流侧的接口单元10交换数据的接口单元20-1，以及一个与在ATM处理设备4中处于上行流侧的接口单元20交换数据的接口单元10-1。类似，映射/反映射单元2-i包括：一个从上行流的传输帧中取出ATM信元的反映射单元2d，一个将ATM信元处理单元4-1输出的ATM信元存储在下行流的传输帧中的映射单元2m，一个与在ATM处理设备4中处于下行流侧的接口单元20交换数据的接口单元10-1，以及一个与在ATM处理设备4中处于上行流侧的接口单元10交换数据的接口单元20-1。
图2中所示的ATM处理设备4配有ATM信元处理单元4-1、双端口RAM70、单端口RAM94和作为系统CPU的微计算机(μ-COM，请求产生单元)95。
ATM信元处理单元4-1主要用来识别需根据OAM信元的ALM(告警)信元执行故障管理[AIS(告警指示信号)信元或RDI(远地故障指示)信元之类的终接等]的ATM信元。按照这个实施例，ATM信元处理单元4-1还能用一个ATM信元执行连续性测试(环回LoopBack，下面有时简记为“LB”)，情况将稍后说明。
为此，ATM信元处理单元4-1包括：用来与映射/反映射单元2-1至2-n和3-1至3-n的接口单元10-1和20-1交换ATM信元的接口单元10和20，一个信元处理单元30，一个LB处理单元40，一个与稍后要说明的外接双端口RAM70交换信息的接口单元(双端口RAMI/F单元)60，一个上行流信元插入单元(此后记为“UpS信元插入单元”)80，一个与保持识别接收信元必需信息的单端口RAM94交换信息的入口RAM(ENTRY-RAM)接口单元(此后有时记为“RAM访问调停单元”)91，以及一个与微计算机95交换PM各种设置信息并将这些信息通知有关各部分的微计算机接口单元(此后有时记为“微计算机I/F单元”)92。
ATM信元处理单元4-1还包括一个监视信元丢弃的状态或信元流过的状态的性能监视(PERFOMANCE MONITORING，此后有时记为“PM”)处理单元50。
图2中所示的接口单元10(接收用)在这个实施例中配有一个UTOPIA(ATM的通用测试和操作PHY接口)。接口单元10根据UTOPIA接口标准以异步方式接收来自任意映射/反映射单元(物理层)2-i或3-i的信元，将接收到的信元按ATM信元处理单元4-1的基准定时送至信元处理单元30。
图2中所示的接口单元20(发送用)也配有一个UTOPIA，用来根据UTOPIA接口标准将信元以异步方式发至任意映射/反映射单元(物理层)2-i或3-i。映射/反映射单元2-i和3-i(物理层)中的接口单元10-1(接收用)和接口单元20-1(发送用)也都配有UTOPIA。
下面将详细说明UTOPIA 10、10-1、20、20-1。
(1-1)UTOPIA 20-1
图3(a)为例示上述映射/反映射单元2-i或3-i(物理层)中用于传输的UTOPIA 20-1的详细结构的方框图。如图3(a)所示，UTOPIA 20-1包括写处理单元21-1、数据保持单元22-1、中间控制单元24-1和外部接口单元23-1。
数据保持单元22-1保持在反映射单元2d(3d)中反映射的信元。考虑到由于ATM处理设备4中数据处理的延迟而引起在对外接口单元23-1中信元读过程暂停的情况，数据保持单元22-1有一个可以保持多个信元的数据保持缓存器22-1a。
写处理单元21-1相继将在反映射单元2d(3d)中反映射的信元写入上述数据保持缓存器22-1a。为此，写处理单元21-1配有一个计数器21-1a和一个写控制单元21-1b。
计数器21-1a通过与信元长度相应的时钟，借助指示有信元从反映射单元2d(3d)输入的信元到达标志(高电平)为触发器进行计数。写控制单元21-1b按照计数器21-1a的输出(计数值)对数据保持缓存器22-1b进行写控制，从而相继将反映射单元2d(3d)发送的各信元逐个写入数据保持缓存器22-1a。
中间控制单元24-1对上述数据保持缓存器22-1a内所保持的信元的数目(保持状态)进行监视，以管理有/无信元需向ATM处理设备4发送。按照这个实施例，如图3(a)中所示，中间控制单元24-1配有一个信元计数单元(CTR)24-1a。附带，标号24-1b标记的是一个时钟转换单元。
上述信元计数单元24-1a按照每次在由上述写控制单元21-1b将一个信元写入数据保持缓存器22-1a时接收到的“加1请求(收妥信号)”使它的计数值加1，而按照每次在由对外接口单元23-1中的发送信道判决单元23-1c(稍后说明)从数据保持缓存器22-1a读出一个信元时接收到的“减1请求(发妥信号)”使它的计数值减1。在计数值不小于1时，说明数据保持缓存器22-1a内保持有至少一个信元。
时钟转换单元24-1b用来匹配上述通知信元计数单元24-1a的“加1请求”和“减1请求”的时钟。时钟转换单元24-1b通过将按照对外接口单元23-1侧(ATM处理设备4)的操作时钟通知的上述“减1请求”的时钟转换为写处理单元21-1[在反映射单元2d(3d)侧]的基本操作时钟来匹配上述两个请求的时钟。
时钟转换单元24-1b是需要的，因为对外接口单元23-1是按照与写处理单元21-1侧的时钟不同的、从ATM处理设备4接收到的时钟进行操作的。就本质上来说，时钟转换单元24-1b是可以不用的，如果写处理单元21-1和对外接口单元23-1按照同一个时钟操作的话。
对外接口单元23-1读出保持在上述数据保持缓存器22-1a内的信元，发送给ATM处理设备4。对外接口单元23-1，例如如图3(a)中所示，包括可用信元(clav)产生单元23-1a、计数器23-1b、发送信道判决单元23-1c和时钟转换单元23-1d。
在来自ATM处理设备4的地址(Addr)信号指示一个由这个UTOPIA20-1本身处理的STS信道#i，从而这个UTOPIA 20-1被ATM处理设备4选定为一个是信元接收的对象的UTOPIA 20-1时，可用信元产生单元23-1a就确定信元计数单元24-1a的计数值是否不小于1。在计数值不小于1，也就是说有信元需发送时，可用信元产生单元23-1a就用可用信元信号(clav)将这情况通知ATM处理设备4(UTOPIA 10)。
发送信道判决单元23-1c读出保持在数据保持单元22-1的数据保持缓存器22-1a内的信元。在接收到UTOPIA 10响应上述由可用信元产生单元23-1a发出的通知而发来的发送许可[即允许信号(En)为高电平]时，发送信道判决单元23-1c就从数据保持缓存器22-1a读出一个信元，连同一个指示开始信元读(发送)的信号SOC(高电平)一起发送给UTOPIA 10。
计数器23-1b用与信元长度相应的时钟在有作为时机(触发)由发送信道判决单元23-1c给出的信元读(即上述发送开始信号SOC的高电平)的情况下进行计数。发送信道判决单元23-1c对计数值进行监视，以确定当前读出的信元的尾端，从而执行下一个读过程。
时钟转换单元23-1d将从信元计数单元24-1a向可用信元产生单元23-1a输出的指示信元有/无的信号的时钟转换为对外接口单元23-1(ATM处理设备4侧)的基本操作时钟。再说，时钟转换单元23-1d也是可以省去的，如果写控制处理单元21-1和对外接口单元23-1按照同一时钟进行操作的话，这与中间控制单元24-1中的时钟转换单元24-1b类似。
在映射/反映射单元2-i或3-i(物理层)中的具有如上结构的UTOPIA 20-1中，反映射单元2d(3d)从帧中取出的信元由写控制单元21-1b相继写入数据保持缓存器22-1a。此时，中间控制单元24-1按照写控制单元21-1b每次在将一个信元写入数据保持缓存器22-1a时输出的“加1请求”，使信元计数单元24-1a的计数值加1。
在对外接口单元23-1中，在地址(Adrr)信号指示一个由发送信道判决单元23-1c处理的STS信道#i，从而这UTOPIA 20-1本身被ATM处理设备(UTOPIA 10)选定为一个是信元接收的对象的UTOPIA 20-1时，可用信元产生单元23-1a就确定中间控制单元24-1中的信元计数单元24-1a的计数值是否不小于1。在计数值不小于1时，可用信元产生单元23-1a就使可用信元信号处于高电平，通知UTOPIA10：UTOPIA 20-1本身保持有需发送的信元。
在接收到UTOPIA 10响应上述通知发来的发送许可(即地址信号指示是由它本身处理的STS信道#i，而允许信号变为高电平)时，发送信道判决单元23-1c就开始从数据保持缓存器22-1a读出信元，并使读起始信号SOC成为高电平，按照计数器23-1b的计数值从数据保持缓存器22-1b只读出一个信元。
发送信道判决单元23-1c在从数据保持缓存器22-1a读出一个信元时向中间控制单元24-1中的信元计数单元24-1a发送“减1请求”。信元计数单元24-1a在接收到“减1请求”后就将计数值减1。
此后，每次来自UTOPIA 10的地址信号指示是由它本身处理的STS信道#i，UTOPIA 20-1就重复以上的发送(读)过程，只要数据保持缓存器22-1a内还保持有信元，这样就相继读出保持在数据保持缓存器22-1a内的信元，发送给UTOPIA 10(ATM处理设备4)。
(1-2)UTOPIA 10-1
图3(b)为示出上述映射/反映射单元2-i或3-i(物理层)中用于发送的UTOPIA 10-1的详细结构的方框图。如图3(b)所示，UTOPIA 10-1包括对外接口单元11-1、数据保持单元12-1、中间控制单元14-1和读处理单元13-1。
数据保持单元12-1保持在ATM处理设备4中处理的信元。在这种情况下，考虑到由于映射单元2m(3m)中映射处理的延迟可能使在读处理单元13-1中信元读过程要暂停，数据保持单元12-1有一个能将多个信元以信元为单位保持的数据保持缓存器12-1a。
对外接口单元11-1接收在ATM处理设备4中处理的信元，送至上述数据保持缓存器12-1a保持(将信元写入数据保持缓存器12-1a)。如图3(b)中所示，对外接口单元11-1a包括可用信元产生单元11-1a、计数器11-1b、写控制单元11-1c和时钟转换单元11-1d。
在地址(Addr)信号指示一个由它本身处理的STS信道#i，从而ATM处理设备4(UTOPIA 20)选定这个UTOPIA 10-1本身作为一个是信元接收的对象的UTOPIA时，可用信元产生单元11-1a根据中间控制单元14-1中的信元计数单元14-1a(稍后说明)的计数值确定数据保持缓存器12-1a内是否还有可容纳信元的自由空间。在有自由空间时，可用信元产生单元11-1a就用可用信元信号(高电平)将这情况通知UTOPIA 20。
计数器11-1b用与信元长度相应的时钟在来自UTOPIA 20的信元传输起始信号SOC为高电平的情况下计数。写控制单元11-1c监视计数器11-1b的计数值，以确定所接收的信元的尾端，从而相继写入下个所接收的信元。
在接收到UTOPIA 20响应从上述可用信元产生单元11-1a发出的数据保持缓存器12-1a内有自由空间的通知而发来的接收许可(即在允许信号变为高电平)时，写控制单元11-1c按照上述计数器11-1b的计数值将所接收的信元写入数据保持缓存器12-1a。时钟转换单元11-1d将从信元计数单元14-1a向可用信元产生单元11-1a输出的指示有/无自由空间的信号的时钟转换为对外接口单元11-1(ATM处理设备4侧)的基本操作时钟。
中间控制单元14-1对上述数据保持缓存器12-1a内所保持的信元的数目(保持状态)进行监视，以管理有/无信元需向映射单元2m(3m)发送和在数据保持缓存器12-1a内有/无自由空间。为此，中间控制单元14-1配有一个信元计数单元(CTR)14-1a。注意，标号14-1b标记的是一个时钟转换单元。
上述信元计数单元14-1a按照每次在由上述计数器11-1b将一个信元写入数据保持缓存器12-1a时接收到的“加1请求”使它的计数值加1，而按照每次在由读控制单元13-1a(稍后说明)从数据保持缓存器12-1a读出一个信元时接收到的“减1请求”使它的计数值减1。在计数值不小于1时，说明数据保持缓存器12-1a内保持有至少一个信元。此外，在计数值小于数据保持缓存器12-1a的容量时，说明数据保持缓存器12-1a内有自由空间。
上述时钟转换单元14-1b用来匹配分别从写控制单元11-1C和读控制单元13-1a送至信元计数单元14-1a的“加1请求”和“减1请求”的时钟。在这种情况下，如果对外接口单元11-1和读处理单元13-1按同一个时钟操作，时钟转换单元14-1b就可以省略。
上述读处理单元13-1按照来自映射单元2m(3m)的信元发送请求(该标志)相继从数据保保持单元12-1a读出信元。为此，如图3(b)中所示，该读处理单元13-1配有读控制单元13-1a和计数器13-1b。
计数器13-1b用与信元长度相应的时钟在有作为触发的来自映射单元2m(3m)的读标志(高电平)的情况下计数。读控制单元13-1a按照计数器13-1b的计数值相继从数据保持缓存器12-1a逐个读出信元，只要数据保持缓存器12-1a内还保持有信元。读控制单元13-1a每读出一个信元就向中间控制单元14-1中的信元计数单元14-1a发送一个上述的“减1请求”。
在映射/反映射单元2-i或3-i(物理层)中的具有上述结构的用于发送的UTOPIA 10-1中，在来自ATM处理设备4(UTOPIA 20)的地址(Addr)信号指示一个由这个UTOPIA 10-1处理的STS信道#i，从而这个UTOPIA 10-1被选定为一个是信元接收的对象的UTOPIA 10-1时，可用信元产生单元11-1a就根据中间控制单元14-1中的信元计数单元14-1a的计数值确定在数据保持缓存器12-1a内是否有自由空间。在有自由空间时，可用信元产生单元11-1a就使可用信元信号变为高电平，通知UTOPIA 20。
在接收到UTOPIA 20响应通知而发出的接收许可(允许信号成为高电平)时，写控制单元11-1c按照在作为触发的来自UTOPIA 20的传输起始信号SOC为高电平的情况下开始计数的计数器11-1b的计数值将所接收的信元(DATA)写入数据保持缓存器12-1a。
此时，写控制单元11-1c每次在将一个信元写入数据保持缓存器12-1a时就向中间控制单元14-1中的信元计数单元14-1a发送一个“加1请求”。信元计数单元14-1a在接收到“加1请求”时就将它们计数值加1。
此后，每当来自UTOPIA 20的地址信号指示是由它本身处理的STS信道#i，UTOPIA 10-1就执行上述接收(写)过程，只要数据保持缓存器12-1a内有自由空间，从而相继将信元写入数据保持缓存器12-1a。
在读处理单元13-1中，计数器13-1b以来自映射单元2m(3m)的读标志成为高电平作为触发开始计数。这样，读控制单元13-1a就按照计数器13-1b的计数值相继从数据保持缓存器12-1a读出信元，只要数据保持缓存器12-1a内还有信元，然后将这些信元送至映射单元2m(3m)。读控制单元13-1a每读出一个信元就向信元计数单元14-1a发送一个“减1请求”。
(1-3)UTOPIA 10
图4(a)为例示上述ATM处理设备4(ATM层)中用于接收的UTOPIA10的详细结构的方框图。如图4(a)所示，UTOPIA 10包括对外接口单元11、数据保持单元12、中间控制单元13和读处理单元14。
数据保持单元12保持从上述在映射/反映射单元2-i或3-i(物理层)侧的UTOPIA 20-1发送的信元。在这种情况下，考虑到由于UTOPIA 20(稍后说明)中数据处理的延迟可能在读处理单元14中信元读过程要暂停，数据保持单元12有一个能将多个信元保持在一些信元单元内的数据保持缓存器12a。
中间控制单元13对上述数据保持缓存器12a内所保持的信元的数目(保持状态)进行监视，以管理有/无信元需向信元处理单元30(稍后说明)输出以及在数据保持缓存器12中有无自由空间，同时还管理在数据保持缓存器12a内所保持的信元的STS信道#i。为此，中间控制单元13配有STS信道保持缓存器13a和信元计数单元(CTR)13b。
STS信道保持缓存器13a保持在上述数据保持缓存器12a内所保持的信元的STS信道#i。如稍后将要说明的那样，对外接口单元11中的接收信道判决单元(写控制单元)11c(稍后说明)判定的STS信道#i被写入STS信道保持缓存器13a。
也就是说，上述数据保持缓存器12a和STS信道保持缓存器13a分别可以存储信元和相应的STS信道#i[在物理层上(映射/反映射单元2-i或3-i)的标识信息]。
信元计数单元13b对在缓存器13a内保持的每个STS信道#i的信元计数。信元计数单元13b包括若干个分别负责各自信道#i的计数器(未示出)，通过根据每次在由接收信道判决单元11c和读控制单元14a(稍后说明)对数据保持缓存器12a写入/读出一个信元时接收到的“加1请求”/“减1请求”使一个相应计数器(未示出一一与各STS信道#i对应的计数器)的计数值加1/减1来管理分别为各个STS信道#i保持的信元的数目。
对外接口单元(接收接口单元)11从任何一个映射/反映射单元2-i或3-i(物理层)接收到一个信元后，就使这个信元与这个信元的STS信道#i联系起来，将这个信元和相应的STS信道#i分别写入缓存器12a和13a，从而对所接收的每个STS信道#i的信元进行管理。
对外接口单元11根据一个任意的UTOPIA 20-1中的信元保持状态向这个UTOPIA 20-1给出一个信元发送许可信号，以从这个UTOPIA20-1接收信元。如图4(a)中所示，对外接口单元11包括有效信道保持单元11a、计数器11b和接收信道判决单元11c。
在接收信道判决单元11c在用地址信号轮询(逐个)中选定一个是信元接收的对象的UTOPIA 20-1时，有效信道保持单元11a就保持从各个UTOPIA 20-1发回的指示本UTOPIA 20-1是否有信元要发送的可用信元信号clav(有信元为高电平，无信元为低电平)，从而存储有关每个STS信道#i的信元保持状态信息。
接收信道判决单元11c根据在有效信息保持单元11a内保持的保持状态信息和由信元计数单元13b为每个STS信道#i管理的数据保持缓存器12a的自由空间信息判定一个是信元接收的对象的STS信道#i(UTOPIA 20-1)后，向判定的接收STS信道#i的UTOPIA 20-1发送一个允许信号(高电平)和一个指示接收STS信道#i的地址信号(即给出发送许可)，接收到一个来自这个UTOPIA 20-1的信元后，将所接收的信元写入数据保持缓存器12a，同时将上述判定的接收STS信道#i写入STS信道保持缓存器13a。
也就是说，上述接收信道判决单元11c依次从多个UTOPIA 20-1[物理层(映射/反映射单元2-i或3-i)]接收到有关信元保持状态的信息后，判定应向哪个UTOPIA 20-1发送上述允许信号(高电平)。接收信道判决单元11c每次在写入一个信元和这个信元的STS信道#i时就向信元计数单元13b发送上述“加1请求”。
计数器11b用与信元长度相应的时钟在有作为触发的来自UTOPIA20-1的信元传输起始信号SOC(高电平)的情况下计数。接收信道判决单元11c对计数器11b的计数值进行监测，以确定所接收信元的尾端，再按这种定时(判决定时)开始对下一个接收STS信道#i的判决。
读处理单元14读出由上述对外接口单元11写入数据保持缓存器12a的信元和从STS信道保持缓存器13a读出与信元相应的STS信道#i，将读出的信元和STS信道#i输出给稍后要说明的信元处理单元30。如图4(a)中所示，该读处理单元14包括读控制单元14a和计数器14b。
计数器14b用与信元长度相应的时钟在有作为触发的来自信元处理单元30的读标志(高电平)的情况下计数。读控制单元14a相继每次在计数器14b的计数值成为初始值时从数据保持缓存器12a读出信元，只要在数据保持缓存器12a内还保持有信元。读控制单元14a每次在读出一个信元时就向信元计数单元13b发送上述“减1请求”。
按照这个实施例，信元处理单元30(稍后说明)发送的上述读标志的长度以信元长度为单位计。
下面将结合上述这个实施例的结构详细说明在ATM处理设备4(ATM层)中用于接收的UTOPIA 10的工作情况。
对外接口单元11的接收信道判决单元11c依次向对侧映射/反映射单元2-i或3-i中用于发送的任何UTOPIA 20-1发送地址信号，以轮询方式选定一个是信元接收的对象的UTOPIA 20-1。
在UTOPIA 20-1由上述地址信号选定为一个是信元接收对象的UTOPIA 20-1后，对外接口单元23-1中的可用信元产生单元23-1a[见图3(a)]用可用信元信号回发一个信元保持状态(指示UTOPIA 20-1是否保持有需发送的信元)。
对外接口单元11相继依由有效信道保持单元11a选定的次序接收到一系列可用信元信号，将每个STS信道#i的信元保持状态信息存储起来，并在接收信道判决单元11c中展示存储的内容。
接收信道判决单元11c根据存储的内容(信元保持状态信息)和在中间控制单元13的信元计数单元13b中为每个STS信道#i管理的数据保持缓存器12a内自由空间的有/无判定一个UTOPIA 20-1(STS信道#i)为信元接收的对象，向判定的这个UTOPIA 20-1发送一个允许信号(高电平)和一个地址信号。
也就是说，对外接口单元11轮询每个物理层(映射/反映射单元2-i或3-i)的UTOPIA 20-1中的信元保持状态，相继接收到每个UTOPIA 20-1的信元保持状态的通知以确认每个STS信道#i的信元保持状态，判定应向这些STS信道#i中的哪个STS信道#i的映射/反映射单元2-i或3-i(UTOPIA 20-1)发送一个发送许可信号。
UTOPIA 20-1开始由发送信道判决单元23-1c读出一个信元。在对外接口单元11中，计数器11b在有作为触发的信元读起始信号SOC(高电平)从UTOPIA23-1c的发送信道判决单元23-1c送来的情况下进行计数。
按照计数器11b的计数值，接收信道判决单元11c对缓存器12a和13a执行写控制，将所接收的信元写入数据保持单元12中的数据保持缓存器12a，而将这个信元的STS信道#i写入中间控制单元13的STS信道保持缓存器13a。
此时，接收信道判决单元11c每次在将一个信元写入数据保持缓存器12a时就向中间控制单元13中的信元计数单元13b发送对保持信元数的“加1请求”。信元计数单元13b每次在接收到“加1请求”时就对相应STS信道#i的计数值加1，更新在数据保持缓存器12a内保持的信元的数目的信息。
另一方面，读处理单元14通过查阅中间控制单元13中的信元计数单元13b的各个计数值来监视数据保持缓存器12a内信元的有/无。如果在数据保持缓存器12a内保持有信元，读处理单元14就以写入的次序从数据保持缓存器12a读出信元而从STS信道保持缓存器13a读出所读信元的STS信道#i，并输出至信元处理单元30(上行流信元插入单元80)。
此时，读控制单元14a每次在从数据保持缓存器12a读出一个信元时就向信元计数单元13b发送有关保持信元数的“减1请求”。信元计数单元13b每次在接收到“减1请求”就使相应STS信道#i的计数值减1，更新所保持的STS信道#i的信元的数目的信息，再移向STS信道保持缓存器13a内写入下一个STS信道的位置。
也就是说，上述对外接口单元11、数据保持单元12和中间控制单元13起着一个接收数据管理单元的作用，接收来自多个物理层中任何物理层(映射/反映射单元2-i或3-i)的信元，根据作为物理层的标识信息的STS信道#i管理每个STS信道#i的信元。读处理单元14将由这个接收数据管理单元管理的信元连同相应的STS信道#i一起发送给稍后要说明的信元处理单元30。
如上，读处理单元14例如将以异步定时从一个物理层(映射/反映射单元3-i)接收到的如图5(a)所示下行流中的接收信元(D1，D2，D3，D4和D5)以与信元长度同步的定时(ATM信元处理单元4-1中的基准定时；信元同步)输出给信元处理单元30[参见图5(c)和5(d)]。
以异步定时从一个物理层(映射/反映射单元2-i)接收到如图5(b)所示的上行流中的接收信元(U1，U2，U3和U4)按ATM信元处理单元4-1中的基准定时[图5(c)]传送给信元处理单元30(上行流信元插入单元80)，如图5(c)和5(e)所示。
也就是说，在ATM信元处理单元4-1内，发送上行流和下行流的ATM信元流的定时(前导信元的位置)是相同的。
ATM信元处理单元4-1中的基准定时是用28个时钟(CLK)作为一个周期，一个周期是处理一个信元(53字节)的范围。用28个时钟作为一个周期的原因如下。在一个53字节的信元以16比特进行并行处理时，一个信元可以用27个时钟处理。然而，如果必需用四个时钟对单端口RAM94访问一次，那就不好分27个时钟。因此，确定28个时钟为一个周期。在不是以16比特并行处理一个信元时，或者在改变对单端口RAM94的访问定时时，基准定时的时钟数也就不同。下面，假设28个时钟为一个周期，但也可采用其他时钟数为一个周期。
(1-4)UTOPIA 20
图4(b)为示出上述ATM处理设备4(ATM层)中用于发送的UTOPIA20的详细结构的方框图。如图4(b)所示，UTOPIA 20包括写处理单元21、数据保持单元22、中间控制单元23和对外接口24。
数据保持单元22保持从信元处理单元30(上行流信元插入单元80)(稍后说明)输出的信元。考虑到由于映射单元2m(3m)中映射处理的延迟可能在对外接口单元24中信元读过程要暂停，数据保持单元22有一个能保持多个信元的数据保持缓存器22a。
中间控制单元23对上述数据保持缓存器22a内所保持的信元的数目(保持状态)进行监视，以管理有/无信元需向UTOPIA 10-1输出，同时还管理在数据保持缓存器22a内所保持的信元的STS信道#i。为此，中间控制单元23配有STS信道保持缓存器23a和信元计数单元(CTR)23b。
STS信道保持缓存器23a保持在上述数据保持缓存器22a内所保持的信元的STS信道#i。随信元从信元处理单元30(上行流信元插入单元80)输出的STS信道#i由写处理单元21中的写控制单元21a写入STS信道保持缓存器23a。
也就是说，上述数据保持缓存器22a和STS信道保持缓存器23a起着一个用于传输的存储单元的作用，可以存储信元和相应的STS信道#i[在物理层上(映射/反映射单元2-i或3-i)的标识信息]。
信元计数单元23b对在缓存器22a内保持的每个STS信道#i的信元计数。为此，信元计数单元23b包括若干个分别负责各自STS信道#i的计数器(未示出)，根据每次在写控制单元21a(稍后说明)/发送信道判决单元(读控制单元)24a(稍后说明)对缓存器22a写入/读出一个信元时接收到的“加1请求”/“减1请求”使一个相应计数器(未示出一一与各STS信道#i对应的计数器)的计数值加1/减1，从而管理所保持的每个STS信道#i的信元的数目。
写处理单元21接收到在信元处理单元30(上行流信元插入单元80)中处理的信元后，相继将所接收的信元写入数据保持缓存器22a，而相继将信元的STS信道#i相应写入STS信道保持缓存器23a。为此，如图4(b)中所示，写处理单元21配有计数器21b和写控制单元21a。
计数器21b在有作为触发的指示有一个信元从信元处理单元30(上行流信元插入单元80)输入的信元到达标志(高电平)的情况下计数。写控制单元21a根据计数器21b的输出(计数值)对缓存器22a和23a执行写控制，将来自信元处理单元30(上行流信元插入单元80)的信元写入数据保持缓存器22a，而将来自信元处理30(上行流信元插入单元80)的相应STS信道#i写入STS信道保持缓存器23a。
也就是说，上述写处理单元21接收到来自信元处理单元30(上行流信元插入单元80)的一个需发送给UTOPIA 10-1[对侧物理层(映射/反映射单元2-i或3-i)]的信元和这个信元的STS信道#i后，就将这个信元与STS信道#i联系起来，分别写入缓存器22a和23a，从而对每个STS信道#i的信元进行管理。
对外接口单元24从数据保持缓存器22a读出需发送给对侧物理层(映射/反映射单元2-i或3-i)(UTOPIA 10-1)的信元，将其发送给UTOPIA 10-1。对外接口单元24配置为一个许可传输型发送接口单元，根据UTOPIA 10-1中的信元保持状态(是否有接收信元的空间)向任意的UTOPIA 10-1给出信元接收许可信号后发送信元。
如图4(b)中所示，对外接口单元24还包括有效信道保持单元24b、计数器24c和发送信道判决单元24a。
在发送信道判决单元24a利用地址信号以轮询方式(依次)选定一个是信元传输对象的UTOPIA 10-1时，有效信道保持单元24b保持从每个UTOPIA 10-1发回的指示信元保持状态的可用信元信号(在有空间的情况下为高电平，在无空间的情况下为低电平)，从而存储了每个STS信道#i的信元保持状态(是否可接收)。
发送信道判决单元24a根据在有效信道保持单元24b内保持的信息和在STS信道保持缓存器23a内保持的STS信道#i判定一个物理层(映射/反映射单元2-i或3-i)是信元发送对象后，就向这个判定的UTOPIA 10-1发送一个地址信号(指示一个STS信道#i的信号)和一个允许信号(高电平)(给出接收许可信号)，从数据保持缓存器22a读出信元发送给UTOPIA 10-1。
也就是说，上述发送信道判决单元24a依次从若干个UTOPIA 10-1[物理层(映射/反映射单元2-i或3-i)]接收有关各自的信元保持状态的信息，判定应向哪个UTOPIA 10-1送上述允许信号(高电平)。发送信道判决单元24a每次在读出一个信元时就向信元计数单元23b发送上述“减1请求”。
计数器24c用与信元长度相应的时钟在有作为触发的信元传输起始信号SOC(高电平)送至UTOPIA 10-1的情况下计数。上述发送信道判决单元24a对计数器24c的计数值进行监视，以确定发送信元的尾端，再以这种定时(判决定时)判定下一个发送信道(STS信道#i)。
具有按这个实施例配置的上述结构的在ATM处理设备4(ATM层)中用于发送的UTOPIA 20在接收到来自信元处理单元30(上行流信元插入单元80)的信元到达标志时开始用写处理单元21中的计数器21b计数，根据计数器21b的计数值对数据保持单元22中的数据保持缓存器22a和中间控制单元23中的STS信道保持缓存器23a执行写控制，从而将从信元处理单元30(上行流信元插入单元80)输出的信元和信元的STS信道#i相继分别写入缓存器22a和23a。
此时，写控制单元21a每次在将一个信元写入数据保持缓存器22a时就向中间控制单元23中的信元计数单元23b发送有关保持信元数的“加1请求”。信元计数单元23b每次在接收到“加1请求”时就更新一个相应计数器(未示出每个STS信道#i的计数器)的计数值，再将STS信道保持缓存器23a中写入STS信道#i的位置移到下一个位置，以更新这位置。
在对外接口单元24中，发送信道判决单元24a依次向对侧任何一个物理层的UTOPIA 10-1发送地址信号，从而以轮询方式选定一个是信元传输的对象的UTOPIA 10-1。
在UTOPIA 10-1由上述地址信号选为一个是信元传输的对象的UTOPIA 10-1后，对外接口单元11-1中的可用信元产生单元11-1a[见图3(b)]用可用信元信号(clav)向UTOPIA 20(对外接口单元24)发回一个信元保持状态(是否有空间接收信元)。
对外接口单元24相继依选定的次序接收可用信元信号，存储每个STS信道#i的信元保持状态，并在发送信道判决单元24a中显示存储的内容。
发送信道判决单元24a根据存储的内容(信元保持状态信息)、在中间控制单元23中的信元计数单元23b为每个STS信道#i管理的数据保持缓存器22a内有/无信元和在中间控制单元23中的STS信道保持缓存器23a内存储的STS信道#i来判定一个是信元传输对象的STS信道#i[物理层(UTOPIA 10-1)]。
也就是说，对外接口单元24轮询每个物理层(UTOPIA 10-1)中的信元保持状态(接收信元的空间)，相继接收到来自每个物理层(UTOPIA10-1)的有关上述信元保持状态的通知(可用信元信号)以确认每个STS信道#i的信元的保持状态，判定应向这些物理层(UTOPIA 10-1)中的哪个物理层发送一个信元接收许可信号。
发送信道判决单元24a向上述判定的发送STS信道#i的UTOPIA 10-1发送一个地址信号和一个允许信号(高电平)，从数据保持缓存器22a读出信元，连同读起始信号SOC一起发送给上述UTOPIA 10-1。
此时，发送信道判决单元24a每次在从数据保持缓存器22a读出一个信元时就向信元计数单元23b发送对保持信元数的“减1请求”。信元计数单元23b每次在接收到“减1请求”时就使相应STS信道#i的计数值减1，更新所保持的STS信道#i的信元的数目，并且将STS信道保持缓存器23a内写入下一个STS信道的位置前移一位。
也就是说，上述写处理单元21、数据保持单元22和中间控制单元23根据作为对物理层(映射/反映射单元2-i或3-i)的标识信息的STS信道#i为每个物理层对在稍后说明的信元处理单元30(上行流插入单元80)中处理的信元进行管理。对外接口单元24根据上述STS信道#i将所管理的信元发送给任意的物理层。
图2中所示的DP-RAMI/F单元与外部的DP-RAM70对接。DP-RAMI/F单元60将来自信元处理单元30的ALM(AIS，RDI)信息写入DP-RAM70，从微计算机95读出有关置入DP-RAM70的PM过程的信息，以及写入来自PM处理单元50的需通知微计算机95的信息。DP-RAM70能保持每个STS-3C[STS信道#i(i＝1至4)]的VC-AIS/RDI、VP-AIS/RDI之类的信息，例如在处理STS-3C的四个信道时，如图6所示。
UpS(上行流)信元插入单元(插入单元)80按照来自信元处理单元30的ALM信元插入请求(请求插入一个ALM信元)、来自LB处理单元40的LB信元插入请求(请求插入一个LB信元)和来自PM处理单元50的PM信元插入请求(请求插入一个PM信元)插入相应信元。此外，UpS信元插入单元80在检测到上行流中有一个信元流断开时产生ALM。
为此，UpS信元插入单元80包括UpS告警产生单元80-1和信元插入单元80-2，如图7所示。
UpS告警产生单元80-1产生ALM信元，如图7中所示，它包括请求单元80-1a、加1单元80-1b、产生单元80-1c和定时器80-1d。
请求单元80-1a在检测到输入断开时向RAM访问调停单元91或信元处理单元30输出一个检查入口RAM94(稍后说明)或VP终接信息RAM37(稍后说明)的检查请求，根据从信元处理单元30之类接收到的入口信息或VP终接信息确定是否产生一个AIS信元，在要产生AIS信元时将AIS信息发送给产生单元80-1c。加1单元80-1b校正VPI(虚路径标识符)/VCI(虚信道标识符)[传输路由标识信息]。定时单元80-1d保持产生AIS信元的时间段。在检测到输入断开时，产生单元80-1c产生一个AIS信元发送给信元插入单元80-2。
在检测到输入断开时，定时单元80-1d启动一个1s(1秒)定时器；加1单元80-1b将VPI设为“000h”(h：16进制)和将VCI设为“000h”；请求单元80-1a根据VPI/VCI向VP终接信息RAM37和入口RAM94输出一个检查请求，根据读信息确定是否产生一个AIS信元；以及产生单元80-1c在确定需产生AIS信元时产生一个AIS信元。
图8为示出在检测到输入断开时产生一个告警信元的流程图。在检测到有输入断开情况时(步骤U1)，定时单元80-1d启动1秒定时器(步骤U2)，加1单元80-1b将VPI设为“000h”(h或H为16进制)、将VCI设为“000h”和将STS信道#i设为“00”(步骤U3至U5)。
请求单元80-1a确定VCI是否为“000h”(步骤U6)。当VCI为“000h”时，请求单元80-1a产生一个检查VP模式的请求(从步骤U6的YES分支至步骤U16)，根据从VP终接信息RAM37读出的数据确定是否为VP模式(是否为设置了终接)(步骤U17)。无论是否设置了VP模式，请求单元80-1a都输出一个入口检查请求(请求检查一个入口，从步骤U17的YES分支至步骤U21，或从步骤U17的NO分支至步骤U18)，确定入口(Entry)是否置位(步骤U19和U22)。
在VP终接和入口都设定时，请求单元80-1a向产生单元80-1c输出一个VP-AIS信元产生请求(请求产生一个VP-AIS信元)，并在输出这个产生请求后进入一个5信元等待状态(从步骤U22的YES分支至步骤U23)。在VP终接未设定而入口设定时，请求单元80-1a向产生单元80-1c输出一个VC-AIS信元产生请求(请求产生一个VC-AIC信元)，然后进入一个5信元等待状态(从步骤U19的YES分支至步骤U20)。在入口未置位(即定为步骤U19或步骤U22的NO分支)，或在请求单元80-1a向产生单元80-1c输出一个产生请求之后，请求单元80-1a增大STS信道#i的值(步骤U19至U9，步骤U20至U9，步骤U22至U9或步骤U23至U9)。
在请求单元80-1a向产生单元80-1c输出VP-AIS/VC-AIS产生请求时，请求单元80-1a将AIS信息发送给产生单元80-1c，作为要产生的信元的信息。
在VCI不是“000h”时，请求单元80-1a还确定VCI是否为“3”、“4”和“6”中之一(从步骤U6的NO分支至步骤U7)。在VCI不是“3”、“4”和“6”中之一时，请求单元80-1a确定VPI/VCI是否设定为VP模式(从步骤U7的NO分支至步骤U8)。在VPI/VCI没有设定在VP模式时，请求单元80-1a输出一个入口检查请求(从步骤U8的N0分支至步骤U18)。在VPI/VCI不在VP模式或VCI是“3”、“4”和“6”中之一时，请求单元80-1a将计数过程移位以增加STS信道#i的计数值(步骤U7至U9，或从步骤U8的YES分支到步骤U9)。
然后，请求单元80-1a确定经加1的STS信道#i的值是否为最大值(步骤U10)，重复上述过程直至STS信道#i的值成为最大值(即直至在步骤U10确定为YES)(步骤U6至U10，或步骤U16至U23)，然后将VCI值加1(步骤U11)。
请求单元80-1a确定经加1的VCI值是否为最大值(步骤U12)，重复上述过程直到VCI值成为最大值(即直至在步骤U12确定为YES)，然后将VPI值加1(步骤U13)。
于是，请求单元80-1a确定经加1的VPI值是否为最大值(步骤U14)，重复上述过程(步骤U4至U14，步骤U16至U23)直至VPI值成为最大值(即直至在步骤U14确定为YES)。此后，更新定时器单元80-1d的值(步骤U15)。
UpS信元插入单元80在检测到输入断开时产生一个AIS信元流，同时满足最小信元插入间隔。在产生一个AIS信元时，UpS信元插入单元80对每个VPI/VCI重复VP模式检查和入口检查，同时检测输入断开情况，从而在满足一个条件时就输出一个产生AIS信元的请求。附带地说，一个输入断开状态就是一个启动和继续这个流程图的条件。
如上所述，UpS告警产生单元80-1起着一个检测上行流中输入断开情况的输入断开状态检测单元和一个周期性地产生发给另一个ATM处理设备4的AIS信元的告警产生单元的作用。
如图7中所示的信元插入单元80-2将来自信元处理单元30、LB处理单元40或PM处理单元50的每个信元插入上行流侧UTOPIA 10(见图2)发送的信元流中一个空信元区。
为此，如图7中所示，信元插入单元80-2例如包括选择单元80-2a、USER(用户)信元信息单元80-2b、调停电路单元80-2c、CRC插入单元80-2d、28计数计数器80-2e和FIFO单元80-2f。
选择单元80-2a用来选择信元流。选择单元80-2a选择一个来自上行流侧UTOPIA 10(见图2)的信元流或一个来自UpS告警产生单元80-1的信元流。在检测到输入断开后，选择单元80-2a将主信号从正常信元流转到UpS信元告警产生单元80-1产生的AIS信元流，予以输出。
在有一个ATM信元而不是一个环回信元(LB信元)需插入ATM信元流的空区时，调停电路单元(调停电路)80-2c干预对环回LB信元而不是ATM信元的插入定时。调定电路单元80-2c最好输出在FIFO单元80-2f内保持的数据，然而在FIFO单元80-2f内没有准备需环回的信元数据时输出一个来自信元处理单元30、LB处理单元40或PM处理单元50的插入信元。
具体地说，调停电路单元80-2c按信元插入请求信号到达的次序对是插入的对象的那些信元进行管理，按到达的次序输出这些信元。在在这些信元插入请求信号同时到达时，调停电路单元80-2c就按照优选级别次序输出信元。
为此，调停电路单元80-2c对已到达的这些信元插入稍求信号进行编码，管理这些信号，来自信元处理单元30、LB处理单元40或PM处理单元50的具有较高优先级的信元插入请求信号给予具有较大值的代码。然而，调停电路单元80-2c最好先插入来自FIFO单元80-2f的数据，因为来自FIFO单元80-2f的数据不在以到达次序管理之列。顺便要提一下的是，无请求用“0”表示。
下面列出的表1例示了在到达次序管理中的一些代码。
[表1]
到达次序管理中的代码
| 优先级 | 产生请求的类型 | 管理代码 | 注 |
| 1 | FIFO | - | 最高优先级 |
| 2 | 产生RDI | 111 | 基本上按到达次序。只在请求同时到达时才按优先级 |
| 3 | PM(FM) | 110 | |
| 4 | PM(非FM) | 101 | |
| 5 | 产生LB | 100 |
如图9所示，在存储器80-2V内为每个STS信道保持上表中在优先级2至5所示的信元代码。调停电路单元80-2c在FIFO单元80-2f内还没有准备需环回的信元数据(环回数据)时读按到达次序管理的代码(表1)。
在读代码时，调停电路单元80-2C选择各个STS信道#i代码列的前沿代码中一个具有最高优先级的代码。
例如，图9所示的存储器80-2V假设存有如下这些代码：首先在STS信道#2产生的一个PM(非FM)信元插入请求的代码；其次在STS信道#2产生的一个RDI信元插入请求的代码；然后是在STS信道#i产生的一个LB信元插入请求的代码；再是在STS信道#i产生的一个LB信元插入请求。调停电路单元80-2c在处于为STS信道#1至#4保持的前沿的代码中具有最高优先级的在STS信道#3中的PM的信元(FM信元)的代码“110”，从而向PM处理单元50输出一个插入许可信号(允许插入一个信元的信号)。
在下次读一个代码时，调停电路单元80-2c选择STS信道#1、#2或#4，而不是上次选择的STS信道#3。这次，STS信道#4应是最好的选择。
调停电路单元80-2c不考虑STS信道#i中是在选择中插入禁止的对象的代码，因此是插入禁止的对象的STS信道#i的主信号在调停电路单元80-2c接收来自上行流侧的UTOPIA 20的信元插入禁止信号时被中断。
CRC插入单元80-2d在来自调停电路80-2c的主信号上加上所计算的CRC-10信息后向上行流侧的UTOPIA 20(见图2)输出。例如，CRC插入单元80-2d附加上不是保持在DP-RAM80-2g(稍后说明)内的数据[稍后结合图10(23-28)说明]，对CRC进行运算，然后将运算的CRC加到附加的数据上。
FIFO单元80-2f保持在信元处理单元30中产生的VP-RDI或VC-RDI信息和发至对方ATM处理设备4LB信元信息，并按到达次序输出这些信息。如图7中所示，FIFO单元80-2f包括DP-RAM80-2g、环回重写单元80-2h、写控制单元80-2S、读控制单元80-2t和相位监视单元80-2U。
DP-RAM[环回(loopback)数据保持单元]80-2g保持环回LB信元数据和RDI信元数据(下面有时称为“FIFO”)，如图10(a)和10(b)所示，它只保持环回数据的一部分[图10(a)和10(b)中的在(1至22)的区域]。图10(a)示出了DP-RAM80-2g保持一个RDI信元的例子，而图10(b)示出了DP-RAM80-2g保持一个LB信元的例子。
这里，DP-RAM80-2g配置成一个110字x16比特的双端口RAM(DP-RAM)，可以保持五个信元(每个信元22个字)的需环回的信元数据(RDI信元，LB信元)，如图10(a)和10(b)所示。
在需环回的信元中的数据在写控制单元80-2S的控制下写入DP-RAM80-2g，而在读控制单元80-2t的控制下从DP-RAM80-2g读出。图11为示出写控制单元80-2S和读控制单元80-2t的结构的方框图。
写控制单元80-2S在环回写入请求的时刻将需环回的信元数据写入DP-RAM80-2g，而在接收到撤消信号时撤消所接收的需环回数据。
为此，如图11所示，写控制单元80-2S包括22计数计数器80-2S1、5步计数器80-2S2、地址变换单元80-2S3和#-MEM80-2S4。
22计数计数器80-2S1在有环回请求时执行22计数操作中的22计数过程，以将地址给DP-RAM80-2g。在接收到一个FIFO-FULL(FIFO满)信号时，22计数计数器80-2S1取消环回请求，不计数。
5计数计数器80-2S2接收22计数计数器80-2S1的进位信号，执行5计数过程，从而管理FIFO的各级的序号。在接收到一个RDI撤消请求(请求撤消一个RDI信元的撤消信号)或LB撤消请求(请求撤消一个LB的撤消信号)时，5步计数器80-2S2停止更新计数值，从而撤消此时写入DP-RAM80-2g的一个RDI信元或LB信元。
例如，在没有由于对一个即将录取完毕的需环回信元的决定(AIS、LB环回决定)的最终结果而产生的撤消FIFO请求时，5计数计数器80-2S2就使它的计数值加1。在有撤消请求的情况下，5计数计数器80-2S2就不使FIFO的级的序号加1，于是在下一个写请求时内容被重写，而原写入FIF080-2g的成为无效。LB撤消信号是在需环回的LB信元不是对于另一个固定长度数据处理设备4的需环回的数据时由LB处理单元40发出的。
在信元插入单元80-2从LB处理单元40得到在FIF080-2g内保持的需环回数据对于另一个ATM处理设备4来说不是需环回数据的通知时，信元插入单元80-2就撤消在FIFO80-2g内保持的环回数据。
地址变换单元80-2S3将22计数的计数值(5比特)x5计数的计数值(3比特)变换为7比特的值(0至109)。#-MEM80-2S4用来保持在环回请求时需环回的信元的STS信道#i的序号。
图12为例示写控制单元80-2S的操作的时序图。22计数计数器80-2S1用来获取需环回信元中规定部分数据，而地址变换单元80-2S3用来为FIFO80-2g提供地址。在没有由于对一个即将录取完毕的需环回信元的决定(AIS、LB环回决定)的最终结果而产生的FIFO撤消请求信号时，5计数计数器80-2S2就使它的计数值加1。在有撤消请求时，5计数计数器80-2S2就不使FIFO的级序号加1。
在这种情况下，数据没有写入FIFO80-2g，而在有下个写请求时被重写。读是用插入后的产生许可信号进行的。
另一方面，读控制单元80-2t在接收到环回信元插入许可信号(允许插入一个环回信元的信号)时读出写入DP-RAM80-2g的信元数据。如图11所示，读控制单元80-2t包括22计数计数器80-2t1、5计数计数器80-2ts、地址变换单元80-2t3和#-MEM80-2t4。
22计数计数器80-2t1在插入一个需环回信元时执行22计数过程。5计数计数器管理FIFO的各级的序号。5计数计数器80-2t2接收22计数计数器80-2t1的进位信号，执行5计数过程。地址变换单元80-2t3将22计数的计数值×2计数的计数值变换为7比特的值(0至109)。#-MEM80-2t4保持插入请求期间FIFO80-2g中前沿信元的STS信道#i信息，它配置成一个2比特×5级的触发器形式。
图13为示出读控制单元80-2t的操作的序图。在接收到对于个在FIFO80-2g内保持的需环回信元的产生许可信号时，22计数计数器80-2t1进行操作，地址变换单元80-2t3为FIFO80-2g提供地址，于是需一回的信元数据相继从由地址指定的区域输出。
图7中所示的相位监视单元80-2U对DP-RAM80-2g的写地址与读地址之间的相位差进行监视，按照FIFO80-2g的数据保持状态产生FIFO满或FIFO空。
FIFO满表示不能写入DP-RAM80-2g，它使写控制单元80-2s中的写请求信号无效。对于FIFO空来主，相位监测单元80-2u在有能环回的信元数据保持在DP-RAM80-2g内时输出这个信号作为需环回信元插入请求发送给电路单元80-2c。
图14和15为例示相位监视单元80-2u操作的时序图。如图14中在时刻α所示，在28计数的计数值为“27”时，如果满足插入许可信号为“H”(高电平)、FIFO满信号为“H”和读5计数的计数值等于写5计数的计数值这些条件，相位监视单元80-2u就使FIFO信号为“L”(低电平)。如在时刻β所示，在28计数的计数值为“3”时，如果满足环回请求为“H”、撤消请求为“L”、FIFO满信号为“L”和读5计数的计数值与写5计数的计数值相等这些条件，相位监视单元80-2u就使FIFO满信号为“H”。
另一方面，如图15中在时刻γ所示，在28计数的计数值为“27”时，如果满足插入许可信号为“H”、FIFO空信号为“L”和读5计数的计数值小于写5计数的计数值这些条件，相位监视单元80-2U就使FIFO空信号为“H”。如在时刻ω所示，如果满足环回请环为“H”、撤消请求为“L”、FIFO空信号为“H”和读5计数的计数值小于写5计数的计数值这些条件，相位监视单元80-2U就使FIFO空信号为“L”。
图7中所示的环回写单元80-2h接收到下行流侧UTOPIA 10输出的环回信元数据后，将环回信息[环回指示(见图44)]“1”改写为“0”。
在有多个访问entryRAM94的请求时，图2中所示的ENTRY-RAMI/F(调停控制单元)91根据预定的RAM访问优先级次序进行调停(调停时序)，执行对入口RAM94的访问处理。下表2示出了访问入口RAM94的优先级次序。
[表2]
访问RAM94的优先级次序的例子
| 访问项目 | 访 问 时 序 | 优先级 | ||||||
| A | B | C | D | E | F | G | ||
| 接收入口检查 | 1 | - | - | - | - | - | - | 高低 |
| 入口设置(μ-com)访问 | 2 | 1 | 1 | 1 | 1 | 1 | 1 | |
| LB设置(μ-com)访问 | 3 | 2 | 2 | 2 | 2 | 2 | 2 | |
| ALM信元产生(上行流)检查 | - | - | - | 3 | - | - | - | |
| ALM信元产生(下行流)入口检查 | 4 | 3 | 3 | 4 | 3 | 3 | 3 | |
图16为例示对入口RAM94访问时序的时序图。如图16中所示，在某个访问时间(如上表中的A至G之一)有多个访问请求时，按上表所列优先级次序对入口RAM94访问。为进行接收入口检查对入口RAM94的访问按排在访问时间A。
微计算机I/F单元92(也称为“微计算机接口单元”)与微计算机95对接。系统工作模式的设置、工作信道的设置等都由微计算机95发送，这些信息要通知ATM信元处理单元4-1。微计算机I/F单元92中转/接收微计算机传送I/F单元42-1(参见图45)与微计算机95之间的数据。微计算机I/F单元92接收来自微机计算机95的对LB处理的设置数据、有关重试的次数的信息等，将这些数据发送给LB处理单元40内的微计算机传送I/F单元42-1。此外，微计算机I/F单元92接收来自微计算机95的入口信息等，将这些数据发送给入口RAM94。
微计算机I/F单元92保持来自微计算机95要发送给LB处理单元40的设置数据，同时也保持从LB处理单元40读出的设置数所。为此，如图17所示，微计算机I/F单元92配有一个微计算机寄存器(μComnReg.)92-1。微计算机寄存器(寄存器)92-1保持设置数据，将预定信息保持在预定区域内，例如如图18所示。下面，将一个其中保持图18所示的信息的区域称为一个位图。
图18所示的位图保持着表明写设置或读设置的信息(R/W)、STS信道#i信息(STS-3C.NO)、内部RAM地址(图19中标为“d-16”，说明见下)、软件设置为禁止访问微计算机95的信息[HA(有时称为HA比特)]、VPI/VCI、E/S、表明LB信元的环回点的信息(LocationID)和通知微计算机的内部代码(参见后面示出的表5)。
图20为示出对微计算机寄存器92-1的访问时序的时序图。如图20中所示，在控制从计算机95写至LB处理单元40的情况下，微计算机95在检测到HA比特为“L”时将“W”写到位图上，再写STS信道#i信息、一个内部RAM地址、VPI/VCI信息、E/S(端对端/段，参见图19)等，此后，将HA比特置为“H”。
这些信息从微计算机寄存器92-1发至LB处理单元40。保持在图18所示的位图中“14H(H：16进制数制)”至“16H”的数据写入由图18所示的STS信道#i的DP-RAM44(稍后结合图40说明)的一个地址(内部地址)规定的区域(稍后结合图41说明)。
在对将设置数据从LB处理单元40读至微计算机95执行控制的情况下，微计算机95在检测到HA比特为“L”时将“R”连同STS信道#i信息、一个内部RAM地址和VPI/VCI一起写到位图上。这些信息从微计算机寄存器92-1发至LB处理单元40。从所需DP-RAM44(后面说明，参见图40)读出的设置数据保持在位图上，而微计算机95读出保持在位图上的这些数据。
如图20所示，在HA比特为“H”时，由计算机95进行的访问是禁上的。例如，在数据从LB处理单元40传给微计算机寄存器92-1时，微计算机95不能将数据重写到位图上，对每个信道都执行设置数据重写控制或读控制。
此外，为了报告由微计算机95设置的数据，微计算机I/F单元92配有一个设置/通知单元92-2。设置/通知单元92-2将来自微计算机寄存器92-1的数据通知LB处理单元40，而将从LB处理单元40读出的数据通知微计算机95。设置/通知单元92-2在检测到有数据错误时就加以纠正。
例如如图21所示，设置/通知单元92包括第一寄存器92-2a，第二寄存器92-2b，第三寄存器92-2c，变换单元92-2d，边缘检测单元92-2e，访问请求单元92-2f，SEL92-2g、92-2P和92-2h，AND电路92-21、92-2s和92-2w，解码电路92-2k，触发器92-2r，以及差分电路92-2t。
第一寄存器92-2a保持从微计算机寄存器92-1或LB处理单元40读出的R/W、STS信道#i和LB地址。第二寄存器92-2b保持VPI/VCI、E/S、位置ID和内部代码。
变换单元(检错、纠错单元)92-2d用来检测来自微计算机95的设置数据中的错误并加以纠正。在微计算机95设置的E/S信息为“00”或“01”时，变换单元92-2d就将VCI信息变换成预定信息。例如，在E/S为“00”时，变换单元92-2d将VCI变换为“4”。在E/S为“01”时，变换单元92-2d将VCI变换为“3”。
在上述结构中，执行传送设置数据的过程，如图20中所示。
图2中所示的PG单元93产生ATM信元处理单元4-1的基准定时。
PM处理单元50执行一个监视过程，根据信元处理单元30(稍后说明)接收到的信元监视ATM通信的运行状况。具体地说，PM处理单元50将信元处理单元30和PM处理单元50识别的信元通知微计算机95，根据来自微计算机95的PM设置作出环回请求和考虑PM和PM信元发送请求。
图2中所示的入口RAM(登记信息保持单元)94为每个传输路由(VPI/VCI)分别标出识别一个ATM信元是否为处理对象所必需的信息(登记信息)，集中为多个信道保持这些信息。例如，如图19所示，入口RAM94将诸如入口信息、终接信息之类各种数据存储在由基于VPI/VCI的18比特指定的地址区域。
具体地说，对于入口RAM94的一个地址，STS信道#i的高位2比特、VPI的部分比特和VCI的部分比特，总共16比特用来保持每个STS信道#i和每个VPI/VCI的上述登记信息。也就是说，入口RAM94可以保持每个STS信道#i的入口信息，进而在与每个STS信道#i相应的区域内保持每个信道的入口信息。
入口RAM94的18比特地址由稍后将说明的地址产生/访问请求单元(参见图26)31b-2产生。
注意，VPI的比特数和VCI的比特数是可变的，可由来自微计算机95的设置为每个STS信道#i设定。
下面，将在这样的假设的基础上进行：对于每个STS信道#i(155M/S)总共包括1024个用于ATM通信的虚信道，由微计算机95设定，其中有64个信道用于PM处理，而有32个信道用于LB处理。
入口RAM94内的数据配置成：1比特(图19中标为“d-12”)指示VPI/VCI是否登记；1比特(“d-13”)指示VC(VPI/VCI)是否终接；1比特(“d-14”)指示所检测到的OAM信元是否允许通过而不经任何处理；2比特(“d-15”)指示一个规定的信道在有需要时的终接点，虽然这个点不是原终接点)；5比特(“d-16”)指示VPI/VCI与32个是LB对象的信道中哪个信道相应；6比特(“d-17”)指示VPI/VCI与64个是VC-AIS/RDI检测的对象的信道中哪个信道相应。
在图19中的“d-12”为“H”时，它指示已登记。在“d-13”为“H”时，VPI/VCI设置为端到端。在“d-14”为“H”时，意味着在检测到一个OAM信元时允许它直接通过而不经任何处理。在图19中的“d-15”内，2比特用来表示四个状态。其中只有两个状态，“01”和“11”，是确定的，而另两个状态处理为无效(无段指定)。
[表3]
端对端/段代码的例子
| D4D3 | 段指定 |
| 00011011 | 无效(无段指定) |
| VP段 | |
| 无效(无段指定) | |
| VC段 |
稍后将说明的告警管理单元32利用VC管理RAM 32d(参见图27)保持是上述VC终接对象的信道的告警状态的信息。按照这个实施例，在一个STS信道#i中是VC终接的对象的信道的数目(64个信道)少于这个STS信道#i内的信道的数目(总共有1024个信道)。例如，在VC管理RAM 32d保持VC告警状态的一个地址配置一对VCI时，没有保持数据的区域就会很大。因此，在“d-16”内，保持的是VC管理RAM 32d的地址，VC管理RAM 32d中保持VC终接的对象的信道的告警状态，
使得每个是VC终接对象的信道的告警状态连续地保持在VC管理RAM 32d的一个区域内。也就是说，保持的是变换地址的信息。
是LB处理的对象的信道(32个信道)也要受到地址变换。
图2中所示的信元处理单元30(数据处理单元)接收固定长度数据，对接收到的固定长度数据进行所需的数据处理。例如，信元处理单元30执行识别信元同步后(参见图5)的数据(信元)的过程和终接/产生ALM(告警)信元的过程。LB处理单元40(连续性测试处理单元)执行连续性测试。具体地说，LB处理单元40向UpS信元插入单元80提出将一个由信元处理单元30和LB处理单元40识别的LB信元(连续性测试信元)环回到上行流侧的环回请求或通过来自微计算机95的LB设置提出LB信元发送请求。
下面将分别对信元处理单元30和LB处理单元40进行说明。注意，对于具有同样功能的部分采用了同样的标号。
在对信元处理单元30等说明之前，首先将说明ALM(告警)信元终接/产生过程。
(1-5)ALM信元终接/产生过程
在图2中所示的ATM处理设备4接收到来自下行流侧的一个VP-AIS信元时，ATM处理设备4首先确认所接收的AIS信元是否为VP终接对象。在AIS信元是VP终接对象时，ATM处理设备4就抛弃这个VP-AIS，将对于一个是终接对象的VP中的VC的VC-AIS输出给映射/反映射单元2，而将一个对于这个是终接对象的VC的VC-RDI环回至上行流侧，输出给映射/反映射单元3。在所接收的AIS信元不是VP终接对象时，就使这个VP-AIS通过ATM处理设备4，输出给映射/反映射单元2。
在从下行流侧接收到的信元是一个是VC终接对象的VC-AIS时，就抛弃这个VC-AIS，而将VC-RDI信元环回到上行流侧，输出给映射/反映射单元3。在所接收的AIS信元的VC不是VC终接对象时，就使这个VC-AIS信元通过ATM处理设备4，输出给映射/反映射单元2。
在另一方面，如果从上行流侧检测到SONET告警(具有比VP-AIS或VC-AIS高的优先级的较高级别的告警)时，ATM处理设备4就将对于是终接对象的所有VP和VC的一个VP-AIS信元和一个VC-AIS信元输出给映射/反映射单元2，而将一个VP-RDI信元和一个VC-RDI信元环回至上行流侧，输出给映射/反映射单元3。
(2)信元处理单元
信元处理单元(数据处理单元)30用来识别信元同步后的数据(信元)和执行ALM信元终接/产生过程，如上所述。为此，信元处理单元30包括信元识别单元31、报警管理单元32、ALM信元产生单元33、移位寄存器36、VP终接信息RAM37、28计数计数器38和信元插入/抛弃单元39，如图22所示。
VP终接信息RAM(终接信息保持单元)37用来保持从对于VPI/VCI同为处理的对象的这些ATM信元中识别出是终接的对象的需终接ATM信元所必需的终接信息。VP终接信息RAM37将图24所示数据存储在一个例如由图23所示地址指定的区域内。
具体地说，VP终接信息RAM37的地址配置成高位的2比特(图23中标为“a-7”)用于STS信道#i，而其余的5比特(“a-8”)为8比特的VPI的一部分(高位的5比特)。
VP终接的数据将每8个VP的VP模式信息(信元是否为VP终接的信息)保持在一个由地址(见图23)指定的区域内，如图24所示。每个VP模式信息可以用1比特表示，因为VP模式信息只是指示这个信元是否为VP终接的。在VP模式信息为“H”时，表示VP模式。在VP模式信息为“L”时，表示非VP模式。
8个VP的VP模式保持在同一个地址上。利用地址中未使用的VPI的低位3比特(参见图23)，就可以指定和读出所保持的信息中这8位中的任意一位。例如，在VPI的低位3比特为“000”时，就可以读出保持在图24中标为“d-12a”的区域中的比特。在为“100”时，就可以读出保持在图24中标为“d-12e”的区域内的比特。
需要访问VP终接信息RAM37的有以下这些过程：伴随用所接收的信元的VPI检查VP模式的读过程，伴随由微计算机95设置VP模式的读/写过程，伴随在下行流侧产生一个VP-AIS信元时对适当VP进行VP模式检查的读过程，以及伴随在上行流侧产生一个VP-AIS信元时执行适当VP模式检查的读过程。
信元识别单元(识别单元)31读出存储在入口RAM94和VP终接信息RAM37的相应信息，根据VPI/VCI识别所接收的ATM信元是需处理和终接的数据，还是报告传输路由的告警状态的VP-AIS、VP-RDI、VC-AIS或VP-RDI(告警数据)。
为此，信元识别单元31包括落取单元(dropping unit)31a-j(j＝1至4)、地址产生/访问请求单元31b-k(k＝1和2)和信元识别处理单元31c，如图26所示。
落取单元31a-j各提取从UTOPIA 10接收到的ATM信元的信头中的预定信息。具体地说，从信头中，落取单元31a-1提取VP信息(VPI)，落取单元31a-2提取VC信息(VCI)，落取单元31a-3提取PTI/CLP信息，而落取单元31a-4提取OAM类型(Type)/功能类型(Function Type)信息。
地址产生/访问请求单元31b-1根据落取单元31a-1提取的VPI产生一个用于VP终接信息RAM37的地址，提出一个读请求(访问请求)，要求读存储在由所产生的地址指定的区域内的信息。
地址产生/访问请求单元(地址产生单元)31b-2根据STS信道#i和落取单元31a-1、31a-2提取的ATM信元的VPI/VCI信息产生一个用于入口RAM94的地址，提出一个读请求(访问请求)，要求读保持在由所产生的地址指定的入口RAM94的一个区域内的信息。
例如，地址产生/访问请求单元31b-2将最多为8比特的VP中的6比特加上最多为16比特的VC中的10比特，形成一个除了STS信道#i的16比特地址。在VP的比特数由微计算机95定为6而入口RAM94的一个地址为“010100111101100101”时，高位的2比特“01”与STS信道#2相应，随后的6比特“010011”与一个VP相应，而低位的10比特“1101100101”与一个VC相应。
其次，图26中所示的信元识别处理单元31c根据VP终接信息RAM37和入口RAM94发回的数据、落取单元31a-3提取的PTI/CLP信息和落取单元31a-4提取的OAMType/Function Type信息确定所接收的信元是什么类型的信元、所接收的信元是否应该抛弃等等。
信元识别处理单元31c将作为信元识别结果的表明信元应该抛弃或接收到的是一个OAM信元(特别是一个ALM信元)之类的信息输出给告警管理单元32、信元插入/抛弃单元39等。
信元识别单元31向告警管理单元32报告检测到告警(信元)。在检测到一个需抛弃的信元时，信元识别单元31就向信元插入/抛弃单元39发送一个请求抛弃所接收的这个信元的抛弃请求。所接收的信元的内容由信元识别单元31通知PM处理单元50。
在识别一个接收到的信元时，信元识别单元31向入口RAM接口(入口RAMI/F)单元91(稍后说明)提出一个读所接收的信元的入口信息的读请求。入口RAMI/F单元91响应读请求，从入口RAM94读出相应数据，送至信元识别单元31。
在信元识别单元31识别出这个ATM信元是一个告警信元(告警数据)时，图22中所示的告警管理单元32根据告警单元与VPI/VCI相应地保持和管理告警状态信息。
为此，如图27所示，告警管理单元32例如包括VP管理接口单元32a、VP管理RAM 32b、VC管理接口单元32c、VC管理RAM 32d、终端VC管理单元32e、终端VC管理RAM 32f、定时器/ALM清零单元32g和传送控制单元32h。
VP管理RAM(虚路径告警状态保持单元)32b与VPI相应地保持VP(虚路径)的告警状态信息。VP管理RAM 32b在VP管理接口单元32a中的产生管理单元32a1(稍后说明)或告警撤消/清除单元32a3(稍后说明)的控制下保持指示VP告警状态的数据。
VP管理RAM 32b例如将图29所示的数据存储在一个由图28所示地址指定的区域内。
具体地说，VP管理RAM 32b的地址配置成高位的2比特(图28中标为“a-1”)用于STS信道#i，而其余的8比特(“a-2”)用于ALM信元的VPI(8比特)。在VPI不足8比特时，高位比特补“0”。
保持在VP管理RAM 32b内的数据配置成：1比特(图29中标为“d-1”)指示VP-AIS状态，1比特(“d-2”)指示是否在VP-AIS状态或SONET告警状态(一种较高级别的告警状态)开始后的500毫秒内发送一个告警信元，1比特(“d-3”)指示在每隔1秒发送一个告警信元，若干比特(“d-4”)保持VP-AIS撤消定时器(2.5秒计数器)的计数值，1比特(“d-5”)指示VP-RDI状态，以及若干比特(“d-6”)保持VP-RDI撤消定时器(2.5秒计数器)的计数值。
VP-AIS和VP-RDI撤消定时器的计数值由告警撤消/消除单元32a3(稍后说明)每156毫秒加1。下面，有时将保持在图29中的“d-2”区域内的信息称为500毫秒标志(500mF)，而将保持在“d-3”区域内的信息称为1秒标志(1sF)。
VP管理接口单元32a可以访问VP管理RAM 32b，管理保持在VP管理RAM 32b内的VP告警状态。VP管理接口单元32a要访问VP管理RAM 32b是在以下这些时候：在一个告警信元到达时设置一个告警，在一个用户信元之类到达时撤消一个告警，撤消一个超时的告警，由于一个较高级别的告警而清除较低级别的告警，确认有/无一个来自告警信元产生单元33(稍后说明)的告警，等等。
为此，如图27中所示，VP管理接口单元32a包括产生管理单元32a1、告警状态读单元32a2和告警撤消/清除单元32a3。
在产生管理单元32a1接收到一个来自信元识别单元31的预定VP-AIS信元时，产生管理单元32a1将图29中标为“d-1”区域内的这个比特重写为有效(“H”)，而将指示在进入VP-AIS状态或SONET告警状态后的最初500毫秒内是否发送一个告警信元的标志(在图29中标为“d-2”)重写为有效(“H”)，以使在VP管理RAM 32b内一个预定的VP的告警状态为VP-AIS状态。在接收到一个预定的VP-RDI信元时，产生管理单元32a1将由图29中的“d-5”指定的区域内的这个比特重写为有效(“H”)。
在将一个预定的VP的告警状态重写为VP-AIS状态或将指示VP-RDI状态重写为有效(“H”)时，产生管理单元32a1将表明VP-ALM状态转换的信息发送给传送控制单元32h。在接收到一个VP-AIS之类的信元时，产生管理单元32a1根据STS信道#i的序号和所接收的信元的VPI形成VP管理RAM 32b内的一个地址。
响应读由来自ALM信元产生单元33(稍后说明)的STS信道#i和VPI指定(ALMGRAD)的VP的告警状态的请求(ALMGRRQ)(告警信元产生请求)，告警状态读单元32a2读出相应VPI的告警状态[SONET告警(ALMGRSNT)或VP-AIS(ALMGRAIS)]，输出给ALM信元产生单元33。
在读告警状态时，告警状态读单元32a2根据保持在VP管理RAM32b内的数据对是否要将产生一个告警信元的发送请求送至ALM信元产生单元33进行控制。
例如，在告警状态读单元32a2检测到作为某个VP的告警状态数据的指示500mF的比特为有效时，告警状态读单元32a2就将一个产生第一个信元的发送请求送至ALM信元产生单元33。在输出第一个发送请求时，告警状态读单元32a2使500mF为“L”，将1秒定时器信号(来自稍后说明的定时器/ALM清除单元32g)的反向极性写入“1sF”。
在告警状态读单元32a2检测到一个指示1sF的比特有效而1秒定时器的极性与告警状态读单元32a2检测1sF时的1sF的相同时，告警状态读单元32a2就向ALM信元产生单元33输出第二个产生一个信元的发送请求。
如果1秒定时器的极性与告警状态读单元32a2检测1sF时的1sF的极性不同，告警状态读单元32a2就不向ALM信元产生单元33输出第二个产生一个信元的发送请求。在产生第三个及以后的产生一个信元的发送请求时，告警状态读单元32a2以相同的方式操作。
产生一个信元的发送请求在1秒定时器的极性与1sF的相同时输出给ALM信元产生单元33，因为产生第二个和以后各个告警信元的时间间隔的1秒，而指示1sF的比特在写入VP管理RAM 32b时具有与1秒定时器相反的极性。也就是说，如果一个指示1sF的比特最初用与1秒定时器相反的极性写入，那么在告警状态读过程中由告警状态读单元32a2读出为极性与1秒定时器的相同时，时间就过去了1秒左右。
告警撤消/清除单元(撤消处理单元)32a3根据来自定时器/ALM清除单元32g(稍后说明)的定时器计数值控制保持在VP管理RAM 32b内的定时器值(图29中标为“d-4”或“d-6”区域内的这些比特)的计时。告警撤消/清除单元32a3还使一个指示VP-AIS状态或VP-RDI状态的比特(图29中标为“d-1”或“d-5”区域内的比特)在定时器值达到最大(对于本实施例为2.5秒)时为“L”。此外，告警撤消/清除单元32a3还根据来自定时器/ALM清除单元32g(稍后说明)的清除计数值对是否有SONET告警(较高级别的告警)或用户信元到达进行监视。在检测到SONET告警或用户信元时，告警撤消/清除单元32a3使一个指示VP-AIS状态或VP-RDI状态的比特(图29中标为“d-1”或“d-5”区域内的比特)为“L”。
告警撤消/清除单元32a3在告警状态被撤消时向传送控制单元32h输出表示告警状态转移的信息。告警撤消/清除单元32a3在接收到一个用户信元时根据这个用户信元的VPI形成一个地址，并将“L”写入目标比特。
VC管理RAM(虚信道告警状态保持单元)32d保持与VCI相应的VC(虚信道)的告警状态信息。VC管理RAM 32d在定时器更新/告警撤消清除单元32c1和管理控制单元32c2的控制下保持指示VC告警状态的数据。
VC管理RAM 32d将图25所示数据存储在例如由图30所示地址所指定的区域内。
具体地说，VC管理RAM 32d的地址配置成高位2比特(图30中标为“a-3”)用于STS信道#i，而其余6比特(“a-4”)用于管理VC-AIS/RDI的内部地址。
管理VC-AIS/RDI的内部地址是一个保持在入口RAM94内的VC告警地址。按照这个实施例，在一个STS信道(STS-3c)#i内的是告警单元传输/接收的对象的VC有64个，少于一个STS信道(STS-3c)#i内的总信道数1024。因此，在用每个VCI来配置VC管理RAM 32d的地址时，就不能有效利用VC管理RAM 32d的区域。所以，用独特编号(0至63)作为VC管理RAM 32d保持各信道的VC告警信息的区域内的地址。这独特编号(0至63，管理用的内部地址)设置在入口RAM94内(参见图19中的“d-17”)。
VC管理RAM 32d的数据配置成：1比特(图25中标为“d-7”)表示VC-AIS状态，4比特(图25中标为“d-8”)保持撤消VC-AIS的定时器的计数(2.5秒计数)值，1比特(“d-9”)表示VC-RDI状态，以及4比特(“d-10”)保持撤消VC-RDI的定时器的计数(2.5秒计数)值。撤消VC-AIS和VC-RDI的定时器的计数值每156毫秒加1。对于VC-AIS状态和VC-RDI状态来说，在相应状态的比特为“H”时，就指示是AIS或RDI状态。
其次，VC管理接口单元32c可以访问VC管理RAM 32d，对保持在VC管理RAM 32d内的VC管理信息进行管理。VC管理接口单元32c需要访问VC管理RAM 32d是在下面这些时候：一个告警信元到达时设置一个告警，一个用户信元之类到达时撤消一个告警，撤消一个超时的告警，由于较高级别的告警而清除较低级别的告警，等等。
为此，如图27中所示，VC管理接口单元32c包括定时器更新/告警撤消清除单元32c1和管理控制单元32c2。
在管理控制单元32c2接收到一个来自信元识别单元31的预定VC-AIS信元时，管理控制单元32c2就将图25中标为“d-7”区域内的这个比特重写为有效(“H”)，使得VC管理RAM 32d内预定VC的告警状态成为VC-AIS状态。在接收到一个VC-RDI信元时，管理控制单元32c2就将图25中标为“d-9”区域内的这个比特重写为有效(“H”)，使得预定VC的告警状态成为VC-RDI状态。管理控制单元32c2在重写VC-AIS状态等时除了根据来自入口RAM94的信息(地址变换信息)将信息写入VC管理RAM-32d外还接收一个VC-AIS信元。
管理控制单元32c2在将表示预定VC的VC-AIS状态的比特重写为有效(“H”)之类时，向传送控制单元32h发送表明VP-ALM状态转换的信息。
定时器更新/告警撤消清除单元32c1根据来自定时器/ALM清除单元32g(稍后说明)的定时器计数值控制保持在VC管理RAM 32d内的定时器值(图25中标为“d-8”或“d-10”区域内的比特)的加1。定时器更新/告警撤消清除单元32c起着一个使表示VC-AIS状态的比特(图25中标为“d-7”区域内的比特)或表示VC-RDI状态的比特(图25中标为“d-9”区域内的比特)在定时器值达到最大(对于本实施例为2.5秒)时为“L”的撤消处理单元的作用。定时器更新/告警撤消清除单元32c1还根据定时器/ALM清除单元32g进行清除的计数值对是否接收到SONET告警(较高级别的告警)或用户信元进行监视，在检测到SONET告警或用户信元时使一个指示VC-RDI状态或VC-AIS状态的比特(图25中标为“d-7”或“d-9”区域内的比特)为“L”。
定时器更新/告警撤消清除单元32c1还在接收到来自终接VC管理单元32e(稍后说明)中的VC-ALM清除请求单元32e1的清除请求时撤消预定VC的告警状态。
定时器更新/告警撤消清除单元32c1在撤消告警状态时向传送控制单元32h输出表明告警状态转换的信息。
终接VC管理RAM(虚路径信息保持单元)32f保持在VC管理RAM32d内的可以是告警撤消对象的VC所属的VPI，它配置有四个RAM(以下称为“终端VC管理RAM”)32f，用来保持表示为VC终接指配的信道(由微计算机设置的从0至63中任何独特编号)属于哪个VP的信息。
在终接VC管理RAM 32f中，VPI划分为一些VC组，每组包括一些VC，而四个RAM分别保持各自的组。具体地说，如图31所示，将每一个STS信道#i的VC终接信道的64个信道进行划分，使得各16个信道的VPI分别保持在相应的各终接VC管理RAM 32f(图31中分别标为RAM1至4)。这四个RAM1至4各保持每个STS信道#i各16个信道的VPI，共64个信道(独特编号)的VPI。
每个终接VC管理RAM 32f将图33所示的数据存储在例如由图32所示的地址指定的区域内。
具体地说，每个终接VC管理RAM 32f的地址配置成高位2比特(图32中标为“a-5”)用于STS信道#i，而其余4比特(图32中标为“a-6”)用于VC终接设置信道(6比特)的低位4比特。VC终接设置信道(6比特)是由微计算机95设置的独特编号的低位4比特。
每个终接VC管理RAM 32f的数据配置成8比特(图33中标为“d-11”)，用来保持设置为VC终接的VPI/VCI的VPI。
在检测到一个VP-AIS信元时，终接VC管理单元32e就确定一个被设置为终接的VC，这个终接VC属于保持在VC管理RAM 32d内的VC-ALM中的一个所接收的VP-AIS信元的VP。由于VC管理RAM 32d，如前面所述，使用保持在入口RAM94内的独特编号(变换地址)，因此在要将一个被设置为终接的VC的告警状态在一个处于VP-AIS(级别比VC-AIS高的告警)检测状态的VP影响下撤消(清除)时必需确定相应的VC。
为此，如图27中所示，终接VC管理单元32e包括VC-ALM清除请求单元32e1、16进制计数器单元32e2和微计算机设置单元32e3。
VC-ALM清除请求单元32e1在接收到一个VP-AIS信元时将所接收的AIS信元的VPI与从终接VC管理RAM 32f读出的VPI进行比较，在VPI一致时向VC管理接口单元32c输出一个清除请求(序号)。例如，如图31所示，VC-ALM清除请求单元32e1包括将所接收的AIS信元的VPI与从终接VC管理RAM 32f读出的VPI进行比较的比较单元32e1a和比较结果保持单元32e1b。
上述比较单元32e1a相继从每个终接VC管理RAM 32f并行读出每个STS信道#i的64个信道(具有从0至63的独特编号的信道)的VPI，相继将读出的VPI逐个与所接收的AIS信元的VPI进行比较，检测两者是否一致。
比较结果保持单元32e1b为每个STS信道#i配有64个触发器(FF)，与独特编号对应，因此对于四个STS信道#i总共有256(4×16)个触发器。这些触发器与保持在终接VC管理RAM 32f内的各VPI一一对应配置。
在所接收的AIS信元的VPI与从终接VC管理RAM 32f读出的VPI一致时，256个触发器中一个与一个信道[微计算机95设置的一个独特编号(0至63中的一个)]对应的触发器就保持有效(“H”)。
在接收到STS信道#3的一个VP-AIS信元而保持在终接VC管理RAM 32f(RAM3)内的信道(ch，独特编号)35的VPI与所接收的AIS信元的VPI一致时，就使保持在与STS信道#3中的信道35对应的这个触发器内的比特为有效(“H”)。
在上述VC管理接口单元32c的定时器更新/告警撤消清除单元32c1在从定时器/ALM清零单元32g(稍后说明)接收到的用于清除的计数值(指示STS信道#3的信道35的访问定时)的时刻检测保持在与STS信道#3中的信道35对应的触发器内的比特时，撤消保持在VC管理RAM32d内的一个VC告警状态。
保持VC终接信息的VC管理RAM 32d的地址是按照微计算机95设置的独特编号(0至63ch)，如上所述。为了由于接收到一个VP-AIS信元而撤消一个较低级别的VC的告警状态，VC-ALM清除请求单元32e1将按每个独特编号保持在终接VC管理RAM 32f内的这些VPI中相符的一个VPI的独特编号的检测信息(即一个撤消请求)保持在256个触发器中的一个预定触发器内，定时器更新/告警撤消清除单元32a1在清除VC的告警状态的访问时刻检测到在这个预定触发器内的比较单元32e1a的一致检测信息，就撤消是告警状态监视的对象的相应VC的告警状态(即使图25中标为“d-7”和“d-9”区域内的比特为“L”)。
图31中所示的16进制计数器32e2在接收到作为触发的STS信道#i的信息的情况下为每个终接VC管理RAM 32f产生地址(读地址)。例如，在接收到STS信道#2的信息时，就从每个终接VC管理RAM32f(RAM1至4)的由16进制计数器32e2所产生的地址指定的相同区域用16次读出STS信道#2的诸如ch00、ch16、ch32、ch48等一系列VPI的数据。微计算机设置单元32e3对每个终接VC管理RAM 32f进行控制，将来自微计算机95的设置信息保持在这些终接VC管理RAM32f内。
如上所述，VC-ALM清除请求单元32e1和16进制计数器32e2起着一个撤消处理单元的作用，在一个预定周期内从多个终接VC管理RAM32f的每一个读出虚路径的信息，检测出虚路径的告警数据保持在终接VC管理RAM 32f内的一个虚路径的信息。
然后，图27中所示的定时器/ALM清除单元32g产生一个定时器计数值和一个清除计数值，发送给告警撤消/清除单元32a3和定时器更新/告警撤消清除单元32cl。
定时器计数值表示更新保持在VP管理RAM 32b和VC管理RAM 32d内的定时器值和由于更新撤消告警的定时。清除计数值表示由于检测到高级别告警而撤消低级别告警的定时。
为此，如图27所示，定时器/ALM清除单元32g包括定时器计数器32g1、清除计数器32g2、选择器(以下称为“SEL”)32g3、选择器控制单元32g4和除6计数器32g5。
定时器计数器32g1在接收到一个156毫秒脉冲时将定时器的计数值加1输出。定时器计数值与存储在VP管理RAM 32b或VC管理RAM 32d内的VP或VC相应。例如，一定的计数值表示更新一定的VP或因为定时器值达到最大值而撤消一个告警状态的定时信息。
例如，定时器计数器32g1为四个STS信道#i的VP总共计数1024(0至1023)，因为每个STS信道#i中有256个VP。另一方面，定时器计数器32g1为四个STS信道#i的VC总共计数256(0至255)，因为每个STS信道#i中有64个VC是终接的对象。这样，定时器计数器32g1总共计到1024+256，作为一个周期。完成1024+256计数后，定时器计数器32g1就不计数，直至接收到下一个156毫秒脉冲。
定时器计数器32g1将VP更新请求(请求更新VP的计数值)或VC更新请求(请求更新VC的计数值)随同上述计数值一起发送，因为在VP告警状态定时器的计数值与在VC告警状态定时器的计数值是相同的(同样从0计到255)。例如，在计数值对于VC为254时，定时器计数器32g1将计数值254随同一个VC更新请求一起输出。
其次，清除计数器32g2是一个(1024+256)计数的计数器。与定时器计数器32g1不同，这个清除计数器32g2是一个自由计数器，在为VP从0计到1023后再为VC从0计到255。由于清除VP告警状态的计数值与清除VC告警状态的计数值相同(同样从0计到255)，清除计数器32g2将VP更新请求或VC更新请求随同上述计数值一起发送。例如，在计数值对于VP为1006时，清除计数器32g2将计数值1006随同一个VP更新请求一起输出。
SEL 32g3在选择器控制单元32g4的控制下选择定时器计数器32g1的计数值或清除计数器32g2的计数值输出，同时相应切换对于定时器的更新请求或用于清除的更新请求所要送至的目的地。
选择器控制单元32g4对SEL 32g3进行控制，使得在定时器计数器32g1和清除计数器32g2处在连续计数的状态时从SEL 32g3交替输出定时器计数器32g1的计数值和清除计数器32g2的计数值和从SEL32g3向所需输出目的地输出一个用于定时器或清除的VP更新请求或VC更新请求。
在只有清除计数器32g2连续计数的状态，选择器控制单元32g4控制SEL 32g3只输出来自清除计数器32g2的计数值和一个VP或VC更新请求。
例如，选择器控制单元32g4对来自定时器计数器32g1的计数值进行监视，在定时器的计数连续上升时使SEL 32g3交替输出定时器的数据和清除的数据(计数值和更新请求)。但是，在定时器计数器32g1不计数而计数值保持不变的状态，选择器控制单元32g4使SEL 32g3只输出清除计数值和用于清除的VP或VC更新数据。在输出定时器计数器32g1的计数值和VP或VC更新请求的时间，选择器控制单元32g4可以控制SEL 32g3阻止用于定时器的计数值和VP或VC更新请求输出。
除6计数器32g5产生一个1秒定时器信号。1秒定时器信号是一个告警信元在第二次或以后各次发送时成为定时比较的对象的值。
图27中所示的传送控制单元32h向微计算机95报告来自VP管理接口单元32a的产生管理单元32a1的有关转移至VP-AIS或VP-RDI状态的信息、来自告警撤消/清除单元32a3的有关一个告警状态转移至撤消的信息、来自定时器更新/告警撤消清除单元32c1的有关一个告警状态转移至撤消的信息和来自管理控制单元32c2的有关转移至VC-AIS或VC-RDI状态的信息。这几种信息通过微计算机接口单元92发送给微计算机95。
其次，图22中所示的ALM(告警)信元产生单元(告警数据产生单元)33根据在告警管理单元32内按VPI/VCI保持和管理的诸如VP-AIS那样的信息按VPI/VCI产生需通知另一个ATM处理设备4(未示出)的告警单元。保持在告警管理单元32内的告警根据来自ALM信元产生单元33的请求读出。在确认告警后，ALM信元产生单元33通过RAM访问调停单元91读出入口信息等，根据所读信息向信元插入/抛弃单元39提出插入请求。ALM信元产生单元33停止它的处理，直至信元插入完，只是在接收到插入完成信号后再启动一个入口检查，以产生一个新的信元，或者一个过程，检索出另一个信道的告警情况。
为此，如图34所示，ALM信元产生单元33包括控制单元33a、VP计数器单元33b、入口RAM控制单元33c、VC计数器单元33d和定时控制单元33e。
控制单元33a向告警管理单元32输出一个读告警状态信息的读请求和向VP终接信息RAM37输出一个读VP模式信息的读请求，同时将STS信道#i和VPI也发送给这两个单元。输出给告警管理单元32和VP终接信息RAM37的VPI是由VP计数器单元33b输出给控制单元33a的计数值规定的。在接收到一个指示入口RAM控制单元33c正在进行VC入口请求的信息时，控制单元33a就不请求读在正进行VC入口检查的这个STS信道#i中的另一个VPI的告警状态之类。
VP计数器单元33b规定在进行读请求时需随读请求一起发送给告警管理单元32之类的VPI。VP计数器单元33b包括四个分别为相应STS信道#i配置的256计数的计数器33b1至33b4，因为每个STS信道#i都有256个VP。每个计数器33b1至33b4都在接收到来自控制单元33a的STS信道信息的情况下开始计数，向控制单元33a输出计数值。每个计数器33b1至33b4输出的计数值与各自的STS信道中的VPI对应。在控制单元33a输出STS信道#1的一个计数值后从入口RAM控制单元33c接收到一个指示正在进行VC入口检查的信号时，计数器33b2在接收到STS信道#2的信息时就向控制单元33a输出计数值。
在控制单元检测到由于环境影响对一定的STS信道#i的VC入口检查有延迟时，控制单元33a可以转移到检测是否有另一个告警产生的过程。
也就是说，上述控制单元33a和VP计数器单元33b起着一个检测由告警管理单元32为各VPI保持和管理的告警状态的告警状态检测单元的作用。
入口RAM控制单元33c根据响应控制单元33a的读请求读出的VP告警状态和VP终接信息进行控制，从入口RAM94读出产生一个告警信元所必需的信息。
入口RAM控制单元33c在检测到从告警管理单元32接收的VP告警状态时向入口RAM94输出STS信道#i、VPI和VCI，以及读产生一个信元所需信息的读请求。STS信道#i和VPI从控制单元33a接收，而需向入口RAM94输出的VCI则由计数器单元33d输出的计数值规定。
入口RAM控制单元33c响应确定是否输出一个告警产生请求的读请求接收入口登记(ENTRY，图19中标为“d-12”)和VC终接信息(图19中标为“d-13”)，向信元插入/抛弃单元39输出VP/VC-AIS插入请求和所产生的VPI-VCI，向UpS信元插入单元80输出VP/VC-AIS插入请求，以及向定时控制单元33e输出产生请求。
图34中所示的VC计数器单元33d在入口RAM控制单元33c执行对入口RAM94的读请求时产生需与读请求一起发送的规定VCI的计数值。VC计数器单元33d包括四个分别为相应STS信道#i提供计数值的计数器33d1至33d4。
每个计数器33d1到33d4都在接收到相应STS信道#i的信息时开始计数，向入口RAM控制单元33c输出计数值。计数值规定的VCI与入口RAM94的地址中VC段比特的VCI相应。在一个STS信道#j(j为1至4中任何一个)中，由微计算机95设置的地址配置最多是15比特，因此STS信道#j的计数器配置成最大能计到32768的计数器。
这样就根据入口RAM94的地址中VPI的比特数确定这些计数器33d1到33d4的最大计数是多少。
也就是说，上述入口RAM控制单元33c和VC计数器单元33d起着一个根据从告警管理单元32等接收到的信息在入口RAM94内检测对于告警数据来说是必需的信息的告警数据产生信息检测单元的作用。
定时控制单元33e在从入口RAM控制单元33c接收到产生请求和从UpS信元插入单元80接收到允许插入一个VP-RDI或VC-RDI的插入许可时向UpS信元插入单元80输出一个插入信元。
其次，图22中所示的信元插入/抛弃单元(插入处理单元)39除了将特定ATM信元插入信元流外还从来自下行流侧的UTOPIA 10的信元流中抛弃特定信元。
需抛弃的特定信元是信元识别单元31发出的信元抛弃请求的对象的ATM信元，或者是LB处理单元40发出的抛弃请求的对象的ATM信元。需插入的特定信元是ALM信元产生单元33发出的插入VP-AIS或VC-AIS的插入请求的对象的ATM信元。需插入信元流的ATM信元由信元插入/抛弃单元39根据来自ATM信元产生单元33的信元产生信息等产生。在ATM信元插入时，信元插入/抛弃单元30在接收到来自下行流侧UTOPIA 20的插入禁止信号时不能插入信元，或者仅在将一个ATM信元插入信元流后已通过四个ATM信元后可以响应插入请求插入一个ATM信元。
为此，如图35所示，信元插入/抛弃单元39包括逻辑单元39a、移位寄存器39b、插入判决单元39c、插入禁止单元39d、通知单元39e、解码器39f、TP产生单元39g、算术单元39h、SEL39k1至39k4、OR电路3911和3912、AND电路3913和触发器39p。
逻辑单元39a根据信元有效信号、插入请求、抛弃请求和插入禁止信号进行调停，以执行放过、插入、抛弃一个ATM信元这些过程中的一个过程。信元有效信号是指示从移位寄存器39b发送的接收信元是有效信元的信息。
在调停中，逻辑单元39a按以下表4所示进行，输出一个插入允许信号或抛弃允许信号
[表4]
调停过程的例子
| 插入禁止信号④ | 信元有效信号① | 抛弃请求信号② | 插入判决信号③ | 模式 | 插入允许⑤ | 抛弃允许⑥ |
| 00000000 | 00001111 | 00110011 | 01010101 | 通过插入抛弃插入通过通过抛弃插入 | 01010001 | 00100010 |
| 11111111 | 00001111 | 00110011 | 01010101 | 通过通过抛弃抛弃通过通过抛弃抛弃 | 00000000 | 00110011 |
如表4所示，信元插入/抛弃单元39插入一个在ALM信元产生单元33中产生的告警信元而不是一个被信元识别单元31识别为需抛弃的数据的ATM信元。
移位寄位器39b用来确定所接收的信元是否有效。在接收信元有效时，移位寄存器39b向逻辑单元39a输出信元有效的信息。
插入判决单元39c向逻辑单元39a输出插入请求信号，此外还向信元产生侧输出插入判决STS信道#i信息和插入判决标志。在接收到来自下行流侧UTOPIA 10的插入禁止信号时，插入判决单元39c不向逻辑单元39a输出插入请求信号。
插入禁上单元39d对定时进行监视，以便在插入一个信元后插入下一个信元。规定信元插入至少间隔四个信元。
在信元产生侧，通过SEL 39k2和39k3使来自ALM信元产生单元33的数据成为预定的信元格式。生成的信元用来自逻辑单元39a的插入EN(插入允许信号)插入SEL 39k1的主信号内输出。
应注意的是，图22中所示的28计数计数器38根据从PG单元93(稍后说明)接收到的分频信号产生计数值。产生的计数值是从0至27，与ATM信元处理单元4-1内的基准定时的28个时钟相对应。移位寄存器36暂时保持从信元识别单元31接收到的一个信元。VP终接信息RAM37保持VP的终接信息。信元插入/抛弃单元39将来自移位寄存器36的接收信元(用户信元)发送给下行流侧UTOPIA 20(用于发送的)，抛弃与来自信元识别单元31的抛弃一个接收信元的请求相应的信元，以及响应来自ALM信元产生单元33的信元插入请求插入ATM信元。
在信元处理单元30中具有以上这个实施例结构的信元识别单元31在接收到来自下行流侧UTOPIA 10的一个ATM信元时从入口RAM94和VP终接信息RAM37读出信息，识别所接收的信元的内容，确定所接收的OAM信元是否要抛弃，以及输出信元抛弃请求之类的信号。
在信元识别单元31识别出这个ATM信元是一个告警信元(告警数据)时，告警管理单元32根据告警信元按VPI/VCI保持和管理告警状态信息。
图36为例示在告警管理单元32中撤消一个告警的过程的流程图。告警撤消/清除单元32a3置VPI值为“000H”(步骤S1)，从VPI“000H”起依次读ALM信息(步骤S2)。此时，一次访问一个信元(1VPI/VCI)，在156毫秒内有1024次访问。
告警撤消/清除单元32a3根据所读信息确定这状态是否为ALM状态(步骤S3)。在检测到ALM状态时(即如果在步骤S3确定结果为YES)，告警撤消/清除单元32a3就从VP管理RAM 32b读出定时器值(步骤S4)，确定定时器值是否达到最大值(步骤S5)。在定时器值没有达到最大值时，告警撤消/清除单元32a3使定时器值加1(从步骤S5的NO分支至步骤S6)。在定时器值达到最大值时，告警撤消/清除单元32a3初始化(清除)定时器值，撤消一个告警比特，清除500mF和1sF，而如果ALM状态有变化，则向微计算机95报告(从步骤S5的YES分支至步骤S7和S8)。
在从告警管理单元32读出的信息中没有检测到告警状态时(步骤S3)，告警撤消/清除单元32a3使VPI加1(从步骤S3的NO分支至步骤S9)，确定VPI值是否达到最大值(步骤S10)。
在VPI值没有达到最大值时，告警撤消/清除单元32a3以相同的方式对经加1的VPI执行VP告警管理过程，直至VPI值达到最大值(即直至在步骤S10的确定结果为YES)。在VPI达到最大值时，告警管理单元32启动管理VC告警的过程。
也就是说，定时器更新/告警撤消清除单元32c1置VCI为“00H”(步骤S11)，从VCI“00H”起依次从VC管理RAM 32d读ALM信息(步骤S12)，确定VC是否处于告警状态(步骤S13)。
在VC是处于告警状态时，定时器更新/告警撤消清除单元32c1读定时器值(从步骤S13的YES分支至步骤S14)，确定所读的定时器值是否达到最大值(步骤S15)。在定时器值没有达到最大值时，定时器更新/告警撤消清除单元32c1使定时器值加1(从步骤S15的NO分支至步骤S16)。在定时器值达到最大值时，定时器更新/告警撤消清除单元32c1清除定时器值，撤消告警比特(清零)。如果VC告警状态改变，定时器更新/告警撤消清除单元32c1就向微计算机95报告(从步骤S15的YES分支至步骤S17和S18)。
另一方面，在告警状态没有从告警管理单元32读出的信息中检测到时，定时器更新/告警撤消清除单元32c1使VCI值加1(从步骤S13的NO分支至步骤S19)，确定VCI值是否达到最大值(步骤S20)。
在VCI值没有达到最大值时，定时器更新/告警撤消清除单元32c1对经加1的VCI执行与上述相同的管理VC告警的过程(从步骤S20的NO分支至步骤S12至S19)，直至VCI值达到最大值(即直至步骤S20的确定结果为YES)。
在VCI值达到最大值时，告警管理单元32再次启动管理VP告警的过程(从步骤21的YES分支至步骤S1)。
另一方面，ALM信元产生单元33根据在告警管理单元32内按VPI/VCI保持和管理的诸如VP-AIS状态之类的信息产生一个按VPI/VCI通知另一个ATM处理设备4(图1和2中均未示出)的告警信元。
图37和38为例示产生一个ALM信元的操作的流程图。首先，如图37所示，ALM信元产生单元33中的控制单元33a向VP计数器单元33b输出STS信道#i信息以接收一个计数值(VPI“000H”)(步骤t1)，从告警管理单元32读VPI“000H”的ALM信息。
ALM信元产生单元33中的入口RAM控制单元33c根据读出的信息确定是否为告警状态(AIS状态或SONET告警状态)(步骤t3)。在告警状态的情况下，入口RAM控制单元33c再确定500mF(500毫秒标志)是否置位(从步骤t3的YES分支至步骤t4)。
在500mF未置位时，入口RAM控制单元33c确定1sF的极性与1秒定时器的极性是否相同(从步骤t4的NO分支至步骤t5)。在1sF与1秒定时器极性相同或500mF置位时，入口RAM控制单元33c将具有与1秒定时器值相反特征的值(0或1)写入1sF(1秒标志)，将500mF复位为“0”，并置VCI为“000H”(从步骤t4的YES分支至步骤t6，或从步骤t5的YES分支至步骤t6)。
然后，入口RAM控制单元33c确定从告警管理单元32读出的ALM信息是否为SONET告警(步骤t7)。在从告警管理单元32读出的ALM信息与SONET告警不一致时，入口RAM控制单元33c确定VC是否为“3”、“4”和“6”之一(从步骤t7的NO分支至步骤t8)。在VC为“3”、“4”和“6”之一时，ALM信元产生单元33中的入口RAM控制单元33c向VC计数器单元33d输出STS信道#i信息，接收经加1的计数值(从步骤t8的YES分支至步骤t14)。
在VC不是“3”、“4”和“6”之一时，入口RAM控制单元33c向入口RAM94输出入口检查请求(从步骤t8的NO分支至步骤t9)，根据从入口RAM94读出的信息确定这个VC是否置为一个登记的入口(步骤t10)。
在VC置为入口的情况下，入口RAM控制单元33c确定VC是否为VC终接对象(从步骤t10的YES分支至步骤t11)。在VC是VC终接对象时，入口RAM控制单元33c向信元/插入抛弃单元39和UpS信元插入单元80输出一个产生VC-AIS和VC-RDI信元的请求(从步骤t11的YES分支至步骤t13)。注意，VC-AIS信元产生请求是随需产生的信元的VPI/VCI的信息一起发送给信元插入/抛弃单元39的。
入口RAM控制单元33c向UpS信元插入单元80输出产生请求(插入请求)和定时控制单元33e从UpS信元插入单元80接收到插入许可信号后，定时控制单元33e就向UpS信元插入单元80输出一个VC-RDI信元(插入信元)。
在这个VC不是VC终接对象时，入口RAM控制单元33c就输出一个产生VC-AIS信元的请求(从步骤t11的NO分支至步骤t12)。
入口RAM控制单元33c向VC计数器单元33d输出STS信道#i信息以接收经加1的计数值(步骤t14)，确定VCI值是否已达到最大值(步骤t15)。在VCI值没有达到最大值时，入口RAM控制单元33c就对相同VP内的经加1的VCI执行诸如入口检查之类的过程(从步骤t15的NO分支至步骤t8)。在VCI值达到最大VCI值时，入口RAM控制单元33c就转至使VPI加1(从步骤t15的YES分支至步骤t16)。
在从告警管理单元32读出的ALM信息与SONET告警一致时，如图38所示，入口RAM控制单元33c确定是否为VP模式(从图37中的步骤t7的YES分支至图38中的步骤S22)。在VP置为终接VP时，入口RAM控制单元33c向入口RAM94输出一个入口检查的请求(从步骤S22的YES分支至步骤S33)。
入口RAM控制单元33c根据从入口RAM94接收到的信息确定这个VP是否置为一个登记的入口(步骤S34)。在VP置为入口时，入口RAM控制单元33c向信元插入/抛弃单元39输出一个VP-AIS产生请求(从步骤S34的YES支路至步骤35)。VP-AIS信元产生请求随需产生的信元的诸如VPI/VCI之类的信息一起发送给信元插入/抛弃单元39。
在这个VP没有置为VP终接时，入口RAM控制单元33c确定VC是否为“3”或“6”(从步骤S22的NO分支至步骤S23)。在VC既不是“3”也不是“6”的情况下，入口RAM控制单元33c再确定VC是否为“4”(从步骤S23的NO分支至步骤S24)。
在VC为“4”时，入口RMA控制单元33c向入口RAM94输出一个入口检查请求(从步骤S24的YES分支至步骤S30)，根据从入口RAM94读出的信息确定这个VC是否置为一个登记的入口(步骤S31)。如果VC置为入口，入口RAM控制单元33c就向UpS信元插入单元80输出一个VP-RDI信元产生请求(请求产生一个VP-RDI信元)。在定时控制单元33e从UpS信元插入单元80接收到一个插入许可信号时，定时控制单元33e就向UpS信元插入单元80发送一个VP-RDI信元(插入信元)。
入口RAM控制单元33c即使在VC不是“4”时也向入口RAM94输出入口检查请求(从步骤S24的NO分支至步骤S26)，根据从入口RAM94读出的信息确定这个VC是否置为一个登记的入口(步骤S26)。在VC置为入口时，入口RAM控制单元33c就根据从入口RAM94读出的信息确定VC是否置为VC终接(步骤S27)。
在VC置为VC终接时，入口RAM控制单元33c向信元插入/抛弃单元39和UpS信元插入单元80输出VC-AIS和VC-RDI产生请求(请求产生VC-AIS信元和VC-RDI信元)(从步骤S27的YES分支至步骤S29)。在VC没有置为VC终接时，入口RAM控制单元33c向信元插入/抛弃单元39输出VC-AIS产生请求(从步骤S27的NO分支至步骤S28)。
入口RAM控制单元33c向VC计数单元33d输出STS信道#i信息以接收加1的计数值(步骤S36)，确定VCI值是否达到最大值(步骤S37)。在VCI值没有达到最大值时，入口RAM控制单元33c就对相同VP中经加1的VCI执行入口检查等(从步骤S37的NO分支至步骤23)。在VCI值达到最大VCI值时，入口RAM控制单元33c转至使VPI加1(从图38中的步骤37的YES分支至图37中的步骤t16)。
上述产生过程对每个STS信道#i执行。在对一个STS信道#i执行了ALM信元产生过程后，就启动对另一个STS信道#i的ALM信元产生过程。
图39为例示在ALM信元产生单元33中输出一个ALM信元产生请求的时序图。如图39所示，ALM信元产生单元33在时间T1保持一个告警状态，将500mF存入VP管理RAM 32b。在时间T2 ALM信元产生单元33将500mF复位，而将极性与在检测到500mF时的1秒定时器的极性相反的1sF置位。
在时间T3，ALM信元产生单元33不能输出一个产生请求，因为1秒定时器的极性与1sF的不同。在时间T4，1秒定时器与1sF极性一致，ALM信元产生单元33输出产生请求。
信元插入/抛弃单元39将信元识别单元31送来的ATM信元发至下行流侧UTOPIA 20，在接收到来自信元识别单元31的抛弃请求或来自LB处理单元40的抛弃请求后抛弃预定ATM信元。
在下行流的信元流中有空位时，信元插入/抛弃单元39就响应来自ALM信元产生单元33的产生请求产生一个告警信元，插入空位，或将产生的信元插入需抛弃的信元的位置。
按照这种实施例配置的信元处理单元30，多个信道的入口信息等共同按VPI/VCI保持在外界的入口RAM94内，接收信道的入口信息从入口RAM94读出以对所接收的信元进行识别，或者多个信道的告警状态集中地保持在VP管理RAM 32b或VC管理RAM 32d内以便对告警状态进行监视或执行产生ALM信元的过程。因此，这种设备可以具有简化的结构。
VP终接信息RAM37将多段VP模式(终接)信息保持在一个由部分VPI/VCI指定的地址处的区域内，与用一个地址保持一段VP终接信息的情况相比，RAM的性能得到了改善。
VP管理RAM 32b或VC管理RAM 32d以普通方式利用VPI或VCI信息保持告警状态，因此，与为每个VPI或VCI准备一个RAM的情况相比，RAM的配置可以更为简单。
VP管理RAM 32b或VC管理RAM 32d将告警状态和相应定时器值存储在相同的保持区域同，因此设备的配置比较简单。
在告警管理单元32检测到SONET告警或VP-AIS时，告警管理单元32在处理时撤消保持在VP管理RAM 32b或VC管理RAM 32d内的较低级别的VP-AIS或VC-AIS，从而避免了反复告警。
VP管理RAM 32b将1sF信息随告警信息一起保持，从而设备的配置比较简单。
终接VC管理RAM 32f保持可以是终接的对象的VC所属的VP的信息，从而可以撤消用VC管理RAM 32d的地址的独特编号管理的VC告警状态。
此外，配置了多个终接VC管理RAM 32f，四个STS信道#的VP信息分组分别保存在各个终接VC管理RAM 32f内。在检索VC所属的VP的信息时，同一STS信道#i的VP信息可以从各终接VC管理RAM 32f并行读出，从而使处理非常迅速。
在产生告警信元时，ALM信元产生单元33检测在告警管理单元32中受管理的告警状态，信元插入/抛弃单元39通过从入口RAM94读出产生告警信元所必需的数据，根据信息产生告警信元。因此，不必为了产生信元而保持大量的信息，从而可使设备的结构比较简单。
信元插入/抛弃单元39插入由ALM信元产生单元33产生的告警信元来代替由信元识别单元31识别为需抛弃的数据的ATM信元，因此很容易将ATM信元插入一个信元流。
(4)LB处理单元
图2中所示的LB处理单元(连续性测试处理单元)40在接收到来自微计算机95的一个LB执行请求(请求执行一行连续性测试)时产生一个LB信元，将所产生的LB信元发送给另一个ATM处理设备4和从那里接收所产生的LB信元，从而执行LB处理。然后，LB处理单元40将LB处理的结果通知微计算机95。此外，LB处理单元40确定从对方另一个ATM处理设备4接收到的一个LB信元是一个原由它本站产生的ATM信元还是一个由对方ATM处理设备4产生的ATM信元，执行诸如环回之类的处理。
为此，如图40所示，LB处理设备40包括过程确定单元41、接收证实处理单元42、产生处理单元43、DP-RAM44和定时器RAM45。
每个DP-RAM(设置数据保持单元)44保持从微计算机95接收到的设置数据。如图40所示，DP-RAM44为每个STS信道#i配置一个。每个DP-RAM44保持对于VPI/VCI相应是LB处理的对象的ATM信元的设置数据。DP-RAM44的一个端口44-1用于读设置数据，而另一个端口44-2用于读和写设置数据。从端口44-1，将设置数据读至接收证实处理单元42。在产生过程单元43的控制下，通过端口44-2读、写设置数据。
也就是说，对上行流中的信元流的LB信元产生过程和对下行流中的信元流的接收证实过程用不同的端口执行。
图41例示了DP-RAM44的结构。图41中所示的每个DP-RAM44保持32个信道(ch)的设置数据，为每个信道分配了一个可保持16个字(每个字16比特)的区域。例如，在一个由图42所示的地址指定的一个区域存储图41所示的数据。
具体地说，DP-RAM44的地址配置成高位5比特(图42中标为″a-9″)用于LB信道，而其余的4比特(图42中标为″a-10″)用于标识各设置项目的比特。高位5比特上的LB信道是由微计算机95设置的独特编号(O至31)，保持在入口RAM94内(参见图19中的″d-16″)。
在DP-RAM44内的数据组织成在由一个地址(见图42)指定的一个区域内包括：表示VPI/VCI的比特[1字节(图41中标为″d-19″)]；表示通信部分(端对端/段E/S)标识信息的比特[2比特(图41中标为″d-20″)]；表示内部代码CODE(处理状态)的比特[3比特(图41中标为″d-21″)]；表示诸如LB信元产生时间之类信息(相关标记Correlation Tag)的比特[2字节(图41中标为″d-22″)]；表示诸如LB信元环回点之类信息(位置Location ID)的比特[16字节(图41中标为″d-23″)]；以及一个备用区域UNUSED[8字节(图41中标为″d-24″)]。
在图41中标为″d-22″的Correlation Tag内，保持LB信元产生的时间(Time Stamp)。LB信元产生的时间用来证实一个从对方ATM处理设备4接收到的信元是否为一个原由自身产生的信元。这时间由产生过程单元43(稍后说明)在产生LB信元时写入。
下面的表5示出了一些内部代码的例子。在内部代码中，3比特内部使用，而其中的2比特用于通知。例如，“判断OK(肯定判断)”的内部代码表示的状态是：可接收的一个LB信元被确定为在另一个ATM处理设备4中产生而应从本站环回的LB信元，或者从另一个ATM处理设备4接收到原由本站产生的一个LB信元。“判断NG(否定判断)”的内部代码表示的状态是：所接收的信元在另一个ATM处理设备4中产生，但不是需从本站环回的LB信元。“发送等待”的内部代码表示一个LB信元等待从UpS信元插入单元80发送的状态。在另一方面，“接收等待”的内部代码表示本站等待接收从对方ATM处理设备4发回原在本站产生的LB信元的状态。注意，用2比特通知的表示“OK”、“NG”和“请求”管理状态的信息被发送给微计算机95。
[表5]
内部代码的例子
| 内部代码 | 管理状态 | ||
| - | 通知用 | 内部 | 微计算机 |
| 00001 | 0 00 11 01 11 1 | -判断OK判断NG发送等待接收等待 | -OKNG请求处理请求处理 |
这些内部代码由产生处理单元43根据LB处理的转移信息重写入RAM访问单元42-2(稍后说明)。
在与微计算机95进行设置数据传送时、在对一个所接收的LB信元进行确认时或在对一个产生的信元进行检测(搜索)或产生一个信元时，需要访问DP-RAM44。对DP-RAM44的访问定时分配在28个时钟内的预定时间，例如如图43所示。图43中的“R1表示读设置项1(计数1，见图41)，而“WA”(A为用16进制表示的10进制数字10)表示将信息写入设置项10(计数10，见图41)。
具体地说，需要访问DP-RAM44的时候有：在由微计算机95写/读或读内部代码时(图43中标为“R，W”)；在对所接收的LB信元或接收结果的记录进行检查时读设置信息时或在读监视定时器的内部代码时(图43中标为“证实，TM”)；在产生LB信元时检索内部代码“发送等待”、读信元产生设置信息或计算相关标记(在图43中标为“搜索、产生”)时，等。
在保持在DP-RAM44内的E/S处，保持有与保持在入口RAM94内的E/S(图19中标为“d-15”)相同的信息。
定时器RAM(计数数据保持单元)45以计数值形式保持自发出LB信元后所经过的时间的历时信息。定时器RAM45还保持表示重发次数(有时也称为“重试数”)的重试计数值。图42所示DP-RAM44的地址中的高位5比特用作定时器RAM45的地址，定时器RAM45的地址用由这5比特所示的信道信息(参见图19中的″d-16″)设置。保持在定时器RAM45内的计数值由产生过程单元43进行加1更新。
处理确定单元41确定需对所接收的LB信元执行的处理。处理确定单元41综合确定需对所接收的信元执行的处理。也就是说，处理确定单元41根据从信元识别单元31接收到的入口信息和从接收证实处理单元42接收到的检查结果确定应对从下行流侧接收到的LB信元执行哪个处理。
例如，在所接收的信元是在对方ATM处理设备4中产生的情况下，处理确定单元41在从接收证实处理单元42接收到表示这个信元应从本站环回的检查结果时就向信元插入/抛弃单元39输出一个抛弃请求(LB接收处理结果)，同时向UpS信元插入单元80输出插入信元(需环回的LB信元)的信息。
在接收到表明所接收的LB信元不符合需从本站环回的信元的检查结果(判断NG)时，过程确定单元41向UpS信元插入单元80发送一个撤消信号(环回撤消请求)。
在所接收的信元是在本站产生的情况下，处理确定单元41在从接收证实处理单元42接收到表明所接收的信元符合在本站产生的LB信元的检查结果(判断OK)时向信元插入/抛弃单元39输出一个抛弃请求(LB接收处理结果)，并向UpS信元插入单元80发送一个撤消信号(环回撤消请求)。
在处理确定单元41对所接收的LB信元作综合决定时，处理确定单元41向接收证实处理单元42输出所接收的信元的数据、STS信道#i信息和检查请求。在LB处理单元40中，确定、证实之类都以16比特并行处理方式进行。例如，从下行流侧UTOPIA 10接收到的LB信元(ATM信元)是已格式化成能以16比特并行处理的形式。
所接收的LB信元的数据包括净荷(相关标记，位置指示，源ID，功能类型，OAM信元类型，等)和信头信息(GFC，VPI，VCI，PTI，CLIP，HEC)。这里，“环回指示”包括例如表示环回请求的信息。按照这个信息，可以改变在接收证实处理单元42中执行的确定处理。“源ID”用作配备ATM处理设备4的站的信息。在此，在“环回指示”中，保持有“0”或“1”的信息，其中“1”表示一个环回请求，而“0”表示信元已从另一个ATM处理设备4环回。
接收证实处理单元42检查LB信元的接收情况，与微计算机95和DP-RAM44等连接。接收证实处理单元42根据从处理确定单元41接收到的所接收的信元数据、STS信道#编号和检查请求以及从信元识别单元31接收到的LB地址[LB信道(独特编号)，参见图19中的″d-16″]和VPI/VCI从DP-RAM44读出存储在由图42中所示地址指定的区域中的数据，证实是否与所接收的信元的净荷一致，以及证实所接收的信元是否应由本站处理。
例如，在所接收的信元的环回指示信息为″0″时，接收证实处理单元42确定所接收的信元的“相关标记”和“源ID”是否与保持在DP-RAM44中的一致。在它们一致时，接收证实处理单元42就将检查OK(判断OK)通知处理确定单元41在它们不一致时，接收证实处理单元42则将检查NG(判断NG)通知处理确定单元41。在所接收的LB信元的环回指示信息为″1″时，接收证实处理单元42确定“位置ID”是否一致。在“位置ID”一致时，接收证实处理单元42将检查OK(判断OK)通知处理确定单元41，令它将这个信元环回。在它们不一致时，接收证实处理单元42将检查NG(判断NG)通知处理确定单元41注意，接收证实处理单元42接收保持在微计算机I/F单元92内的“源ID”，用以证实“源ID”的一致情况。
也就是说，上述处理确定单元41和接收证实处理单元42起着一个证实处理单元的作用，在接收到来自另一个ATM处理设备4的一个LB信元时，证实所接收的LB信元是由于从另一个ATM处理设备4环回而接收到的环回数据还是一个在另一个ATM处理设备4产生而要求环回的LB信元。处理确定单元41和接收证实处理单元42还起着一个环回处理单元的作用，在证实所接收的LB信元是一个需环回的LB信元时执行环回处理，将所接收到的LB信元环回给另一个ATM处理设备4。
接收证实处理单元(接口单元，通知处理单元)42通过微计算机I/F单元92接收来自微计算机95的对存储在DP-RAM44内的设置数据的重写信息，通过微计算机I/F单元92向微计算机95发送从DP-RAM44读出的设置数据，产生对定时器RAM45的访问周期，以及保持保持在DP-RAM44内的内部代码的转移信息。
为此，接收证实处理单元42包括微计算机传送I/F单元42-1和RAM访问单元42-2(图40中未示出，可参见图45)。
在微计算机传送I/F单元(接口单元)42-1从微计算机I/F单元92接收到一个写或读设置数据的传送请求时，微计算机传送I/F单元42-1就向产生过程单元43发送写入的信息，或向微计算机I/F单元92发送读出的信息。
微计算机传送I/F单元42-1产生在微计算机95通过微计算机I/F单元92发送的数据写入DP-RAM44时使用的地址，或在按来自微计算机95的读请求从DP-RAM44读出设置数据时使用的地址。为此，微计算机传送I/F单元42-1配有一个图17中所示的计数器42-1a。
计数器42-1a产生DP-RAM44的地址(参见图42)的低位4比特。计数器42-1a在接收到一个“HA”比特和“W”或“R”时启动一个计数过程，产生用来规定写入或读出设置项(见图41中计数0至15的各项)的区域所必需的地址。
因此，微计算机传送I/F单元42-1在设置数据写入DP-RAM44或从DP-RAM44读出设置数据时向访问过程单元43-1(稍后说明)输出“STS-3C.NO(STS信道#i信息)”和微计算机95设置的“内部RAM地址”(见图18)以及4比特(计数器42-2a的计数值)。注意，微计算机传送I/F单元42-1输出的一个地址是指向一个设置项的，这样就可以将一项设置数据写入DP-RAM44或从DP-RAM44读出一项设置数据。
RAM访问单元42-2周期性地产生对定时器RAM45的访问定时，向产生过程单元43发送随时间更新的计数值或重试数和随内部处理状态转移更新的内部代码。RAM访问单元42-2接收由产生过程单元43从定时器RAM45读出的定时器值或重试数，根据读出的信息向产生过程单元43输出计数值或重试数。RAM访问单元42-2还在从产生过程单元43读出的计数值达到最大值时发送内部代码“发送等待”的信息，在重试数达到由微计算机设定的最大重试数时发送内部代码“判断NG”的信息。
其次，在图40中所示的产生过程单元(连续性测试数据产生过程单元)43从微计算机95接收到一个LB执行请求时，产生过程单元43根据在DP-RAM44内产生LB信元的数据产生一个LB信元，将这个LB信元发送给另一个ATM处理设备4。产生处理单元43重写保持在DP-RAM44或定时器RAM45内的数据。
为此，如图45所示，产生处理单元43包括访问处理单元43-1、检索单元43-2、产生单元43-3和LB信道寄存器43-4。
检索单元(产生等待标识信息检索单元)43-2周期性地监视存储在DP-RAM44内的内部代码(参见图41和表5)。在检测到通过访问处理单元43-1从DP-RAM44读出的内部代码是“发送等待(011)”时，检索单元43-2就将处在等待发送LB信元的信道的信道信息(由微计算机95设置的独特编号，参见图18中的″d-16″)输出给LB信道寄存器43-4。
LB信道寄存器(传输路由标识信息保持单元)43-4保持由检索单元43-2检索到的处在等待产生LB信元的等待状态(“发送等待”)的信道的信道信息，按照从检索单元43-2接收的次序将保持的这些信道的信道信息输出给产生单元43-3。
产生单元43-3根据从LB信道寄存器43-4接收到的信道信息产生LB信元。在产生LB信元时，产生单元43-3接收通过访问过程单元43-1从DP-RAM44读出的信息。产生单元43-3利用微计算机95设置的LB信元信息再加上从DP-RAM44读出的信息产生如图44所示的LB信元。在图44中的“OAM信元类型”和“功能类型”项上加上表示LB处理的固定值。在“源ID”(是从微计算机I/F单元92接收到的装备了这种ATM处理设备的站的标识号)上例如加上表示一个环回请求的信息″1″(环回指示)。
在从UpS信元插入单元80接收到响应产生请求(LB信元产生请求)发出的表示许可(LB信元插入许可)的响应信号后，就将所产生的LB信元信息输出给UpS信元插入单元80。
访问过程单元43-1用来读出保持在DP-RAM44或定时器RAM45内的数据或将数据写入RAM44或45。读、写的定时如图43中所示。
在产生LB信元的搜索过程中，访问处理单元43-1根据指定的检索地址(信道，参见图19中的″d-16″)读出存储在DP-RAM44内的所需信道的内部代码，送至检索单元43-2。在产生LB信元的过程中，访问处理单元43-1根据产生信息请求地址(要产生的LB信元的信道)从DP-RAM44读出产生所需LB信元的信息，送至产生单元43-3。
在确认LB信元发送后是否过了预定时间的过程中，访问处理单元43-1根据指定地址(信道)读出存储在定时器RAM45内的所需信道的计数值或重试数，送至RAM访问单元42-2，再将经更新的计数值或经更新的重试数写入定时器RAM45。访问处理单元43-1在计数值达到最大值和LB信元重发时将从RAM访问单元42-2接收到的经更新的内部代码“发送等待”写入DP-RAM44，或在重试数达到最大值时将从RAM访问单元42-2接收到的经更新的内部代码“判断NG”写入DP-RAM44。
访问处理单元43-1用来自微计算机95的传送请求按图43中所示的定时写、读设置数据。
图40中所示的计数器单元47用来产生156毫秒脉冲和各个定时器值。初始化单元48在LB处理单元40启动时对RAM44和45初始化。
按照具有这个实施的上述结构的LB处理单元40中，处理确定单元41在接收到来自下行流侧UTOPIA 10的LB信元时根据从信元识别单元31接收到的入口信息和从接收证实过程单元42接收到的检查结果确定需对所接收的信元执行的处理。具体地说，处理确定单元41确定是否要向UpS信元插入单元80输出环回请求。
例如，在所接收的LB信元是在另一个ATM处理设备4产生的情况下，处理确定单元41在从接收证实处理单元42接收到表明这个LB信元应由本站环回的检查结果(判断OK)时向信元插入/抛弃单元39输出一个抛弃请求(LB接收过程的结果)。在接收到表明所接收的LB信元不是需由本站环回的信元的检查结果(判断NG)时，过程确定单元41向UpS信元插入单元80输出一个环回撤消请求(撤消信号)。
在所接收的LB信元是在本站产生的情况下，处理确定单元41在接收到表明所接收的LB信元是原在本站产生的LB信元的检查结果(判断OK)时向信元插入/抛弃单元39输出一个抛弃请求(接收处理结果)，同时向UpS信元插入单元80输出一个环回撤消请求(撤消信号)。
处理确定单元41在对所接收的LB信元进行综合判断时向接收证实处理单元42输出所接收的信元的数据、STS信道#i信息和检查请求。
接收证实处理单元42根据从处理确定单元41接收到的检查请求和所接收的LB信元的信息(STS信道#i编号，VPI/VCI)以及从信元识别单元31接收到的LB地址[LB信道(独特编号，参见图19中的″d-16″)]从DP-RAM44读出进行检查必需的信息，根据所读信息确定所接收的LB信元的净荷是否一致，从而确定所接收的信元是否应由本站处理。
例如，在所接收的LB信元的环回指示信息(参见图44中的环回指示)为″0″时，接收证实处理单元42确定所接收的信元的信元产生时间(时间标记Time Stamp)和源ID是否与保持在DP-RAM44内的相关标记Correlation Tag中的一致。如果一致，接收证实处理单元42就将检查OK(判断OK)通知处理确定单元41；否则，将检查NG(判断NG)通知处理确定单元41。
在所接收的信元的环回指示信息为″1″时，接收证实处理单元42确定位置ID是否一致。如果一致，接收证实处理单元42就将表明应环回所接收的LB信元的检查OK(判断OK)通知处理确定单元41；否则，将检查NG(判断NG)通知处理确定单元41。
接收证实处理单元42中的微计算机传送I/F单元42-1用来与微计算机95交换数据。在有对DP-RAM44的写请求时，微计算机传送I/F单元42-1向产生处理单元43中的访问处理单元43-1输出从微计算机95接收到的写入信息。在有来自微计算机95的读存储在DP-RAM44内的信息的请求时，微计算机传送I/F单元42-1就将从访问处理单元43-1接收到的设置数据通知微计算机95。
接收证实处理单元42中的RAM访问单元42-2用来产生对定时器RAM45的访问定时，根据从访问处理单元43-1接收到的信息向访问处理单元43-1输出保持在定时器RAM45内的计数值或保持在DP-RAM44内的内部代码的更新信息。
在产生处理单元43中，在检索单元43-2根据保持在DP-RAM44内的内部代码检测到有信道(独特编号)等待产生LB信元时，检索单元43-2就向LB信道寄存器43-4输出检测到的信道。产生单元43-3在从寄存器43-1接收到需产生信元的LB信道后，根据通过访问处理单元43-1读出的信元信息产生LB信元，在接收到插入许可信号时将所产生的LB信元发送给UpS信元插入单元80。
访问处理单元43-1按预定定时重写保持在保持发送LB信元的信道信息的恒定DP-RAM44内的内部代码和将存储在定时器RAM45内的计数值加1进行计数。
此后，在计数值达到最大值时，访问处理单元43-1就响应来自RAM访问单元42-2的信息将定时器RAM45的定时器值清零，将经加1的重试数写入定时器RAM45，以及将保持在DP-RAM44内的内部代码的数据改写为“发送等待”。在重试数达到最大值时，RAM访问单元42-2将保持在DP-RAM44内的内部代码改写为“NG”。
从接收证实处理单元42中的微计算机传送I/F单元42-1接收到的对DP-RAM44的写入信息在访问处理单元43-1的控制下按恒定的定时写入DP-RAM44的预定区域。响应来自微计算机95的读请求，设置数据通过访问处理单元43-1从DP-RAM44读出，送至微计算机传送I/F单元42-1。
在微计算机95产生一个执行证实ATM通信连续性状态的LB处理的请求时，按这个实施例构成的LB处理单元40就对来自微计算机95的这个LB执行请求作出响应，产生一个LB信元，通过与另一个ATM处理设备4交换所产生的LB信元执行LB处理，并将LB处理结果通知微计算机95。因此，利用一个ATM信元很容易在ATM网内执行LB测试，通过适当执行LB测试可以在不中断网络运行的情况下证实站间的连接状况。
此外，每个DP-RAM44分别保持各自的STS信道#i的设置数据，因此访问DP-RAM44时需要标识STS信道#i，这使得执行诸如对环回的判定之类的处理更为方便。
由于读或写利用处于DP-RAM44的两个系统的端口进行，因此能防止访问处理同时执行，使产生过程和证实过程迅速执行，从而简化了过程程序。
由于LB处理的状态是编码的，从而可以同时对多个信道执行LB处理。因此，不必分别准备状态指示信号，这使得设备的结构比较简单，功耗也小。
在保持在定时器RAM45内的定时器值指示已过了预定时间时，相应信道的内部代码改写为“发送等待”，此后就重发一个LB信元。这样就能防止设备由于没有接收到从对方ATM处理设备4环回的信元而失去联系。
RAM访问单元42-2对保持在定时器RAM45内的重试数进行监视，在重试数达到最大值时将相应的内部代码改写为“NG”，并将这个信息通知微计算机95。这样就能防止设备由于没有接收到从对方ATM处理设备4环回的LB信元而失去联系。
DP-RAM44和定时器RAM45的地址根据同样的独特编号(信道)配置，因此不仅使读设置数据或计数值的过程容易实现，并且还避免了执行信道与监视定时器的失配。
在产生处理单元43中，检索单元43-2对LB信元的指示“发送等待”的内部代码进行检测，LB信道寄存器43-4保持检测到的LB信道，而产生单元43-3根据LB信道寄存器43-4输出的LB信道产生LB信元，使得LB信元的检测和产生在两个系统内进行。因此，LB处理的执行时间比较短，从而可以连续地执行产生处理，有效地使用信元流。
(4)ATM处理设备的内、外工作程式
下面将说明在ATM处理设备4的内部和外部的工作情况。注意，在以上(1)至(3)中所用的标号将用来标记功能类似的部分。
在按这个实施例构成的ATM处理设备4中，下行流侧的UTOPIA 10接收来自映射/反映射单元3中的UTOPIA 20-1、通过在UTOPIA 10与UTOPIA 20-1之间交换诸如可用信元之类的信号确定为接收对象的ATM信元，按ATM处理设备4中的处理基准定时传送给信元处理单元30。
送至信元处理单元30的ATM信元就其内容加以识别后，按照情况抛弃掉或插入已被抛弃的信元的位置。
信元处理单元30输出的ATM信元发送给上行流侧的UTOPIA 20，再输出给映射/反映射单元2中的UTOPIA 10-1。这个UTOPIA 10-1是通过在UTOPIA 20与它之间交换诸如可用信元之类的信号而确定的符合要求的目的口。
在上行流侧，UpS信元插入单元80对上行流中的信元流进行监视，在检测到信元流断开时将普通的信元流转换成AIS信元的信元流。
UpS信元插入单元80在检测到输入断开时产生一个满足最小信元间隔的AIS信元流，在检测输入断开情况产生AIS信元时反复对每个VPI/VCI进行VP模式检查和入口检查，使得在满足条件时输出一个产生相应AIS信元的请求。
在检测上行流中信元流断开情况时将普通的信元流转换成AIS信元的信元流后，对转换后的信元流执行信元插入处理。
也就是说，将从对方ATM处理设备4接收到的LB信元(环回信元)、从信元处理单元30接收到的VP-RDI或VC-RDI信元、从LB处理单元40接收到的LB信元或从PM处理单元50接收到的PM信元插入转换成的AIS信元流中的空位。
各信元按照相应信元产生请求到达图7所示的UpS信元插入单元80中的调停电路单元80-2C的先后次序插入上行流中的信元流。在信元产生请求同时到达调停电路80-2C时，插入处理按如前面的表1所示优先级别次序执行。
由于来自FIFO单元80-2f(参见图7)的需环回信元(来自对方ATM处理设备4的LB信元)最好首先插入，因此在FIFO单元80-2f内没有准备需发送的信元时再执行由信元处理单元30、LB处理单元40或PM处理单元50提出的信元插入处理。
以上由信元处理单元30、LB处理单元40或PM处理单元50提出的信元插入处理按这样方式确定的次序执行：首先检索在存储器80-2V内为各STS信道#i管理的各种产生的管理代码，在保持在为各自STS信道#i保持的各管理代码列的前沿的这些管理代码中选择一个具有最高优先级别的管理代码，然后执行与这个管理代码相应的信元插入处理(参见图9)。UpS信元插入单元80在接收到来自上行流侧UTOPIA 20的插入禁止信号时停止插入处理，直至插入禁止信号撤消。
在图2所示的ATM处理设备4中，有多种过程需要进行入口检查(确定入口被微计算机95设置情况)，从而需要访问入口RAM94。这些过程有：在下行流侧产生一个ATM信元，证实一个环回LB信元，在上行流侧产生一个ATM信元，微计算机95更新入口信息，等等。RAM访问调停单元91按照例如前面表2所列优先级别调停这些访问的访问定时。如图16所示，例如，需要按将ATM处理设备4的基准周期(每个周期有28个时钟)除7而得出的访问定时来访问入口RAM94。分配给各种访问请求的定时情况如前面表2所列。例如，对所接收的信元的入口检查所要进行的入口RAM94访问安排在访问定时A。
微计算机95改写保持在入口RAM94内的信息(参见图19)、改写保持在LP处理单元40的DP-RAM44内的设置信息(参见图41)等都通过微计算机I/F单元92进行。微计算机I/F单元92在接收微计算机95输出的用于LB处理的设置数据时如果发现有错就加以纠正。具体地说，在E/S有错时，微计算机I/F单元92就将VCI值改写为预定值后再发送给LB处理单元40。
对LB处理单元40中的DP-RAM44进行改写和读出的过程根据对微计算机寄存器92-1的访问定时进行，如图20所示。在HA比特(传送触发器)为″H″时，微计算机95不能改写保持在微计算机寄存器92-1的位图(参见图18)内的数据。在HA比特为″L″时，微计算机95设置一个写过程，此后，在HA比特变为″H″时，经改写的信息就传送给LB处理单元40中的微计算机传送I/F单元42-1(参见图45)。读控制由微计算机95在HA比特为″L″时设置。在HA比特为″L″时，微计算机95读LB处理单元40中的微计算机传送I/F单元42-1在HA比特为″H″时发送的保持在DP-RAM44内的设置信息。
图46和47为例示由微计算机95对LB处理单元40执行写过程和读过程的流程图，在设置LB产生的情况下进行说明。如图46和47所示，微计算机95设置写过程(步骤w1)，读HA比特(步骤w2)，确定HA比特是否为″L″(步骤w3)。在检测到HA比特为″L″(步骤w3的判断为YES)以前，微计算机95继续读HA比特(从步骤w3的NO分支至步骤w2)。
在检测到HA比特为″L″时，微计算机95设置″W″、″STS-3C.NO″、“内部RAM地址”(多见图19中的″d-16″)、“VPI/VCI″、″E/S″、″Location ID″和″HA″，对微计算机寄存器92-1的位图(参见图8)进行写设置(步骤wA至w8)。
在LB处理单元40检测到HA比特为″H″(HA置位)时(步骤w9)，LB处理单元40确定是写设置″W″还是读设置″R″(步骤w10)。在写设置″W″的情况下，LB处理单元40通过微计算机I/F单元92读出保持在微计算机寄存器92-1的位图内的数据，写入DP-RAM44(从步骤w10的YES分支至步骤w11)。然后，LB处理单元40将内部代码改写为“发送等待”(参见前面表5和图41)(步骤w12)，将HA比特改写为″L″(步骤w13)。
由于内部代码为“发送等待”，LB处理单元40向UpS信元插入单元80输出一个产生请求，确定是否接收到产生许可(步骤w14)，在接收到产生许可后产生一个LB信元，输出这个LB信元(从步骤w14的YES分支至步骤w15)，然后将内部代码更新为“接收等待”(步骤w16)。LB处理单元40一直等待到接收到一个来自UpS信元插入单元80的产生许可(步骤w14的判断为YES)。
发送LB信元后，LB处理单元40更新定时器RAM45的一个定时器值(步骤w17)，确定是否已过了5秒(定时器值是否已达到最大计数值)(步骤w18)，如果还没有过5秒，确定是否接收到一个LB信元(从步骤w18的YES分支至步骤19，在没有接收到LB信元时，更新定时器值(从步骤w19的NO分支至步骤w17)，而在证实接收时将内部代码更新为“判断OK”(从步骤w19的YES分支至步骤w20)。
在已过了5秒时，LB处理单元40确定重试数是否达到最大值(从步骤w18的NO分支至步骤w23)。在重试数达到最大值时，LB处理单元40将内部代码更新为“判断NG”(从步骤w23的NO分支至步骤w24)。在重试数没有达到最大值时，LB处理单元40更新重试数，将内部代码更新为“发送等待”(从步骤w23的YES分支至步骤w22和ω21)，向UpS信元插入单元80输出一个产生请求后，一直等待到接收到一个产生许可(步骤w14的判断为YES)。
另一方面，如图47所示，在微计算机95设置了读过程(步骤y1)的情况下，读HA比特(步骤y2)，确定HA比特是否为″L″(步骤y3)。微计算机95继续读HA比特(从步骤y3的NO分支至步骤y2)直至检测到HA比特为″L″(步骤y3的判断为YES)。
在检测到HA比特为″L″时，微计算机95设置″R″、″STS-3C.NO″、“内部RAM地址”参见图19中的″d-16″)、″VPI/VCI″、″E/S″、″LocationID″和″HA″，对微计算机寄存器92-1的位图(参见图18)进行读设置(步骤y4至y8)。
在检测到HA比特为″H″(HA置位)时(步骤y9)，LB处理单元40确定是写设置(W)还是读设置″R″(步骤y10)。在读设置″R″的情况下，LB处理单元40从DP-RAM44读出由″STS-3C.NO″、“内部RAM地址”等指定的设置数据，传送给微计算机I/F单元92的微计算机寄存器92-1(从步骤y10的YES分支至步骤y11)，确定LB处理是否完成(步骤y12)。在LB处理完成时，LB处理单元40清除内部代码(参见前面表5和图41)(从步骤y12的YES分支至步骤y13)。在LB处理没有完成时，LB处理单元40将内部代码“在请求过程中”通知微计算机95(从步骤y12的NO分支至步骤y15)。然后，LB处理单元40将HA比特更新为″L″(步骤y14)。
另一方面，在读设置(步骤y1至y8)后，微计算机95读HA比特(步骤y16)，确定HA比特是否为″L″(步骤y17)。微计算机95反复读HA比特，直至检测到HA比特为″L″(步骤y12的判断为YES)。在检测到HA比特为″L″时，微计算机95读由LB处理单元40送出的保持在微计算机寄存器92-1的位图(参见图18)内的数据，即″R″、″STS-3C.NO″、“内部RAM地址”(参见图19中的″d-16″)、″VPI/VCI″、″E/S″、″LocationID″和“内部代码”(步骤y18至y22)，从而结束了读过程。
UpS信元插入单元80在由于需要环回信元而产生的信元产生请求与由信元处理单元30、PM处理单元50和LB处理单元40产生的信元产生请求同时出现时进行调停，按优先级别次序向上行流侧的UTOPIA20输出信元。
本发明的ATM处理设备4具有集中保持大量用于识别所接收的信元的信息的入口RAM94和对多个ATM信元的故障进行集中管理的信元处理单元30，因此这种ATM处理设备4结构比较简单。
ATM处理设备4可以按照微计算机95的指令与另一个ATM处理设备4交换LB信元，因此可以对具有高传输率的网络进行连续性测试。
可以用一个ATM处理设备4对多个STS信道#i进行连续性测试，因此这种设备配置简单。这种设备还能对适合高速通信或可变速率通信的复杂系统进行操作和管理。
上行流和下行流中的信元在UTOPIA 10以ATM处理单元4-1的基准定时传送，从而被同步。因此，在ATM处理设备4内能方便地识别和处理信元。
信元处理单元30对于从UTOPIA 10接收的多个STS信道#i执行同样的信元处理，因此简化了设备的结构。
入口信息和VP终接信息集中地保持在RAM内，从而简化了设备的结构。此外，对于每个STS信道#i的入口信息集中保持，这能使设备的结构较为简单。
RAM访问调停单元91对多个对入口RAM94的访问进行的调停考虑了表2所示的优先级别和访问定时，因此使处理可以平稳执行。
设备采用保持大量用于识别信元的信息的入口RAM94与执行LB处理的LB处理单元40分开的配置方式，从而结构比较简单。
LB处理单元40对于通过UTOPIA 10接收的每个STS信道#i中的多个信道[32个信道(独特编号)，参见图19]同样处理通过UTOPIA 20环回LB信元或产生的LB信元，从而使设备的结构简化。
如图20所示，来自微计算机95的写入信息只有在HA比特为″H″时才能传送给LB处理单元40。由于在传送信息时禁止由微计算机95访问，因此可以避免设置数据中的比特差错或设置中的差错，从而使处理可以平稳执行。
在微计算机寄存器92-1内根据HA比特的″L″设置″R″或″W″，从而防止了数据中的比特差错，抑制了在读、写时的错误操作。
此外，能按照微计算机95给出的设置适当确定一个重试数，从而使LB处理的准确性局部得到优化。
保持从微计算机95写入信息或从LB处理单元40读出信息的微计算机寄存器92-1通用于各VPI/VCI，从而使设备的结构得到了简化。
即使在微计算机95设置的E/S各比特值不合适时也能产生VCI与PTI匹配的信元，从而可以有效地利用信元流。
由于UpS信元插入单元80对上行流中的信元流进行监视，在信元流中断时产生和输出AIS信元，因此可以迅速执行与所出现的异常情况相应的处理。
UpS信元插入单元80在检测到输入中断时将普通的信元流转换为AIS信元的信元流，将信元插入转换后的信元流，从而简化了调停电路。这有效地减小了电路的尺寸，减轻了布线工作的负担，降低了功率消耗。
保持要插入上行流中的信元流内的需环回信元的RAM80-2g配置成只保持部分数据，如图10所示，这使设备的结构得到简化，减轻了布线工作的负担，降低了功率消耗。
在从LB处理单元40等接收到撤消将信元插入上行流中的信元流的撤消信号时，插入处理暂停，从而保持在RAM80-2g内的信元信息等由于被重写而删除。因此，设备不额外需要器件来将信元一直保持到得出识别确定的最终结果，从而简化了设备结构，降低了功率消耗。
调停电路单元80-2C(参见图7)在将信元插入上行流中的信元流时考虑了如前面表1所列的优先级别，从而能自然地输出要求自然的需环回的信元。这样，即使在有多个发送请求同时到达时，也能流畅地执行插入处理。
UpS信元插入单元80比较每个STS信道#i的插入管理代码列中的前沿代码，按优先级别选择其中一个代码，然后，赋予通过将刚选择的这个STS信道#i加1得到的下一个STS信道#i较高的优先级别，从而防止了过份延迟选择和插入一个具有较低优先级别的信元，即使这个信元较早到达。这样就改善了信元插入的效率。
在从上行流侧的UTOPIA 20接收到插入禁止信号时暂停插入处理，从而保证了上行流中所需的信号流。
(5)其他
以上以DP-RAM44和定时器RAM45分开地配置在LB处理单元40中为例对这些实施例作了说明。然而，也可以利用DP-RAM44内未使用的区域(例如，图41中标为“计数12”的区域)作为定时器计数器，以简化设备的结构。
在产生上述ALM信元中如果VCI为″3″、″4″或″6″，就不执行AIS信元产生过程，这是因为这几个VCI在ATM通信中是留作专用的。类似，在VCI值为其他在ATM通信中留作专用的VCI值时，也不执行ATM信元产生过程。
在前面这些实施例中，一个ATM信元处理单元4-1为多个STS信道#i服务。然而，也可以将ATM处理设备配置成每个STS信道#i配有各自的ATM信元处理单元4-1(这种设备以下标为4a，以示与ATM处理设备4的区别)。
即使在ATM处理设备4a中，每个ATM信元处理单元4-1也是接收来自映射/反映射单元2-i或3-i的ATM信元，工作情况也与以上的ATM信元处理单元4-1类似。在这种情况下，ATM信元处理单元4-1中的UTOPIA 10和20不需要与处理不是本ATM处理单元4-1处理的STS信道#i的映射/反映射单元2-i或3-i交换诸如可用信元(clav)之类的控制信号。
ATM处理设备4a与前面的ATM处理设备4一样，即使是在具有高传输速率的传输系统中也能方便地执行LB处理。
与前面的ATM处理设备4相比，ATM处理设备也可以配置有多个ATM信元处理单元4-1(这种设备标为″4b″以示与ATM处理设备4的区别)。
即使是ATM处理设备4b也与前面的ATM处理设备4一样能方便地执行LB处理和对适合高速通信或可变比特率通信的复杂系统进行操作和管理。
虽然以上ATM处理设备4、4a和4b各都是插在SDH发送设备2和3之间，但也可以配置在其他传输路由上。例如，ATM处理设备4a可以部署在SDH传输设备2和3的较低层次中的传输路由上。在这种情况下，ATM处理设备4a可以方便地执行对ATM信元的LB处理，从而增大了通信容量。
应指出的是，本发明并不局限于以上各实施例，可以在许多方面加以修改，这些都在本发明的专利保护范围之内。
Claims (52)
1.一种处理在为不同传输路由设置不同的传输路由标识信息的异步通信中使用的固定长度数据的固定长度数据处理设备(4)，所述固定长度数据处理设备包括：
一个登记信息保持单元(94)，用来为所述这些传输路由集中保持识别是处理对象的固定长度数据所必需的登记信息；以及
一个数据处理单元(30)，用来根据至少是在所述登记信息保持单元(94)内的所述登记信息识别所接收的固定长度数据是否为处理对象，以便在识别出所述固定长度数据对于所述传输路由相应为处理对象时根据所述固定长度数据执行所述异步通信中故障管理的数据处理。
2.按权利要求1所述的固定长度数据处理设备，其中所述数据处理单元(30)按照与所述固定长度数据的长度同步的处理定时执行所述数据处理。
3.按权利要求1或2所述的固定长度数据处理设备，其中所述数据处理单元(30)在有多个固定长度数据分别在多个发送设备(2-i，3-i)中处理时根据对于所述发送设备是唯一的设备标识信息执行对于所述各发送设备是共同的所述处理。
4.按权利要求1至3中任何一个所述的固定长度数据处理设备，其中所述数据处理单元(30)包括：
一个终接信息保持单元(37)，用来保持在共同对于所述各传输路由是处理对象的固定长度数据中识别是需终接的终接对象的固定长度数据所必需的终接信息；
一个识别单元(31)，用来根据在所述登记信息保持单元(94)和所述终接信息保持单元(37)内的信息识别所接收的固定长度数据是否至少为处理对象和终接对象的数据，以及是否对于所述传输路由相应为报告所述传输路由的告警状态的告警数据；
一个告警管理单元(32)，用来在所述识别单元(31)识别出所述固定长度数据为所述告警数据时根据所述告警数据为所述传输路由相应保持和管理所述传输路由的告警状态信息；
一个告警数据产生单元(33)，用来根据在所述告警管理单元(32)内为所述传输路由相应保持和管理的所述告警状态信息为所述传输路由相应产生需通知另一个固定长度数据处理设备的告警数据；以及
一个插入处理单元(39)，用来将所述告警数据产生单元(33)产生的所述告警数据插入由所述识别单元(31)识别的不需终接而应通过流向所述另一个固定长度数据处理设备的固定长度数据流中的一个空位。
5.按权利要求4所述的固定长度数据处理设备，其中所述登记信息保持单元(94)配置有一个RAM。
6.按权利要求4或5所述的固定长度数据处理设备，其中所述登记信息保持单元(94)按照至少基于所述传输路由标识信息的地址保持所述登记信息，所述识别单元(31)包括一个根据所接收的固定长度数据的传输路由标识信息产生地址的地址产生单元(31b-2)；以及
其中所述固定长度数据处理设备为所述登记信息保持单元(94)指定由所述地址产生单元(31b-2)产生的地址，以从所述登记信息保持单元(94)读出识别所述所接收的固定长度数据所必需的登记信息。
7.按权利要求6所述的固定长度数据处理设备，其中所述地址产生单元(31b-2)按照所述登记信息保持单元(94)的地址的位数利用部分所述传输路由标识信息产生需为所述登记信息保持单元(94)指定的地址。
8.按权利要求4所述的固定长度数据处理设备，其中所述终接信息保持单元(37)配置有一个RAM。
9.按权利要求4或8所述的固定长度数据处理设备，其中所述终接信息保持单元(37)利用部分所述传输路由标识信息作为指示所述终接信息存储位置的地址。
10.按权利要求4所述的固定长度数据处理设备，其中所述传输路由是由一个虚路径和一个属于所述虚路径的虚信道标示；以及
其中所述告警管理单元(32)包括：
一个虚路径告警状态保持单元(32b)，用来按对于发送设备是唯一的设备标识信息相应保持所述虚路径的告警状态信息；以及
一个虚信道告警状态保持单元(32d)，用来按所述设备标识信息相应保持所述虚信道的告警状态信息。
11.按权利要求10所述的固定长度数据处理设备，其中所述虚路径告警状态保持单元(32b)和所述虚信道告警状态保持单元(32d)都配置有RAM。
12.按权利要求10或11所述的固定长度数据处理设备，其中所述告警管理单元(32)包括一个撤消处理单元(32a3，32c1，32e1，32e2)，可以用来撤消在所述虚路径告警状态保持单元(32b)和所述虚信道告警状态保持单元(32d)内的所述告警状态信息。
13.按权利要求12所述的固定长度数据处理设备，其中所述虚路径告警状态保持单元(32b)和所述虚信道告警状态保持单元(32d)各都保持有关所述告警状态信息已保持了多长时间的历时信息，与所述告警状态信息配合；以及
其中所述撤消处理单元(32a3)对在所述虚路径告警状态保持单元(32b)和所述虚信道告警状态保持单元(32d)内的所述历时信息进行监视，撤消超过预定时间保持的告警状态信息。
14.按权利要求12或13所述的固定长度数据处理设备，其中所述撤消处理单元(32a3，32c1，32e1，32e2)在所述识别单元(31)识别出接收到具有比所述告警数据更高的通知优先级别的更高级别的告警数据时撤消在所述虚路径告警状态保持单元(32b)和虚信道告警状态保持单元(32d)内的所述告警状态信息。
15.按权利要求10所述的固定长度数据处理设备，其中所述虚路径告警状态保持单元(32b)保持明确在所述告警数据产生单元(33)内所述告警数据的产生时间间隔的产生时间信息，与所述告警状态信息配合；以及
其中所述告警数据产生单元(33)按照在所述虚路径告警状态保持单元(32b)内的所述产生时间信息每隔预定时间产生所述告警数据。
16.按权利要求12所述的固定长度数据处理设备，其中所述告警管理单元(32)包括一个虚路径信息保持单元(32f)，用来保持在所述虚信道告警状态保持单元(32c1)内所述告警状态信息能被撤消的虚信道所属的虚路径的信息；
其中，在所述固定长度数据处理设备接收到在所述虚路径信息保持单元(32f)内保持虚路径信息的虚路径的告警数据时，所述撤消处理单元(32e1，32e2，32c1)撤消在所述虚信道告警状态保持单元(32d)内属于所述虚路径的虚信道的告警状态信息。
17.按权利要求16所述的固定长度数据处理设备，其中所述虚路径信息保持单元(32f)包括若干个RAM，将所述虚路径的信息分成若干部分以将所述信息与若干个各包括多个虚信道的虚信道组相应地保持在所述若干个RAM内；以及
其中所述撤消处理单元(32e1，32e2)在一个预定周期内从所述若干个RAM读出所述虚路径的信息，依次检验所述虚路径的告警数据是否具有保持在所述虚路径信息保持单元(32f)内的所述虚路径的信息。
18.按权利要求4所述的固定长度数据处理设备，其中所述登记信息保持单元(94)为所述传输路由相应保持产生所述告警数据所必需的告警数据产生信息；以及
其中所述告警数据产生单元(33)包括一个检测在所述告警管理单元(32)内按所述传输路由相应保持和管理的所述告警状态信息的告警状态信息检测单元和一个根据所述告警状态信息检测单元检测到的所述告警状态信息在所述登记信息保持单元(94)内检测对于要产生的所述告警数据是必需的告警数据产生信息的告警数据产生信息检测单元，以根据所述告警状态信息检测单元检测到的所述告警状态信息和所述告警数据产生信息检测单元检测到的所述告警数据产生信息产生所述告警数据。
19.按权利要求18所述的固定长度数据处理设备，其中所述固定长度数据在一个预定发送设备内处理时，所述登记信息保持单元(94)按对于所述发送设备是唯一的设备标识信息相应保持所述告警数据产生信息；以及
其中所述告警状态信息检测单元和所述告警数据产生信息检测单元为所述发送设备相应根据所述设备标识信息执行信息检测。
20.按权利要求4所述的固定长度数据处理设备，其中所述识别单元(31)识别所接收的固定长度数据是否为需抛弃的数据；以及
其中所述插入处理单元(39)插入所述告警数据产生单元(33)产生的所述告警数据代替所述识别单元(31)识别为需抛弃数据的固定长度数据。
21.按权利要求4所述的固定长度数据处理设备，其中所述固定长度数据在一个预定发送设备内处理时，所述插入处理单元(39)按所述发送设备(2-i，3-i)相应根据对于所述发送设备是唯一的设备标识信息独立执行一个插入所述告警数据的插入处理。
22.按权利要求18所述的固定长度数据处理设备，其中所述数据处理单元(30)包括一个调停控制单元(91)，用来按照预定优先级别对至少是从所述识别单元(31)对在所述登记信息保持单元(94)内的所述登记信息的访问与从所述告警数据产生单元(33)对在所述登记信息保持单元(94)内的所述告警数据产生信息的访问在时间上的重叠进行调停。
23.一种处理异步通信的固定长度数据的固定长度数据处理设备，它包括：
一个请求产生单元(95)，用来产生连续性测试处理的执行请求，以证实在所述异步通信中的连续性状态；以及
一个连续性测试处理单元(40)，用来在接收到来自所述请求产生单元(95)的所述执行请求时产生用于连续性测试的固定长度数据，通过所述发送设备将所述固定长度数据发送给另一个固定长度数据处理设备和接收从那里发来的所述固定长度数据以执行所述连续性测试处理，以及将所述连续性测试处理的结果通知所述请求产生单元(95)。
24.按权利要求23所述的固定长度数据处理设备，其中所述连续性测试处理单元(40)按照与所述固定长度数据的长度同步的处理定时执行所述连续性测试处理。
25.按权利要求23或24所述的固定长度数据处理设备，所述固定长度数据的传输路由的传输路由标识信息设置在由若干个发送设备处理的多个所述固定长度数据内时，所述连续性测试处理单元(40)根据所述传输路由标识信息同样为所述这些传输路由执行所述连续性测试。
26.按权利要求23至25中任何一个所述的固定长度数据处理设备，其中所述固定长度数据由一个预定发送设备处理时，所述连续性测试处理单元(40)根据对于所述发送设备是唯一的设备标识信息相应为所述发送设备执行所述连续性测试处理。
27.按权利要求23至26中任何一个所述的固定长度数据处理设备，其中，在从所述另一个固定长度数据处理设备接收到的用于连续性测试的固定长度数据是原由本固定长度数据处理设备产生的请求加以环回而由所述另一个固定长度数据处理设备环回的固定长度数据时，所述连续性测试处理单元(40)就通知所述请求产生单元(95)所述连续性状态正常，作为所述连续性测试处理的结果。
28.按权利要求27所述的固定长度数据处理设备，其中，在从另一个固定长度数据处理设备接收到的用于连续性测试的固定长度数据是在所述另一个固定长度数据处理设备内产生的请求加以环回的数据时，所述连续性测试处理单元(40)就将所述固定长度数据环回给所述另一个固定长度数据处理设备。
29.按权利要求28所述的固定长度数据处理设备，其中所述请求产生单元(95)根据所述执行请求产生至少包括产生所述连续性测试的固定长度数据必需的产生数据在内的所述连续性测试处理的设置数据和证实从另一个固定长度数据处理设备接收到的连续性测试的固定长度数据的内容的证实数据；以及
其中所述连续性测试处理单元(40)包括：
一个接口单元(42)，用来接收来自所述请求产生单元(95)的所述设置数据；
一个设置数据保持单元(44)，用来保持所述接口单元接收的所述设置数据；
连续性测试数据产生处理单元(43)，用来在接收到来自所述请求产生单元的所述执行请求时根据在所述设置数据保持单元内的所述产生数据产生连续性测试的固定长度数据，再将所述固定长度数据发送给所述另一个固定长度数据处理设备；
证实处理单元(42)，用来在接收到来自所述另一个固定长度数据处理设备的连续性测试的固定长度数据时根据在所述设置数据保持单元内的所述证实数据至少证实所述连续性测试的所述固定长度数据是原由所述连续性测试数据产生处理单元产生的请求加以环回而由所述另一个固定长度数据处理设备环回的固定长度数据的环回数据还是在所述另一个固定长度数据处理设备内产生的请求加以环回的请求环回数据；
通知处理单元(42)，用来在所述证实处理单元(42)证实所接收的连续性测试的固定长度数据是所述环回信元时通过所述接口单元通知所述请求产生单元所述连续性状态正常，作为所述连续性测试处理的结果；以及
环回处理单元，用来在所述证实处理单元(42)证实所述所接收的连续性测试的固定长度数据是所述请求环回数据时执行环回处理，将所述连续性测试的固定长度数据环回给另一个固定长度数据处理设备。
30.按权利要求29所述的固定长度数据处理设备，其中所述设置数据保持单元(44)按设置在连续性测试的所述固定长度数据内的固定长度数据的传输路由标识信息相应保持每个所述数据。
31.按权利要求30所述的固定长度数据处理设备，其中所述设置数据保持单元(44)配置有一个至少具有在两个系统中的端口的双端口RAM，所述连续性测试数据产生处理单元(43)通过所述双端口RAM的任何一个系统中的一个端口读所述产生数据，而所述证实处理单元(42)通过所述双端口RAM的另一个系统中的一个端口读所述证实数据。
32.按权利要求29所述的固定长度数据处理设备，其中所述连续性测试处理单元(40)包括一个计数数据保持单元(45)，用来保持在发送所述连续性测试数据产生单元(43)产生的请求加以环回的连续性测试的固定长度数据时开始以预定周期进行计数的计数值，所述证实处理单元(42)对在所述计数数据保持单元(45)内的所述计数数据进行监视，确定是否在预定时间内从所述另一个固定长度数据处理设备接收到所述连续性测试数据产生单元(43)产生的连续性测试的所述固定长度数据，所述连续性测试数据产生单元(43)在所述证实处理单元(42)证实没有在所述预定时间内接收到连续性测试的所述固定长度数据时重新产生连续性测试的固定长度数据。
33.按权利要求32所述的固定长度数据处理设备，其中所述证实处理单元(42)监视所述连续性测试数据产生单元(43)执行所述重新产生过程的次数，所述通知处理单元(42)在所述证实处理单元(42)证实执行所述重新产生过程的次数达到预定次数时通知所述请求产生单元(95)所述连续性状态不正常，作为所述连续性测试的结果。
34.按权利要求33所述的固定长度数据处理设备，其中所述预定次数由所述请求产生单元(95)通知所述证实处理单元(42)。
35.按权利要求32所述的固定长度数据处理设备，其中所述计数数据保持单元(45)将所述计数数据保持在与所述设置数据保持单元(44)内保持至少所述证实数据的地址区域相同的地址区域内，所述证实处理单元(42)通过指定一个对于所述设置数据保持单元(44)和所述计数数据保持单元(45)是共同的地址区域读所述证实数据和所述计数数据，以根据所述证实数据和所述计数数据执行所述证实处理。
36.按权利要求32所述的固定长度数据处理设备，其中所述设置数据保持单元(44)保持所述计数数据，与所述产生数据和所述证实数据配合。
37.按权利要求30所述的固定长度数据处理设备，其中所述设置数据保持单元(44)按所述传输路由标识信息相应保持管理所述连续性测试处理的处理状态的过程状态管理数据，而所述连续性测试数据产生单元(43)、所述证实处理单元、所述通知处理单元(42)和所述环回处理单元根据设置在所接收的连续性测试的固定长度数据中的所述传输路由标识信息和保持在所述设置数据保持单元(44)内的所述过程状态管理数据各自为多个传输路由的各个传输路由执行所述处理。
38.按权利要求37所述的固定长度数据处理设备，其中所述设置数据保持单元(44)保持表示连续性测试的所述固定长度数据的等待状态的产生等待标志数据，作为所述过程状态管理数据；以及
其中所述连续性测试数据产生处理单元(40)包括一个在所述设置数据保持单元(44)内检索设置了所述产生等待标志数据的多种传输路由标识信息的产生等待标识信息检索单元(43-2)和保持由所述产生等待标识信息检索单元(43-2)检索出的多种传输路由标识信息的传输路由标识信息保持单元(43-4)，以便根据保持在所述传输路由标识信息保持单元(43-4)内的所述多种传输路由标识信息连续产生多个传输路由的连续性测试的固定长度数据。
39.按权利要求29所述的固定长度数据处理设备，其中所述连续性测试数据产生处理单元(43)在所产生的连续性测试的固定长度数据中至少设置有关所述固定长度数据的产生时间的时间数据，并将所述时间数据作为所述证实数据的一部分写入所述设置数据保持单元(44)内；以及
在从所述另一个固定长度数据处理设备接收到的连续性测试的所述固定长度数据中设置有与写入所述设置数据保持单元(44)内的所述时间数据相同的时间数据时，所述证实处理单元(42)就证实所接收的连续性测试的所述固定长度数据是被所述另一个固定长度数据处理设备环回的数据。
40.按权利要求29所述的固定长度数据处理设备，其中所述请求产生单元(95)将一个传送触发信号送给所述接口单元以便为是一个连续性测试过程的对象的多种固定长度数据的传输路由的每个传输路由产生所述设置数据，将所述设置数据发送给所述接口单元或从所述设置数据保持单元(44)读出所述设置数据；以及
其中所述证实处理单元(42)在有所述传送触发信号送至所述接口单元的情况下集中从所述接口单元读出所述设置数据和将所述设置数据写入所述设置数据保持单元(44)，或集中从所述设置数据保持单元(44)读出所述设置数据和将所述设置数据送至所述接口。
41.按权利要求40所述的固定长度数据处理设备，它还包括一个寄存器(92-1)，用来同样按设置在连续性测试的固定长度数据内的传输路由标识信息保持来自所述请求产生单元(95)的需保持在所述设置数据保持单元(44)内的所述设置数据或从所述设置数据保持单元(44)读出的数据；
其中所述证实处理单元(42)包括一个地址产生单元(42-1)，用来在有所述传送触发信号时产生表示在所述设置数据保持单元(44)内写入保持在所述寄存器(92-1)内的所述设置数据的位置或在所述设置数据保持单元(44)内读出所述设置数据的位置的地址的一部分；以及
其中所述证实处理单元(42)按照一个是由所述地址产生单元(42-1)产生的地址的一部分和由所述请求产生单元(95)设置的地址作为地址的其余部分组合而成的地址将所述设置数据写入所述设置数据保持单元(44)或从所述设置数据保持单元(44)读出所述设置数据。
42.按权利要求41所述的固定长度数据处理设备，其中所述接口单元在所述设置数据从所述寄存器写入所述设置数据保持单元(44)时禁止来自所述请求产生单元的访问。
43.按权利要求29所述的固定长度数据处理设备，所述固定长度数据处理设备还包括一个检测在来自所述请求产生单元的所述设置数据中的差错的差错检测单元和一个在所述差错检测单元检测到在所述设置数据中的所述差错时校正所述差错的数据校正单元(92-d)。
44.按权利要求29所述的固定长度数据处理设备，所述固定长度数据处理设备还包括一个插入单元(80)，用来在由所述环回处理单元执行的环回处理中将需环回给所述另一个固定长度处理设备的所述环回数据插入一个流向所述另一个固定长度数据处理设备的固定长度数据流中的一个空位区。
45.按权利要求44所述的固定长度数据处理设备，其中所述插入单元(80)包括一个检测所述固定长度数据流的输入断开状态的输入断开状态检测单元和一个在所述输入断开状态检测单元检测到所述输入断开状态时周期性产生将故障状态通知所述另一个固定长度数据处理设备的告警数据的告警产生单元；以及
其中所述插入单元(80)在所述输入断开状态检测单元检测到所述输入断开状态时将所述环回数据插入所述告警产生单元(33)周期性产生的一个告警数据流中的一个空位区。
46.按权利要求44所述的固定长度数据处理设备，其中所述插入单元(80)包括一个保持所述环回数据的环回数据保持单元(80-2g)，所述环回数据保持单元(80-2g)只保持所述环回数据内的一部分数据。
47.按权利要求46所述的固定长度数据处理设备，其中所述插入单元(80)产生在插入时不是没有保持在所述环回数据保持单元(80-2g)内的需附加的附加数据，以便在插入时将所述附加数据附加到保持在所述环回数据保持单元(80-2g)内的所述部分数据上。
48.按权利要求48所述的固定长度数据处理设备，其中所述插入单元(80)在接收到所述连续性测试处理单元(40)发出的所述环回数据不是需环回给所述另一个固定长度数据处理设备的数据时撤消保持在所述环回数据保持单元(80-2g)内的所述数据。
49.按权利要求44所述的固定长度数据处理设备，其中所述插入单元(80)包括一个调停电路(80-2c)，在有连续性测试的所述环回数据以外的要插入的固定长度数据需插入所述固定长度数据流中的一个空位区时调停要插入的所述环回数据和所述固定长度数据的插入定时。
50.按权利要求49所述的固定长度数据处理设备，其中所述调定电路(80-2c)赋予所述环回数据的所述插入定时最高的优先级别。
51.按权利要求44所述的固定长度数据处理设备，其中，在连续性测试的所述固定长度数据由一个预定的发送设备处理时，所述插入单元(80)根据对于所述发送设备是唯一的设备标识信息独立执行与所述发送设备相应的所述插入处理。
52.按权利要求51所述的固定长度数据处理设备，其中所述插入单元(80)根据与上次执行所述插入处理所用的所述设备标识信息不同的设备标识信息执行下一次插入处理。
53.按权利要求51所述的固定长度数据处理设备，其中所述插入单元(80)对所述发送设备相应禁止所述插入处理。
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