CN1238527A - 改进的动态存取存储器延迟电路及其方法 - Google Patents

Abstract

用于提供启动存储器电路的读出放大器启动信号的方法，包括接收行地址选通脉冲信号和启动存储电路中的字线的字线启动信号中的一个的第一信号。还包括通过取样字线延迟第一信号以产生启动信号，取样字线置于DRAM电路阵列区域中。用于提供启动存储器电路的读出放大器启动信号的延迟电路，包括置于该电路阵列区域中有输入端和输出端的取样字线，输入端接收行地址选通脉冲信号和启动存储电路中字线的字线启动信号中的一个的第一信号。取样字线用于在输出端输出启动信号。

Description

改进的动态存取存储器 延迟电路及其方法

本发明涉及动态随机存取存储器电路的制造。更详细地说，本发明涉及用来实施用于触发在一动态随机存取存储器阵列中的一读出放大器的一延迟电路的改进技术。

动态随机存取存储器(DRAM)电路是公知的电路。在一DRAM电路中，可存在有几百万甚至几十亿个存储单元。该存储单元典型地以多个存储阵列的形式而被聚集，它的每一个包括有该DRAM电路的总的存储单元数的一子集。例如，1千兆位(Gigabit)DRAM单元可具有128个阵列，每一阵列可包含大约8兆位(megabit)存储单元。该阵列可按行和列来构成。例如，8兆位阵列可以组成2048行和4096列。

每一阵列的行和列分别与多个字线和位线对相关，并且用来从每一存储单元读取和/或写入每一存储单元。为了便于讨论，虽然位线可以是垂直也可以是水平的但设想位线是在垂直方向，字线被安置为与位线正交。

为了讨论方便，图1示出了一种常规DRAM电路102。如图所示，DRAM电路102包括有一阵列区域104、一读出放大器电路114、一字线驱动器电路106、一读出放大器启动电路116和一延迟电路118。阵列区域104表示该DRAM电路102的区域，在那里该存储单元以阵列型式而被安置。阵列区域104包括多条字线112和位线120。字线驱动器106被构形成根据来自总线108的用户指定地址和来自总线110的行地址选通脉冲(RAS)信号而将一驱动信号122传送到多条字线中的一条。阵列区域104的每一存储单元被构形成在一对由读出放大器114所选择的将被检测的位线120上输出一差分信号。例如，每一存储单元包括用来存储和取回来自该存储单元的电荷的电容和电阻。读出放大器电路114放大自阵列区域104的该存储单元取回的差分信号。

关于存储单元的读取，例如，字线驱动器106包括一行译码器(未示出)，以及多个驱动器。该行译码器接收RAS信号和来自总线108的用户指定地址，该用户指定地址指定读出或写入在主存储阵列104中的该DRAM存储单元。从总线110所接收的RAS信号使得字线驱动器106占用通过总线108所接收的地址以驱动一特定字线(任何字域112)去访问在阵列区域104中的存储单元的行。响应于该RAS和用户指定地址，字线驱动器沿该字线中的一条将一字线启动信号122传送以启动该存储单元。一相应的列地址选通脉冲(未示出)启动该位线以便访问在阵列区域104中的特定列，因此指定了用户所希望读出或写入的确切的存储单元。

在所选择的字线112中的一条字线上发送出相应的字线启动信号122之后，在该信号完成在所选择字线112的传送之前存在某个延迟量。由于这种延迟，重要的是启动读出放大器电路114的时间要准确以避免启动读出放大器电路114太早(在这种情况中在该位线上的信号不能准确地反射所选择电容的电荷)或太晚(在这种情况中DRAM电路102的性能受到损害)。也就是说，如果该读出放大器电路的启动太早，该读出放大器电路可能读出错误数据。如果启动太晚，则该DRAM工作在比所必须的工作速率要低的速率上，并且该DRAM速率不是最佳速率。

为了启动读出放大器电路114，读出放大器启动电路116接收来自延迟电路118的被延迟的RAS信号并且传送一读出放大器触发信号124到读出放大器电路114。该延迟电路118被安置在总线110和读出放大器启动电路116之间，并且将读出放大器的启动延迟一足够的时间以允许来自字线驱动器106的字线启动信号122去完成在所选择的阵列区域104的字线上的传送。

在许多方案中，存在有二种实施一延迟电路118的常规方案。例如，一种常规技术涉及由一串反相器来实施延迟电路118。这种技术在由Kirihate等所著的“A14-ns 4-Mb Comos DRAM with300-mw ActivePower”(IEEE J.Solid State circuits.vol.27,no.9,pp.1222-1228,Sept.1992)一文中予以披露，该文献在本说明书中作为参考文献。

图2示出了一常规延迟电路200的例子，该延迟电路包括一串反相器202，一输入端204和一输出端206。如图所示，该反相器串202包括有串联连接的偶数个反相器。输入端204接收该RAS信号(如图1的总线110)。输出端206将一读出放大器启动信号(如126)传送到一读出放大器启动电路(如116)。本技术领域的普通技术人员应当理解的是该反相器串可以有各种形式，这些形式的反相器串均适用于延迟该RAS信号以便形成足够的时间量而允许该字线启动信号(例如，122)去启动该整个字线(例如，112a)。

用来实施一延迟电路的另一常规方案是使用置于外侧阵列区域(例如，104)的一取样阵列中的取样字线来实现的。一取样阵列的例子在由N.C.C.Lu等所著的“A 22-ns 1-Mbit CMOS high-speed DRAM with addressmultiplexing”中(IEEE J.Solid Stata Circuits,vol24,pp.1198-1205,oct.1989)一文中被详细披露，该文献作为本说明书的参考。该取样阵列典型地包括以阵列区域为基础的相同结构。换句话说，由它本身所构成的该取样阵列具有与在阵列区域中的该字线中的一条字线(例如，112a)相同的延迟，但是，因为该取样阵列是位于阵列区域的外侧，所以该RAS信号(例如，总线110)必须迂回到距该被启动的字线电路一显著距离的该取样阵列。在通过该取样字线而被延迟之后，被延迟的RAS反回到读出放大器启动电路(例如，116)。因此，该路径选择显著地增加了与该取样阵列的执行过程相关的延迟。

用于DRAM电路的常规延迟电路具有许多缺点。例如，一反相器串(例如，图2的200)延迟电路的实施需要执行二次模拟以确定正确的反相器串的配置。第一次模拟必须被执行以确定在该有效字线中的最大有效延迟，和第二次模拟必须被执行以确定一特定延迟串设计是否可对于所确定的最大延迟时间而正相地延迟该RAS信号。这二次模拟的结果随后被比较并且该延迟电路被相应地调整。遗憾的是，每一次模拟将一误差裕度引入该模拟的结果之中。因此，执行二次模拟，该模拟误差被复合。

另外，因为通过该反相器串所实现的延迟取决于器件的特性，而由字线信号所经受的实际延迟取决于该字线的量纲特性。由制造公差、温度等所引入的变化往往会导致反相器串延迟和实际位线延迟的差异。其结果，在反相器串延迟中常常会出现一明显误差。

类似地，取样阵列的实施需要二次模拟。也就是，因为在取样阵列和读出放大器启动电路之间的路径选择而引进了相当数量的附加延迟，所以该取样阵列必须被估计使得通过该路径选择和取样阵列的总的延迟基本上等于一字线的启动延迟。因此，用于该字线的启动延迟必须由一模拟来确定，并且取样阵列和迂回延迟必须由一单独的模拟来确定并且与该启动延迟相比较。如上所述，在这样一种方式之下可经受复合模拟误差。另外，在该DRAM电路中路径选择本身引入了附加结构(即，附加导线)，这就带来了增加功耗和电路尺寸的缺点。

鉴于上述原因，需要一改进的DRAM电路设计，特别是需要一改进的用于该DRAM电路的延迟电路。

披露了一种用来提供一启动信号以启动一动态随机存储存储器(DRAM)电路的一读出放大器的方法。该DRAM电路具有一用来实施存储单元的一阵列区域。该方法包括接收第一信号。该第一信号是用来启动在DRAM电路中的一字线的一行地址选通脉冲(RAS)信号和一字线启动信号中的一个信号。该方法进一步包括通过一取样字线延迟该第一信号以产生该启动信号，该取样字线安置在该DRAM电路的阵列区域中。

在另一实施例中，披露了一用来提供启动一动态随机存取存储器(DRAM)电路的一读出放大器的一启动信号的延迟电路。该DRAM电路具有一用来实施存储器单元的阵列区域。该延迟电路包括一具有一输入端和一输出端的取样字线。该取样字线安置在该DRAM电路的阵列区域中，并且在该输入端接收启动该DRAM电路的一字线的由一行地址选通脉冲(RAS)信号和一字线启动信号中的一个信号所表示的第一信号。该取样字线在该输出端输出该启动信号。

在另一实施例中，披露了一种用来在一动态随机存储存储器(DRAM)电路形成一延迟电路的方法。该延迟电路启动该动态随机存取存储器(DRAM)电路的一读出放大器。该DRAM电路具有一用来实施存储单元的阵列区域。该方法包括在该阵列区域中提供一取样字线。该取样字线具有一输入端和一输出端。该方法进一步包括耦合该输入端以接收第一信号。该第一信号是启动在该DRAM电路中的一字线的一行地址选通脉冲(RAS)信号和字线启动信号中的一个信号。

本发明将通过举例的方式来说明，但本发明并不局限于所举的例子，在附图中相同的标号表示相同的元件。

图1示出了一种常规DRAM电路。

图2是一包含有一反相器串的常规延迟电路。

图3示出了根据本发明的一实施例的阵列区域。

图4示出了根据当前发明的一实施例的一取样字线。

图5示出了根据当前发明的另一实施例的一取样字线。

图6是在图5的二个对等取样字线之间连接的顶视图。

图7示出了根据本发明的一实施例的一存储器存储体。

现在将参照附图中所示的几个实施例来详细说明本发明。在下面的说明中，为了提供对本发明的彻底的了解而给出大量特殊细节的陈述。但是，显而易见，对于本技术领域的的普通技术人员来说，本发明可被实施而无需给出这些特殊细节的部分细节或全部细节。另一方面，为了不使本发明含糊不清而对公知的处理步骤和/或结构不再作详细的说明。

根据本发明的一个方面，该延迟电路或延迟监控电路被包含在该存储器集成电路的阵列区域之中。该存储器集成电路包括，例如一动态随机存取存储器(DRAM)、一同步DRAM(SDRAM)、一合并DRAM逻辑电路(嵌入DRAM)或其它电路。例如，该存储器集成电路用于诸如计算机系统，蜂窝式电话、个人数字辅助器(PDA)以及其它的电子产品之类的用户产品之中。在一实施例中，该延迟电路被包含在该存储器集成电路的阵列区域之中。

换句话说，阵列区域的一部分包含该延迟电路。概括地说，本发明具有在阵列区域之中存在伪字线的优点。伪字线典型地被安置在用于照相用途的阵列区域的边缘处。部分或全部的伪字线还被用作一延迟电路而不是仅用作照相用途使用的伪字线。

图3示出了根据本发明一实施例的一阵列区域300。阵列区域300包括有多个字线302。这些字线302通常由一导电材料，例如金属所构成。该主阵列部分300包括最好是位于该字线302下面的位线(未示出)。通常，一对位线连接到一相关的存储单元-一位线用于该相关存储单元的值和另一位线用于该相关存储单元的该值的反面。这种配置是公知的折迭位线结构。也使用诸如敞开或敞开-折迭的另一种类型的位线结构。该位线通常由一导电材料所构成，该位线也可由任何适当的导电材料所构成。

陈列区域可以任何合适的结构类型的形式来实施。在这个实施例中，将介绍一种“缝合(Stitched)字线结构”。当然，在当前发明中也可使用其它的结构。在一种缝合结构中，每一字线302通过多个导电通路304与多个栅极导体(GC)片(piece)306相接触，这里每一GC片表示控制该存储单元的晶体管的栅极。因为该GC片通常具有比字线302高的电阻率，它通常是由一导电材料所构成的，该字线是用于“缝合”该字线启动信号一直到该GC片。例如，一字线可具有大约每平方0.2欧姆的电阻率，而GC片具有大约每平方15欧姆的电阻率。如图所示，该导电通路304将该字线连接到一对GC片或一单个GC片。例如，通路304a将字线302a与GC片306a相连接。反之，导电通路304b将字线302a与GC片306b和306c相连接。

另外，每一GC片还与一位线相连接(未示出)。某一导电通路(例如304a)连接到一GC片，该片与256位线对相连接，同时另一导电通路(例如304b)与一GC片相连接，该片与512(256的二倍)位线对相连接。因此，每一字线302与多个位线对相连接。例如，在8兆位存储单元中，一字线可与4096位线对相连接。

关于存储单元的读取，每一字线302的驱动器端308与字线驱动器相连接。(每一字线的驱动器端是在一非驱动器端310的对面)。该字线驱动器将一字线启动信号传送到所选择的一字线(例如，302a)中的该驱动器端，以沿该选择的字线启动该存储单元。该字线启动信号从该驱动器端(例如308a)传送到所选择的字线的非驱动器端(例如310a)。当该字线启动信号传送到该字线段，则每一GC片被启动。但是，在该字线启动信号完成它向该选择字线(例如302a)的传送并且启动在该选择字线中的所有存储单元之前已存在有一定的延迟量。例如，该字线可具有大约2.8mm的长度，并且由于该字线的电阻率的结果。在第一GC片(例如306f)的启动和最后GC片(例如306a)的启动之间存在有大约为8ns的延迟。当每一GC片被启动时，在该位线对上输出一差分信号(或位线信号对)。这些差分信号随后由一读出放大电路放大。

如上所述，读出放大电路的正确启动时间是很重要的，以防止启动读出放大电路太早(在这种情况中在该位线上的信号将不会精确地反射所选择电容的电荷)或太晚(在这种情况中损害DRAM电路的性能)。因此，一延迟电路需要在一所延迟时间处触发该读出放大器。例如，如果GC片启动时间的最大差为8ns，则该延迟电路必须延迟触发该读出放大电路的时间至少要大于8ns，并且最好不要比8ns长许多。

在该阵列的边缘，二条到四条伪字线通常被并联地安置到该有效字线中。例如，字线302I到302L可构成伪字线。该伪字线通常用作照相用途。根据本发明的一个方面，这些伪字线中的某些在当前发明中被用作延迟电路，或一取样字线。

图4是根据本发明的一实施例的一取样字线400的示图。该取样字线400包括被分开为二部分的一对伪字线402。如图所示，第一伪字线被分成一驱动部分402b和一非驱动部分402a，第二伪字线分成一输出部分402d和一非输出部分402c。第一伪字线的驱动部分402b与第二伪字线的输出部分402d相连接。在该实施例中，连接器412通过直接连接到二个伪字线而共同与二个伪字线相连接。虽然已说明该连接器412是由包括该字线的金属层所构成，但是该连接器412也可由任何合适的导电材料构成。

第一伪字线的驱动部分402b用来接收来自字线驱动器(例如106)的一字线启动信号(例如图1的122)。字线驱动是可取的，因为它对于一译码器可继续0.5ns，以计算来自一RAS和地址的正确字线。另外，可构成该驱动部分以接收该RAS信号。如上所讨论的，该字线启动信号还在一所选择的字线内启动该存储单元。该字线启动信号传送到第一伪字线的驱动部分402b的段中，传送到第二伪字线的输出部分402d，并且作为一读出放大器启动信号(例如126)而输出。该检测启动信号由一读出放大器启动电路(例如116)所接收以允许该读出放大器去检测所选择存储单元的电荷。

现在将参考图5和6来说明一取样字线的另一实施例。图5是根据本发明的另一实施例的一取样字线500的示图。图6是图5的二条对分取样字线之间连接的顶视图。在该另一实施例中，二条对分取样字线之间的连接可由一包括该DRAM电路的位线或字线中的任一条线的导电层所构成。

与图4的该取样字线400相类似，取样字线500包括一对伪字线，其中每一对字线被分成二部分。如图所示，第一伪字线被分成一驱动部分502b和一非驱动部分502a，第二伪字线被分成一输出部分502d和一非输出部分502c与图4的该分开伪字线相反，该取样字线500的分开伪字线被交织在非分开伪字线502e和502f之间。该取样字线500的分开伪字线被交织在实际字线之间。

与该实际字线相似，该伪字线通过多个导电通路而被连接到多个GC片。如图所示，该驱动部分502b的导电通路504a被连接到GC片506a和506b。同样，输出部分的导电通路504b与GC片506c和506d相连。

如图5所示，连接器512将第一伪字线的驱动部分502b与第二伪字线的输出部分502d相连接。在图6中示出了连接器512的顶视图而没有示出该字线的顶视图。该连接器512的第一终端514a位于第一伪字线的驱动部分502b的第一缝合区域的上部(见图5)。例如，该第一缝合区域包括导电通路504a和GC片506a和506b。该连接器512的第二终端514b位于第二伪字线的输出部分502d的第二缝合区域的上部(例如导电通路504b和GC片506c和506d)。在该实施例中，该连接器512还位于相邻伪字线502e的GC片506e和506f之间。

最好是，该连接器512由包括该位线对并且位于该缝合区域之内的导电层所构成(例如504a和504b)。例如，连接器512可由金属0层所构成，该金属0层位于GC层之上而位于实施驱动部分502b和输出部分502d的该层的下面。另外，该连接器512由包括在位线对和GC片的上面的该字线的导电层所构成。例如，该连接器512可由金属1层所构成，该层位于GC层和金属0层的上面。如图6中所示，每一缝合区域需要外部空间616用来构成该导电通路。因此，连接器512最好是在缝合区域和相邻伪字线(例如502e)的相关外部空间之间。换句话说，因为相邻伪字线502e的缝合区域是从驱动部分502b和输出部分502d的缝合区域偏移，所以该连接器512最好在相邻伪字线502e的缝合区域之间所构成。

图7是根据本发明的一实施例的存储库700的图示。如图所示，该存储器库包括相邻安置的多个存储器块706。该存储器库700还包括被插入在每一存储器块之间的多个读出放大器电路708。例如，读出放大器电路708b是在存储器块706d和706c之间。每一存储器块包括有多个字线702、位线对(为了简单起见未示出)和一构成一伪字线对的取样字线704。例如，每一块表示一具有4096位线对和2048字线的8兆位阵列。每一读出放大器电路的构成接收2048位线对。例如，读出放大器电路708a从块706d接收该偶数2048位线对，而读出放大器电路708b从块706d接收该奇数2048位线对。另外，每一读出放大器接收来自两个相邻的存储块的位线。例如，读出放大器电路708b接收来自存储块706c和706d的位线。但是，仅仅来自一存储块的一条字线在一时间上是有效。

如上所述，每一字线通过来自字线驱动器(未示出)的一字线启动信号而被启动，和每一取样字线接收该字线启动信号(或RAS信号)并输出一读出放大器启动信号。在这个实施例中，为了从该存储器库700中取回更多的位可在一时间启动一个以上的字线。如图所示，块706b的字线702a和块706d的字线702b被启动。但是，最好是，利用相邻未启动块(例如706a和706c)的取样字线以防止取样字线在该启动块内引起一误差启动。例如，当块706d和706b的字线702b和702a被启动时，最好利用取样字线704b。另一个例子，当在块706a和706c中的字线被启动时，最好利用取样字线704a。

本发明具有若干优点。例如，图为该延迟电路、或取样字线是通过现存的伪字线直接插入到该阵列区域之中以形成该延迟电路的，所以外部空间对于该延迟电路的形成是不需要的。另外，因为该延迟电路是包括在该阵列区域内并且迂回到该延迟电路以及从该延迟电路迂回的距离最小，与该延迟电路取样阵列位于该读出放大器启动电路相当距离的常规延迟电路相比，通过该延迟电路传送和返回到该读出放大器启动电路的该字线启动信号的延迟时间大为降低。另外，由于作为一有效字线该延迟电路基本上以相同方式而构成并且作为一有效字线具有相同延迟特性，所以该延迟电路或有效字线的模拟无须与该延迟电路和有效字线的延迟相匹配。

虽然通过几个实施例对本发明作了说明，但是一些变化、置换和等效均落入本发明的范围之内。因此包含所有这些变化、置换和等效的权利要求均落入本发明的精神和范围之内。

Claims (27)

1．一种用于提供启动一存储器电路的读出放大器的启动信号的方法，该存储器电路具有用于实现存储单元的阵列区域，该方法包括：

接收第一信号，该第一信号是一行地址选通脉冲(RAS)信号和用来启动在该存储器电路中的一字线的字线启动信号中的一种信号；

通过一取样字线延迟该第一信号以产生该启动信号，该取样字线安置在该存储器电路的阵列区域中。

2．如权利要求1的方法，进一步包括将该启动信号提供到该读出放大器的输入端。

3．如权利要求1的方法，其中该第一信号是RAS信号。

4．如权利要求1的方法，其中该第一信号是字线启动信号，该字线启动动信号是通过响应于一接收地址和RAS信号的该DRAM电路的字线驱动器电路来产生。

5．如权利要求1的方法，其中该取样字线包括在该阵列区域中的二个并列字线部分，通过二个并列字线部分总的延迟基本上等于通过该字线的一最大延迟。

6．如权利要求5的方法，其中二个并列字线部分中的第一部分是在该阵列区域中的第一分离伪字线的一部分，即最接近于该字线驱动电路的一部分，二个并列字线部分的第二部分是在该阵列区域中的第二分离伪字线的一部分，即最接近于该字线驱动器电路的一部分，该取样字线包括连接该二个并列字线的第一和第二字线的一连接器。

7．如权利要求6的方法，其中该第一分离伪字线和该第二分离伪字线由至少一交织字线所分隔，该交织字线是一有效字线和一伪定线中的一字线。

8．如权利要求6的方法，其中该连接器构成第一导电层的输出，该第一导电层包括该取样字线。

9．如权利要求6的方法，其中该连接器由第一导电层所构成，该第一导电层包括该存储器电路的位线。

10．如权利要求9的方法，其中第一导电层被安置在叠加导电层和一栅极导电层之间，该叠加导电层表示一用于形成该取样字线的一层，该栅极导电层表示用于形成与该存储单元相关的晶体管的栅极的一层。

11．一种用于提供启动一存储器电路的读出放大器的启动信号的延迟电路，该存储器电路具有用于实现存储单元的阵列区域，该延迟电路包括：

一具有输入端和输出端的取样字线，该取样字线被安置在该存储器电路的阵列区域，该取样字线用于在该输入端接收一表示行地址选通脉冲和用于启动在该存储电路中的一字线的字线启动信号中的一个的第一信号，该取样字线用于在该输出端输出该启动信号。

12．如权利要求11的延迟电路，其中该输出端被连接到该读出放大器的输入端。

13．如权利要求11的延迟电路，其中该第一信号是RAS信号。

14．如权利要求11的延迟电路，其中该第一信号是字线启动信号，该字线启动信号是由响应于一所接收的地址和RAS信号的该存储器电路的字线驱动器电路所产生。

15．如权利要求11的延迟电路，其中该取样字线包括在该阵列区域中的二条并行字线，通过该二条并列字线部分的一总的延迟基本上等于通过该字线的一最大延迟。

16．如权利要求15的延迟电路，其中二条并行字线部分中的第一条字线部分是在该阵列区域中最接近于该字线驱动器电路的一第一分离伪字线的一部分，该二条并行字线部分中的第二条字线部分是在该阵列区域中最接近于该字线驱动器电路的一第二分离伪字线的一部分，该取样字线包括一连接该二条并行字线的第一和第二字线的连接器。

17．如权利要求16的延迟电路，其中第一分离伪字线和第二分离伪字线由至少一个交织字线所分隔，该交织字线是一有效字线和一伪字线中的一条字线。

18．如权利要求16的延迟电路，其中该连接器由一第一导电层构成，该第一导电层包括该取样字线。

19．如权利要求16的延迟电路，其中该连接器由第一导电层构成，该第一导电层包括该存储器电路的位线。

20．如权利要求19的延迟电路，其中该第一导电层被置于一叠加导电层和一栅极导电层之间，该叠加导电层表示一用于形成该取样字线的一层，该栅极导电层表示一用于构成与该存储单元相关的晶体管的栅极的一层。

21．一种用于在一动态随机存取存储器(DRAM)电路中构成一延迟电路的方法，该延迟电路用于启动该动态随机存取存储器(DRAM)电路的一读出放大器，该DRAM电路具有一用来实现存储单元的阵列区域，该方法包括：

在该阵列区域中提供一取样字线，该取样字线具有一输入端和一输出端；和

连接该输入端以接收第一信号，该第一信号是行地址选通脉冲(RAS)信号和用于启动在该DRAM电路中的一字线的字线启动信号中的一个信号。

22．如权利要求21的方法，其中该取样字线包括在该阵列区域中的二个并列字线部分，通过该二个并列字线部分的一总的延迟基本上等于通过该字线的一最大延迟。

23．如权利要求22的方法，其中该二个并列字线部分中的第一字线部分是在该阵列区域中的第一分离伪字线的一部分，即最接近于该字线驱动电路的部分，该二个并列字线部分中的第二字线部分是在该阵列区域中的第二分离字线的一部分，即最接近于该字线驱动电路的部分，该取样字线包括连接到该二个并列字线中的第一和第二字线的连接器。

24．如权利要求23的方法，其中第一分离伪字线和第二分离伪字线由至少一交织字线所分隔，该交织字线是一有效字线和一伪字线中的一条。

25．如权利要求23的方法，其中该连接器由第一导电层构成，该第一导电层包括取样字线。

26．如权利要求23的方法，其中该连接器由第一导电层所构成，该第一导电层包括DRAM电路的位线。

27．如权利要求24的方法，其中该第一导电层被置于一叠加导电层和一栅极导电层之间，该叠加导电层表示一用于构成取样字线的层，该栅极导电层表示一用于构成与该存储单元相关的晶体管的栅极的层。

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