CN1237624C

CN1237624C - 硅结型二极管及其制造方法

Info

Publication number: CN1237624C
Application number: CN 03154928
Authority: CN
Inventors: 尾藤三津雄
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2002-08-30
Filing date: 2003-08-22
Publication date: 2006-01-18
Anticipated expiration: 2023-08-22
Also published as: JP2004095807A; CN1484320A

Abstract

提供一种电容温度系数具有负值的硅结型二极管。第2硅单结晶层(16)的第2物质的含有浓度设定成比第1硅单结晶层(14)的第1物质的浓度低、并且在第2硅单结晶层(16)中导入第4族并且完全固溶型的元素、使第1硅单结晶层(14)和第2硅单结晶层(16)接合形成的硅结型二极管(10)，具有现有技术中没能实现的零或者负的电容温度系数。例如，硅结型二极管(10)的电容温度系数为-1500ppm/℃。

Description

硅结型二极管及其制造方法

技术领域

本发明涉及一种硅结型二极管及其制造方法，详细讲，涉及控制硅结型二极管的电容温度系数的技术。

背景技术

作为表示硅结型二极管的特性的指标之一，可以举出电容温度系数。该电容温度系数，众所周知是表示二极管的动作温度和电容之间的相关的系数。现有技术的硅结型二极管，只有电容温度系数为正值的才已经提供实用(例如，参见专利文献1)。因此，将这样的硅结型二极管在集成电路中使用时，一般在集成电路中所采用的各元件多具有正的电容温度系数，由于其相互之间的影响不能相抵消，因此温度补偿电路则是不可缺少的。

【专利文献1】

特开平11-122038号公报

近年来，集成电路的小型化越来越进步，在将硅结型二极管装入到集成电路中时，由于温度补偿电路的存在，而成为小型化的障碍。另外，这样的温度补偿电路的制作，硅处理过程与其它集成电路制造过程之间的匹配性少，因而成为硅结型二极管的制造成本上升的原因。

发明内容

本发明正是针对上述课题的发明，其目的在于通过提供一种电容温度系数为负值的硅结型二极管，可以使装入了硅结型二极管的集成电路小型化。

为了达到上述目的，依据本发明，提供一种硅结型二极管，其特征是包括添加了第1导电型磷的第1硅单结晶层、与上述第1硅单结晶层接合的、添加了第2导电型的硼和第4族并且完全固溶型的元素锗的第2硅单结晶层，上述硼的浓度设定成比包含在上述第1硅单结晶层中的上述磷的浓度要低，并且，所述锗的浓度为5～20％。另外，提供一种硅结型二极管，其特征是包括添加了第1导电型的磷和第4族并且完全固溶型的元素锗的第1硅单结晶层、与上述第1硅单结晶层接合的、添加了第2导电型硼的第2硅单结晶层，上述磷的浓度设定成比包含在上述第2硅单结晶层中的上述硼的浓度要低，并且，所述锗的浓度为5～20％。

依据这样的硅结型二极管，实现了在现有技术中没能实现的具有零或者负值电容温度系数的硅结型二极管。如果电容温度系数为零或者负值，可以对装入了硅结型二极管的集成电路中的元件的正电容温度系数的影响抵消，可以省略温度补偿电路，对集成电路的小型化给予很大贡献。另外，通过省略了与其它集成电路制造工艺的匹配性少的温度补偿电路的制作，可以大幅度降低硅结型二极管的制造成本。

并且，可以自由控制电容温度系数。上述第1硅单结晶层或者上述第2硅单结晶层也可以进一步包含碳。如果包含碳，可以提高本发明的硅结型二极管的制造过程与晶体管的制造过程的匹配性。

依据本发明，提供一种包括上述硅结型二极管的半导体装置。本发明的包含硅结型二极管的半导体装置，不需要温度补偿电路，对半导体装置的小型化有很大作用。另外，提供一种硅结型二极管的制造方法，其特征是添加了上述锗的第1或者第2硅单结晶层通过采用减压CVD装置成膜，如果在硅单结晶层的成膜中使用减压CVD装置，容易进行杂质的浓度控制。上述成膜的温度优选设定成400℃以上550℃。通过设定这样的成膜温度，可以保持硅单结晶层的结晶结构的高质量。

进一步，提供一种具有零或者负值电容温度系数的硅结型二极管。如果电容温度系数为零或者负值，可以省略装入了硅结型二极管的集成电路的温度补偿电路，对集成电路的小型化给予很大贡献。另外，通过省略了与其它集成电路制造工艺的匹配性少的温度补偿电路的制作，可以大幅度降低硅结型二极管的制造成本。

附图说明

图1表示本发明的硅结型二极管的一实施方案的剖视图。

图2表示本发明的硅结型二极管的制造工序的剖视图。

图3表示紧接图2的工序的剖视图。

图4表示紧接图3的工序的剖视图。

图5表示紧接图4的工序的剖视图。

图6表示本发明的硅结型二极管的第2实施方案的剖视图。

图7表示本发明的硅结型二极管的第3实施方案的剖视图。

图8表示与温度对应的偏置电压与电容之间的关系曲线。

图9表示温度与电容变化率的关系曲线。

符号说明

10-硅结型二极管、11-半导体基板、12-阴极、13-阳极、14-第1硅单结晶层，15-元件间分离膜15、16-第2硅单结晶层、17-层间绝缘膜17、18-阳极电极、19-阴极电极。

具体实施方案

以下参照附图说明本发明的实施方案。图1表示包括本发明的硅结型二极管的一实施方案的半导体装置的剖视图。硅结型二极管10，在p型硅构成的半导体基板11上包括阴极12以及阳极13。在半导体基板11的表面上，形成第1硅单结晶层14。

在第1硅单结晶层14中，采用为元件分离的周知的LOCOS法(LocalOxidation of Silicon)形成元件间分离膜15。在阳极13区域，包括与第1硅单结晶层14的上面接合的第2硅单结晶层16。另外，在阴极12区域形成由氧化硅膜形成的层间绝缘膜17。进一步，与第2硅单结晶层16相接形成阳极电极18，与层间绝缘膜17相接形成阴极电极19。阳极电极18和阴极电极19，例如采用铝等导电材料形成即可。

二极管的构成硅接合的第1硅单结晶层14，被掺入第1导电型的第1物质，例如磷。n-型的第1硅单结晶层14中所包含的磷的浓度，优选设定成例如5×10¹⁸[cm^-3]～2×10¹⁹[cm^-3]的范围。与第1硅单结晶层14接合的第2硅单结晶层16，被掺入第2导电型的第2物质，例如硼。p型的第2硅单结晶层16中所包含的硼的浓度，优选设定成例如5×10¹⁶[cm^-3]～1×10¹⁸[cm^-3]的范围。这样第2硅单结晶层16的第2物质的含有浓度(实施方案中硼的浓度)，设定成比第1硅单结晶层14的第1物质的含有浓度(实施方案中磷的浓度)低。进一步，在第2硅单结晶层16中，被掺入第4族并且完全固溶型的元素所构成的第3物质，例如锗。第2硅单结晶层16中所包含的锗的浓度，优选设定成例如10％的程度。

这样，第2硅单结晶层16的第2物质的含有浓度(实施方案中硼的浓度)设定成比第1硅单结晶层14的第1物质的含有浓度(实施方案中磷的浓度)低、并且在第2硅单结晶层16中导入第4族并且完全固溶型的元素、使第1硅单结晶层14和第2硅单结晶层16接合形成的硅结型二极管10，具有现有技术中没能实现的零或者负的电容温度系数。例如，硅结型二极管10的电容温度系数为-1500ppm/℃。

本发明人，通过将第2硅单结晶层16中掺入的第4族并且完全固溶型的元素，例如锗的含有量在5～20％的范围内增减，可以将硅结型二极管10的电容温度系数在-2000～0ppm/℃的范围内自由调整。当锗的含有量比5％少时，电容温度系数转变成正的值。另外，当锗的含有量比20％多时，第2硅单结晶层16的临界膜厚变成1000的程度，反向偏置值可以控制的电容范围窄小，不实用。

如果将具有现有技术中没能实现的零或者负的电容温度系数、这样的硅结型二极管10用于集成电路中，就可以将在现有技术中对装入了硅结型二极管的集成电路小型化构成障碍的温度补偿电路省略。对装入了硅结型二极管的集成电路的小型化具有很大的贡献。另外，在现有技术中温度补偿电路的制作，硅处理过程与其它集成电路制造过程之间的匹配性少，因而成为硅结型二极管的制造成本上升的原因，但如果将这样的硅结型二极管10用于集成电路中，由于可以省略温度补偿电路，可以极大降低硅结型二极管的制造成本。

此外，如果在上述实施方案中在第1硅单结晶层14一方掺入第1导电型的第1物质例如磷、和第4族并且完全固溶型的元素所构成的第3物质，例如锗，同时在第2硅单结晶层16中掺入第2导电型的第2物质例如硼，将第1硅单结晶层14的第1物质的浓度设定成比第2硅单结晶层16的第2物质的浓度低，可以获得和上述实施方案同样的具有零或者负的电容温度系数的硅结型二极管。

即，在第1硅单结晶层14或者第2硅单结晶层16的任一方中掺入第4族并且完全固溶型的元素所构成的第3物质，如果将掺入了该第3物质侧的硅单结晶层中所包含的第1物质或者第2物质的浓度，设定成比没有掺入了该第3物质侧的硅单结晶层中所包含的第1物质或者第2物质的浓度要低，可以获得本发明的具有零或者负的电容温度系数的硅结型二极管。

以下说明上述构成的硅结型二极管的制造工艺。首先，如图2所示，准备p型硅构成的半导体基板11。在该半导体基板11中以5×10¹⁸[cm^-3]～2×10¹⁹[cm^-3]的浓度掺入第1物质、例如磷。磷的掺入，采用打入P离子即可。这样在半导体基板11上形成第1硅单结晶层14。然后，为了对第1硅单结晶层14进行元件分割，采用所谓的LOCOS工艺，在第1硅单结晶层14的给定区域中形成由氧化硅构成的元件间分离膜15。首先，在表面上形成500埃的硅氧化膜，采用LP-CVD法形成约1000埃的厚度的硅氮化膜。作为硅氮化膜的成膜条件，在700～900℃下，对SiH₂Cl₂+NH₃进行分解。

然后，利用光刻工艺进行图案化，以这时的光刻胶作为掩模材料，采用干蚀刻除去硅氮化膜。在硅氮化膜下的约500埃的硅氧化膜中，如果在除去了表面的100～200埃程度的时刻停止干蚀刻，不会对下层造成损伤，而可以完全除去硅氮化膜。然后，除去光刻胶。以先前图案化后的硅氮化膜作为掩模材料使用进行选择性氧化，获得元件间分离膜15。作为选择性氧化的条件，例如通过在1000℃的蒸汽中进行4小时氧化，可以形成约8000埃的氧化膜。这样获得图3所示状态的基板。

然后，覆盖第1硅单结晶层14以及元件间分离膜15的上面形成硅-锗混晶膜。该硅-锗混晶膜，预先在硅中导入了10％的锗、和设定成比在第1硅单结晶层14中掺入的磷的浓度要低的硼。硼的浓度，例如在5×10¹⁶[cm^-3]～1×10¹⁸[cm^-3]的范围即可。这样，硅-锗混晶膜，可以采用减压CVD装置成膜。成膜时的温度设定成400℃～550℃，例如500℃，积层到2000的厚度即可。然后，如果将该硅-锗混晶膜图案化成给定形状，如图4所示，可以获得与第1硅单结晶层14硅接合的第2硅单结晶层16。此外，这样的第2硅单结晶层16，也可以进一步包含碳。即使在第21硅单结晶层16中包含碳，优选将第2硅单结晶层16的第2物质不包含碳的浓度设定成比第1硅单结晶层14的第1物质的浓度低。

如图5所示，在形成氧化硅膜之后采用光刻工艺进行图案化，采用RIE(反应离子蚀刻法)进行蚀刻，形成氧化硅膜构成层间绝缘膜17。与该层间绝缘膜17相接，积层铝，形成阴极电极17。另外，与第2硅单结晶层16相接，积层铝，形成阳极电极18。经过以上的工艺，结束硅结型二极管10的形成。

图6表示本发明的硅结型二极管的第2实施方案的剖视图。在图6的硅结型二极管31中，在p型硅构成的半导体基板32的一方面(表面)上，形成包含磷等的第1物质的第1硅单结晶层33、导入了比第1物质的浓度低的浓度的第2物质(例如硼)和第4族并且完全固溶型的元素(例如锗)的第2硅单结晶层34。然后，在第2硅单结晶层34的上层形成阳极电极35。另外，在半导体基板32的另一方面(背面)上形成接触层36和阴极电极37。这样，成为夹持半导体基板32在两侧形成阳极电极35以及阴极电极37的结构。

图7表示本发明的硅结型二极管的第3实施方案的剖视图。在图7的硅结型二极管41中，在p型硅构成的半导体基板42上，采用LOCOS工艺形成氧化硅构成的元件间分离膜43，进一步覆盖该半导体基板42以及元件间分离膜43形成包含磷等的第1物质的第1硅单结晶层44。在该第1硅单结晶层44的上层，形成导入了比第1物质的浓度低的浓度的第2物质(例如硼)和第4族并且完全固溶型的元素(例如锗)的第2硅单结晶层45，与第1硅单结晶层44之间硅接合。在第2硅单结晶层45的两侧面上形成由氧化硅膜构成的层间绝缘膜46。在第2硅单结晶层45的上面积层铝，形成阳极电极47，又在由层间绝缘膜46隔离的第1硅单结晶层44的上层上形成阴极电极。

[实施例]

本申请人，对本发明的硅结型二极管的特性进行了验证。验证时，在掺入了5×10¹⁸[cm^-3]程度的磷的第1(n型)硅单结晶层中采用LOCOS处理形成元件间分离氧化膜。然后，形成2000的包含硼5×10¹⁶[cm^-3]程度和10％的锗的硅锗混晶膜，图案化之后形成第2(p型)硅单结晶层16。然后，形成氧化硅膜后进行图案化，形成层间绝缘膜。然后在形成铝后进行图案化，形成取出电极，制作成硅结型二极管的测定样品。

图8表示对上述测定样品分别在30℃、40℃、50℃、60℃、70℃、80℃的温度环境下，改变偏置电压测定其电容的结果。根据该测定结果，如果提高硅结型二极管的动作温度，与此成比例，电容下降。这样，电容温度系数为-1500ppm/℃。确认本发明的硅结型二极管具有负值的电容温度系数。

另外，本申请人，采用和上述验证中所使用的测定样品相同的测定样品，验证了本发明的硅结型二极管的温度和电容变化率的关系。在此，电容变化率是指电容变化量与初始值之比。本发明的硅结型二极管的温度和电容变化率的关系的验证结果如图9所示。测定样品的偏置电压分别设定成-1V、-2V、-3V。依据该测定结果，确认在任一偏置电压中，随着硅结型二极管的动作温度增高，电容变化率直线下降。

如以上详细说明的那样，依据本发明的硅结型二极管及其制造方法，实现了在现有技术中没能实现的具有零或者负值电容温度系数的硅结型二极管。如果电容温度系数为零或者负值，可以对装入了硅结型二极管的集成电路中的元件的正电容温度系数的影响抵消，可以省略温度补偿电路，对集成电路的小型化给予很大贡献。另外，通过省略了与其它集成电路制造工艺的匹配性少的温度补偿电路的制作，可以大幅度降低硅结型二极管的制造成本。

上述第3物质由锗构成，如果将锗的含有浓度设定在5～20％的范围，可以自由控制电容温度系数。上述第1硅单结晶层或者第2硅单结晶层中通过进一步包含碳，则本发明的硅结型二极管的制造过程，与一般的晶体管的制造过程的匹配性高，可以降低本发明的硅结型二极管的制造工艺。

包含上述硅结型二极管的半导体装置，不需要温度补偿电路，对半导体装置的小型化有很大作用。另外，添加了锗的第1或者第2硅单结晶层通过采用减压CVD装置成膜，容易进行杂质的浓度控制。成膜的温度设定成400℃以上550℃即可，可以保持硅单结晶层的结晶结构的高质量。

具有零或者负值电容温度系数的硅结型二极管，可以省略装入了硅结型二极管的集成电路的温度补偿电路，对集成电路的小型化给予很大贡献。另外，通过省略了与其它集成电路制造工艺的匹配性少的温度补偿电路的制作，可以大幅度降低硅结型二极管的制造成本。

Claims

1.一种硅结型二极管，其特征是

包括：添加了第1导电型磷的第1硅单结晶层；和与所述第1硅单结晶层接合的、添加了第2导电型的硼和第4族并且完全固溶型的元素锗的第2硅单结晶层，

所述硼的浓度设定成比包含在所述第1硅单结晶层中的所述磷的浓度要低，并且，所述锗的浓度为5～20％。

2.根据权利要求1所述的硅结型二极管，其特征是所述第2硅单结晶层进一步包含碳。

3.一种硅结型二极管，其特征是

包括：添加了第1导电型的磷和第4族并且完全固溶型的元素锗的第1硅单结晶层；和与所述第1硅单结晶层接合的、添加了第2导电型硼的第2硅单结晶层，

所述磷的浓度设定成比包含在所述第2硅单结晶层中的所述硼的浓度要低，并且，所述锗的浓度为5～20％。

4.根据权利要求3所述的硅结型二极管，其特征是所述第1硅单结晶层进一步包含碳。

5.一种半导体装置，其特征是具有硅结型二极管，所述硅结型二极管包括：添加了第1导电型磷的第1硅单结晶层；和与所述第1硅单结晶层接合的、添加了第2导电型的硼和第4族并且完全固溶型的元素锗的第2硅单结晶层，

6.一种硅结型二极管的制造方法，其特征是至少具有：在硅基板的表面形成包含磷的第1硅单结晶层的工序、和在所述第1硅单结晶层上形成包含硼和锗的第2硅单结晶层的工序，

并且，采用减压CVD装置形成所述第2硅单结晶层。

7.根据权利要求6所述的硅结型二极管的制造方法，其特征是所述成膜的温度设定成400℃以上550℃以下。

8.一种硅结型二极管的制造方法，其特征是至少具有：在硅基板的表面形成包含硼和锗的第1硅单结晶层的工序、和在所述第1硅单结晶层上形成包含磷的第2硅单结晶层的工序，

并且，采用减压CVD装置形成所述第1硅单结晶层。

9.根据权利要求8所述的硅结型二极管的制造方法，其特征是所述成膜的温度设定成400℃以上550℃以下。