CN1249848A - 半导体及其有关方法 - Google Patents
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Abstract
制造半导体元件的一种方法,可以提高界定元件各掺杂部位和分隔各掺杂部位的精确度。形状可选择的部位由例如多晶硅组成,起界定待掺杂的一个或多个部位;在敷上掩模之前淀积到元件上。这样可以使掩膜的固定要求不那么严格,只要固定在多晶硅层的部位即可,从而达到0.1微米或更高的精确度。
Description
技术领域
本发明涉及半导体的一种制造方法。
背景
硅元件经常用铝作为例如基极和发射极的接点，这有以下的缺点：铝的存在可能通过薄的pn结形成尖峰脉冲，从而产生短路。若采用纯铝，硅能从表面扩散到铝中，在铝接点下留下孔隙或非均匀部位。若采用铝和硅的合金，则硅能以沉淀的形式淀积在接点部位，接触电阻增大。
为避免上述铝与硅直接接触时产生的缺点，通常在硅层与铝之间采用了例如TiW的阻挡层。在此情况下，必须将接点表面底下的n型和P型硅都掺杂，以达到降低接触电阻的目的。为避免n+区和P+区之间产生雪崩击穿，该两区必须分隔开。两部位分隔开的间距对元件的特性很重要。分隔的方法有好几种。一种常用的方法是通过两独立的掩蔽层注入掺杂剂。第二个掩模必须与第一个掩模对齐。对齐时产生的误差总是会在各层之间产生一些侧面误差。
若元件要掺以受主杂质和施主杂质，如实际上所有半导体的情况那样，掩膜处理必须分两次进行：一次是在用P杂质掺杂之前屏蔽掉不应暴露给受主杂质的各部分，另一次是在用n杂质掺杂之前屏蔽掉不应暴露给n施主杂质的各部分。此外，为真正掺杂到所要求的各部位，掩模尺寸的选定和掩模的敷设必须极其小心地进行。这里还有杂质不能完全限制在不受保护的区域的风险。
美国专利说明书4,451,844介绍了一种半导体器件，用一层多晶硅覆盖住元件的有源部位制造出来。掺杂时覆盖住元件各部分使用的掩模敷在多晶硅顶上，元件通过多晶硅层进行掺杂。
美国专利说明书5,451,532介绍了一种制造双极晶体管的方法，采用多晶硅层作为发射极和掩模，多晶硅层作为发射极时突出晶体管表面，另一方面与侧壁间隙一起作为对基极接点进行掺杂时的掩模，环绕发射极四周围。
发明概述
因此，本发明的目的是获取一种能高度精确地将半导体中的n+区和P+区分隔开的方法。
本发明的另一目的是在n+区和P+区之间的间距极小的情况下使间距高度精确。
本发明的另一个目的是使多晶硅区所环绕的部位面积高度精确。
本发明还有另一个目的，即获取一种无需两个分立的掩模就可以对半导体元件的n+区和P+区进行掺杂的方法。
本发明达到上述目的是通过这样的措施达到的：在用传统的方法对元件进行掺杂之前，在元件上淀积上至少一个由一种材料或复合材料制成的形状可选定且能高度精确加以界定的部位(11’，11″)，其厚度厚到不会被掺杂剂离子所穿透的程度，以达到限定一个或多个掺杂部位的目的。
使用的材料可以是多晶硅、氮化硅Si3N4或诸如TiSix、CoSix或WSix之类的硅化物，也可以是任何这些材料与/或氧化物的混合物。
本发明的好处如下。
制造过程中无需另外的掩蔽工序就可以极小间距将n+区和P+部位分隔开，精确度高于0.1微米。
覆盖住多晶硅部位底下的元件的SiO2部位，其表面质优，引起漏泄电流的晶体缺陷和表面状态极少。
若元件的先前处理过程包括多晶硅层的淀积工序，则本发明的方法比现有技术的方法可以少一道掩蔽工序。这一点尤其是在制造BiCMOS的工艺(即MOS元件和双极元件一起使用时)中特别有用。附图简介
下面参看个别附图更详细地说明本发明。
附图中：
图1是准备按本发明进行处理的硅元件一部分的横截面；
图2A至2F示出了本发明第一实施例制造元件过程的不同阶段，元件以横截面示出；
图2G示出了元件按本发明第一实施例处理之后准备按现行方法进一步处理的横截面；
图3A至3E示出了本发明的第二实施例制造元件过程的各不同阶段；
图3F示出了元件按本发明第二实施例处理之后准备按现行方法进一步处理的横截面；
图4是按本发明的一个实施例处理得出的元件的剖面示意图；
图5是按本发明另一个实施例处理得出的元件的剖面示意图；
图6是按本发明又另一个实施例处理得出的元件的剖面示意图。
实施例详细说明
图1示出了准备按本发明处理的硅元件的一部分。可以看到基极部位和集电极部位的一部分。载流子衬底的第一层1可以是例如掺以某种杂质的硅层或绝缘体，其上有一层n型硅层3形成集电极部位的一部分。这里n型硅仅仅是举例而已。不言而喻，本方法同样适用于P型硅。在此情况下，这里掺以P+杂质的部位将掺以n+型杂质，反之亦然。
部位5为基极部位，为覆盖住元件在基极部位的表面的受氧化部位7所限定，其掺杂类型与集电极部位3相反。
第一SiO2层通过热处理在氧化氛围中氧化有关表面或用SiO2层覆盖住元件敷设到元件上。接着，多晶硅层敷到SiO2层顶部，在所举的诸实施例中，采用了多晶硅。上面说过，也可采用其它材料，例如氮化硅、硅化物或氮化物、多晶硅、硅化物和/或氧化物的混合物。
图2A示出了进行上述两步骤之后硅元件的上部分。SiO2层9覆盖着元件的整个有源部位5，多晶硅层11覆盖着SiO2层9。
接着，将多晶硅层11掺杂以减小其电阻，然后加以氧化，产生保护层准备进一步处理，并激活所使用的掺杂剂。
接着，深腐蚀多晶硅层11和SiO2层9，但准备在下一步工序中使用的部分除外。这是通过使用本技术领域的行家们周知的掩蔽技术将保留的部位掩蔽掉进行的。先是再次氧化元件，使元件顶面形成SiO2层，再敷上掩模。
图2B示出了该阶段的元件。元件的有源部位有一个或多个部位为第一SiO2层9、多晶硅层11、第二SiO2层13和掩蔽掉该部位的物质层15所覆盖。两部分15′处理得处使其不致在第一工序过程中遭深腐蚀，从而掩蔽掉元件保留多晶硅层11的部位。
图2C示出了覆盖层9，11，13，15深腐蚀之后的情况。在所选的部位，元件上覆盖有SiO2层9′，SiO2层9′上覆盖着多晶硅层11′，接着是一层SiO2层13′，然后是掩模层15′。
接着，用本技术领域的行家们周知的方法除去SiO2层13′。从图2D可以看到，得出的元件选择部位上覆盖着一层SiO2层9′和一层多晶硅层11′。
表面经过氧化，得出薄薄的氧化层17，如图2E中所示。氧化层17必须薄到使掺杂剂可通过氧化层17将元件掺杂。氧化层17的厚度取决于所使用掺杂剂的类型和注入掺杂剂离子所需要的能量，一般为150-500埃。敷上界定发射极部位21的掩模之后就可以将元件掺以n+掺杂剂，形成发射极21。从图2E可以看到，掩模不必精确固定到发射极部位21上，只要固定到多晶硅层11′上表示的某部分即可。掩模19和多晶硅层11′确保只对发射极部位21掺杂。
下一步骤是除去掩模19。接着，敷上新掩模23将发射极21覆盖住，如图2F中所示。可以看到，这个掩模也不必精确固定。接着，将元件掺以P+掺杂剂，使不为掩膜23、多晶硅层11′或氧化层7所覆盖的部位掺有P+杂质，从而达到限定元件有源部位的目的。
接着，除去掩模23和氧化层17。当然必要时也可以除去多晶硅层。
图2G示出了这时得出的元件的横截面。氧化层7限定了硅元件的P部位5。可以看到，元件有一个掺n+杂质的发射极部位21和一个环形掺P+杂质的基极部位25，两部位21和25为在此情况下呈环形的多晶硅部位11′间隔开。其余的SiO2部分21′，25′在多晶硅部位11′两侧。这些部位21′和25′都要分别掺以n+杂质和P+杂质，但这并不会影响元件的性能。
按下列作法减少工艺中所需要的掩模层数可以简化上述工艺：工艺的头几个步骤与附图2A至2D所示的相同。
图3A示出了图2D同样的情况。载流衬底的第一层1′可以是使如掺以某种杂质的硅层或绝缘层，上面有一层n型硅层3′形成集电极部位的一部分。这里n型硅仅仅是举例而已，不言而喻本方法同样也可采用P型硅。氧化部位7′覆盖着元件表面，限定了基极部位的部位5′和掺杂极性相反的杂质的集电极部位3′。
一个或多个SiO2部位9′′和多晶硅部位11′′覆盖住基极部位5′的一部分。接着，在元件上淀积出或氧化成薄的SiO2层31，如图3B中所示。接下去，用例如Si3N4的第二保护层33覆盖住器件，保护底下的硅使其不致氧化。用掩蔽层35从器件在以后各步骤中应加以氧化的部分除去第二保护层33。
接着，除去掩蔽层，得出如图3C所示的元件。薄氧化层31将元件完全覆盖住，第二保护层33′的其余部分覆盖住元件的某些部分。下一步骤是用离子注入法注入所选的掺杂剂(在此情况下为P+掺杂剂)，将不为第二保护层33′所保护的部位掺杂。离子会渗入各层一定的程度从而将元件掺杂到一定程度，如虚线39所示。于是，硅元件不为第二保护层33′或场氧化层7′所覆盖的部位就掺上P+掺杂剂了。
接着，氧化元件并激活P+掺杂剂。这里不氧化为第二保护层33′所覆盖的部位。从图3D中可以看到，氧化层31′比图3C中的氧化层31厚，但元件为第二保护层33′所覆盖的部位例外。现在氧化层31′必须厚到掺杂剂完全不能透过的程度，即必须保护元件使其为氧化层31′所覆盖的部位不致掺杂。多晶硅部位11″是部分氧化的，因而得出不规则的形状。
接着，除去第二保护层33′。如图3E中所示，现在DiO2层厚到新掺杂剂透不进去的程度，但避免进一步氧化的第二保护层33′的那些部位例外。接着，用n+掺杂剂将元件掺杂，掺杂剂会渗入所有各层一定程度，如虚线43所示。因此，只有为第二保护层33′所覆盖的部位45将被掺以n+杂质。
最后一个步骤可以将氧化层除去，产生如图3F所示的元件。一行多晶硅11″将掺以P+杂质的基极部位41和掺以n+杂质的反射极部位45分开。多晶硅行11″的各边缘保留着一些SiO241′和45′。这些部位将掺以分别与毗邻部位41和45相同的掺杂剂，如图2G中所示，不会影响元件的性能。
接下去，按周知方法处理元件，产生半导体元件成品。
图4是最后处理工序之后元件的横向剖面示意图。这里元件布局的选择仅仅是举例而已，元件可以是任何双极元件。这类元件通常用作立式双极元件，例如元件周围无需电气绝缘的场合。载流层101由硅之类的半导体掺以与毗邻层103同类型但掺杂量不同(通常更高)的掺杂剂组成。构成元件集电极部位的毗邻层103中有一个部位105掺杂剂的极性相反，构成基极部位。
整个元件为绝缘层107覆盖着，绝缘层107可以是0.5～3微米厚的氧化层。基极部位105中有发射极121和基极125，表面为多晶硅部位109分隔开。这里有基极125的第一触点131、发射极121的第二触点133和到集电极103的第三触点135，这些触点在图中只示意示出。触点可以用一般制造半导体器件的技术制取，包括淀积和腐蚀金属和绝缘材料等之类的步骤。
图5是元件最后处理之后的横向截面示意图。这类元件是当元件必须与同一芯片上周围的其它元件在电气上绝缘时使用的。元件布局的选择只是举例而已，它可以是任何类型的双极元件。下载流层101A由诸如硅之类的半导体掺以与构成元件的集电极部位的毗邻层103′的极性相反的掺杂剂组成。上载流层101B可以位于下载流层101A与集电层103′之间。上载流层101B如果有的话是掺以与集电层103′同类型但掺杂量不同(通常更多)的掺杂剂的。上载流层101B如果有的话则用以减小集电极部位的电阻。
集电层103′中有一个掺杂类型相反的部位105′构成基极部位，还有一个部位127′构成集电极触点部位。基极部位105′中有发射极121′和基极125′，表面为多晶硅部位109′所隔开。这里有到基极125的第一触点131″、到发射极121′的第二触点133′和到集电极103′的第三触点135′。这些触点在图中仅示意示出。
整个元件由氧化层107′覆盖住，由通过集电部位层103′延伸开的绝缘材料制成的竖条129′将其与毗邻的各元件且适用的话与上载流101B分隔开。竖条129′可由P掺杂硅、象SiO2之类的绝缘体或象多晶硅、SiO2和Si3N4之类不同绝缘材料和半导体材料的混合料组成。
图6是元件在最后处理之后的横向剖视示意图。元件布局的选择仅仅是举例而已，它可以是任何类型的双极元件。这类元件特别适用于底下有非元件的一部分的衬底 而元件必须在电气上与其绝缘，以例如减小漏泄电流或提高元件的高压性能的场合。下载流层111A由绝缘材料组成。上载流层111B可位于下载流层111A与集电层103″之间。如果有的话，上载流层111B通常是掺以与集电层103″同类型但掺杂量不同(通常比集电层103″的大)的掺杂剂的。
起绝缘作用的载流层111A处在衬底111C上，供在电气上与衬底111C绝缘之用，衬底111C可以是例如半导体、绝缘体、金属或有机金属化合物。若上载流层111B和下载流层111A都采用，则上载流层111B会减小集电部位103″的电阻。若集电部位的电阻要求不严，则可以取消上载流层111B。
集电层103″中有掺杂类型相反、构成基极部位的部位105″和构成集电极触点部位的部位127″。在基极部位105″有发射极121″和基极125″，表面为多晶硅部位109″分隔开。这里有到基极125″的第一触点131、到发射极121″的第二接点133″和到集电极103″的第三触点135″，这些触点在图中仅示意示出。
整个元件为氧化层107″所覆盖，由竖条129″将其与毗邻的各元件分隔开，适用的话还将其与上载流层111B分隔开。竖条129″由绝缘材料制成，通过集电部位层103″延伸开。竖条129″可由P掺杂硅、象SiO2之类的绝缘体或不同绝缘材料与半导体材料的混合料组成，例如多晶硅、SiO2和Si3N4的混合料。
半导体层101，101A，101B，111B可以由诸如硅、碳化硅(SiC)之类或任何种类的半导体或化学元素周期表第三或第五行的任何元素(III-V族材料)组成。绝缘层111A可以是例如SiO2、Al2O3、钻石、Si3N4、石英(结晶SiO2)或玻璃。衬底111C可以是任何这些材料。
上述诸实施例是就环形部位进行说明的，但显然附图中的多晶硅部位11′、11″、109、109′、101″可以是任何形状的，而且可以采用一个以上的多晶硅部位，这视乎拟制造元件的类型而定。同样，掺杂部位25，41可以是设在中间部位21，11各侧的两个部位。
界定发射极部位和基极部位的顺序也是可以任意选定的。
Claims (16)
1.制造半导体元件的一种方法，所述半导体元件的载流衬底(1；1′)具有至少一个n+掺杂部位和/或至少一个P+掺杂部位，其中至少一个形状可以选定的部位(11′；11″)由可高度精确加以界定、厚度大到不会为掺杂剂离子所穿透的材料或混合料制成，淀积在元件上起界定一个或多个掺杂部位的作用，然后经过至少一次下列一系列步骤的处理：
敷上掩模层(19，23；33′)以界定元件应掺杂的部位，掩模在所选形状部位(11′；11″)的一部分上延伸开，且厚到掺杂剂离子透不过去的程度；
令元件暴露在所要求类型的掺杂剂中；
除去掩模；
其特征在于，形状可选择的部位(11′；11″)不是有源元件经过这些步骤之后得出的部分。
2.制造半导体元件的一种方法，所述半导体元件的载流衬底(1；1′)具有至少一个n+掺杂部位和/或至少一个P+掺杂部位，其中至少一个形状可加以选择的部位(11′；11″)由可高度精确加以界定、厚度大到不会为掺杂剂离子所穿透的材料或混合料制成，淀积在元件上起界定一个或多个掺杂部位的作用，然后经过至少一次下列一系列步骤的处理：
敷上掩模层(19，23；33′)以界定元件应掺杂的部位，掩模在所选形状部位(11′；11″)的一部分上延伸开，且厚到掺杂剂离子透不过去的程度；
令元件暴露在所要求类型的掺杂剂中；
除去掩模；
其特征在于，待掺杂的一个或多个部位为双极晶体管的基极和/或发射极。
3.如权利要求1或2所述的方法，其特征在于，它在元件暴露在掺杂剂之后但掩模除去之前还包括下列步骤：
氧化元件以产生氧化层(31′)，氧化层(31′)厚到掺杂剂不能将其它完全穿透的程度；
除去掩模层(33′)；
将元件暴露在所要求的掺杂剂中，掺杂剂最好是与第一种掺杂剂极性相反的那一种。
4.如权利要求3所述的方法，其特征在于，掩模层(33′)由Si3N4组成，淀积在元件上，然后用传统的掩蔽技术除去多余的部分。
5.如权利要求1或2所述的方法，其特征在于，所述一系列步骤进行至少两次，一次是产生n+掺杂部位(21；45)，一次是在元件上产生P+掺杂部位(25；41)。
6.如权利要求5所述的方法，其特征在于，将某一部位在淀积氧化层(31)之前掺以第一种掺杂剂(P或n)，在掩模(33′)除去之后掺以类型相反的掺杂剂(n或P)。
7.如权利要求5或6所述的方法，其特征在于，n+掺杂或P+掺杂的部位构成双极晶体管的基极，另一部位构成同一双极晶体管的发射极。
8.如1-7任一权利要求所述的方法，其特征在于，它适用于载流衬底层(1；101)由掺以与集电极部位(3；103)同类型但掺量不同的掺杂剂的硅组成的元件。
9.如1-7任一权利要求所述的方法，其特征在于，它适用于载流衬底层(1)由半导体层(101A)组成、掺以类型与集电极部位(3；103′)相反的掺杂剂的元件。
10.如1-7任一权利要求所述的方法，其特征在于，它适用于载流衬底层由绝缘层(111A)组成的元件。
11.如权利要求9或10所述的方法，其特征在于，它适用于载流衬底层(1)由位于半导体层(101A)或绝缘层(111A)与集电层(103′，103″)之间且掺以与集电层(103′；103″)同类型但剂量不同的掺杂剂的半导体层(101B；111B)组成的元件。
12.如权利要求10或11所述的方法，其特征在于，它适用于载流衬底层(1)中使用的绝缘体为SiO2的元件。
13.如以上任一权利要求所述的方法，其特征在于，形状可选择的部位(11′；11″)由多晶硅层组成。
14.如权利要求12所述的方法，其特征在于，形状可选择的部位(11′；11″)由硅化物层组成。
15.一种半导体元件，由至少一个P+掺杂和/或n+掺杂部位组成，一个或多个掺杂部位的表面为形状可选择由多晶硅层组成的部位(11′；111″)所限定，其特征在于，所述形状可选择的部位(11′；11″)不是半导体元件的有源部分。
16.一双极晶体管，其特征在于，发射极和基极由多晶硅组成的形状可选择的部位分隔开。
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