CN1224278A - 使用cmos负阻抗终端的高频时钟信号分配 - Google Patents

Abstract

本发明公开了一种用于具有高频时钟的集成电路内部的同步电路操作的系统。该系统包括用于提供时钟信号和时钟信号补码的振荡器。使用双导线传输线来分配时钟信号。该双导线传输线具有与所述时钟信号耦合的第一导线和与时钟信号补码耦合的第二导线,并将差分时钟信号提供给所述集成电路内的分支电路。将负阻抗传输线终端平行与所述传输线相连。该终端增加了时钟信号的渡越时间和时钟信号补码的渡越时间,以便于在集成电路内提供高频率的电路同步。

Description

使用CMOS负阻抗终端的高频时钟信号分配

概括地说，本发明涉及集成电路内部的时钟信号分配，并且尤其是涉及一种差分时钟信号分配系统。更特别地，本发明涉及一种使用负阻抗终端的差分时钟信号分配网络。

集成电路内部逻辑电路的同步是通过将一个主时钟信号分配给每个定时临界电路来完成的。当数据被计时时，诸如一个微处理器的信息处理单元的正确的操作需要所有的数字信号都处于一种稳定的状态。在所有的“计时”系统中都有一个控制数据传输的主时钟。

在集成电路中一般使用一个振荡器和一个中央缓存器来产生和放大时钟信号以用于分配给数字分支电路。与一个集成电路衬底不相连的分支电路的互连需要长导线以便于将其装配在该集成电路上。集成电路变得越来越大并且与分支电路的分离距离也增加。当从中央缓存器内部的驱动晶体管到分支电路的接收晶体管的距离变得足够长以至于对信号的特性和传播时间有不利地影响时，这个互连线可以被称为“长线”。

使用集成电路内部的时钟信号来控制数据和同步控制信号的移动。大规模的设计需要许多不同的电路同步并且运行于相同的速度。在这种系统中，必须在大规模芯片面积范围内分配一个高频时钟信号。目前，由于长导线和长导线终端的寄生特性使得在1千兆赫的范围内分配时钟信号的努力显得犹豫不定。

驱动许多变换晶体管(sink transistor)的一个源晶体管产生一个“扇出”(“fan-out”)拓扑结构。通常把扇出电路称为“树结构”或“扇出树”。一个传播信号上的扇出树具有有害的负载特性。当扇出树的一个“分支”变得比其它“分支”更多或更重时，这种有害特性就特别明显。

在扇出树中电容和电阻的混合会产生一个阻容(R-C)时间常数。阻容时间常数是一个寄生现象，这种现象能阻碍信号的传播并使时钟信号的原始构成偏离于它所希望的形式。减少时钟信号的传播速度的主要因素是与终端晶体管的电容相连的长线的电阻效应。

导线的电阻(R)线性增加是导线长度(l)以及所使用材料的每单位长度电阻(r)的函数，这里R=rl。同样，导线的电容(C)随着它的长度(l)和每单位长度的电容(c)线性增加。电容可以定义为C=cl。由于电阻和电容使导线的“R-C”延迟(D)为D=(1/2)rcl²。正如l²所描述的那样，由于电容和电阻的影响使得该延迟随着导线长度呈平方增长。由于时钟速度和集成电路的规模持续增长，使与导线长度相关的定时困难已经变为一个伤脑筋的问题。

在设计集成电路过程中，完成电路的实际布局要考虑所有相应的设计约束条件。通常，在完成半导体芯片的布局或地区规划之后，还存在电路同步问题。快速和更大规模集成电路的发展已经产生对于有效和有用的时钟分配网络的需求，这种时钟网络在完成布局之后不需要用很大的努力就可以获得可接受的结果。

计算机辅助设计可以提示诸如不能接受的延迟这样潜在的问题，但是必须对数以百计的变量进行比较。然后使用最佳推测估算来解决同步困难。通过使用被称为缓冲器的简单放大器“再动力估计”(repowering)或延迟信号来减少由于长导线和多个变换器而造成信号的延迟传播。但是，缓冲器在集成电路的定时方面引入不确定性并且需要占用芯片面积。另外，缓冲器的有效插入需要昂贵的计算机设计工具。计算机设计工具仅是估算方法并提供建议。对于临界设计布局，缓冲器解决方式提供了不太理想的响应。

目前已经受到额外关注的集成电路设计的一个方面是能提供用于在高频数字电路中不可接受的延迟的解决方法这个方面。用户对于更快速处理器和较高的时钟频率的需求已经增强了寻找用于与时钟信号分配和时钟信号延迟相关的同步问题的解决方法的努力。

一种典型的时钟分配网络具有数以百计的通常被称为终端或变换器的接收电路。终端一般是由金属氧化物半导体(MOS)晶体管的栅极来实现。尽管每个变换器或接收晶体管都有相对小的R-C时间常数，但是许多变换器的累积效应会在时钟信号的传播过程中产生过度的延迟。目前，数字电路的设计者正努力争取1千兆赫以及更高的时钟频率。所以，一个最佳的时钟分配系统的实现已经变为关键在于减小延迟和确保同步。晶体管技术的快速发展已经减小了与晶体管开关有关的延迟问题，但是与晶体管互连的传输线已经变为实现已增加的时钟速度的限制因素。

目前，带有大量R-C时间约束条件的电路需要将多个缓冲器插入该电路中以便于有效地消除R-C负载间的影响。随着集成电路变得较大并且芯片变得较便宜，高频操作已经是集成电路设计者的焦点。为增加数字电路的时钟速度而做的努力已经显示出有效的集成电路时钟分配系统的重要性和对它的需求。

集成电路内时钟信号的衰减是由许多因素确定的。时钟分配网络内时钟信号的衰减直接与扇出数的平方根成比例。

时钟信号的衰减与传输线的实际特性成反比例。这样定义传输线的衰减 $\mathrm{\α}=\exp \[-R/\left(2\sqrt{L/C}\right)\]$

这里R是从中央时钟缓冲器到最终目的地的传输线的总电阻，L是传输线的总电感，C是传输线电容。

当传输线的衰减增加时，传输线终端的时钟信号功率电平减少。在本系统中传输线衰减可以非常高。接收一个弱时钟信号的分支电路能导致严重的设计困难。

一般地，在估算收到时钟信号的前沿之后的额定时间内，在集成电路内部完成数据传输。由于在时钟信号的上升沿处的失真或延迟，使用于时钟分配的许多现有技术的方法受到影响。如果这个上升沿太晚，则不会发生所希望的数据传输。

所以很明显，能提供在很高的时钟速度下分配可接受的时钟信号并且仅需要极小的设计调整的集成电路时钟分配系统将是有益的。

所以本发明的一个目的是提供一种集成电路时钟信号分配系统。

本发明的另一个目的是提供一种用于越过双导线传输线在一个集成电路内分配差分时钟信号的系统。

本发明的又一个目的是提供一种用于越过由负阻抗终接的双导线传输线分配时钟信号的系统。

现描述实现上述目的的方式。提供了一种系统，该系统用于在具有一个高频时钟的集成电路内使电路操作同步。该系统包括提供时钟信号和时钟信号补码的振荡器。使用双导线传输线来分配这个时钟信号。这双导线传输线具有与该时钟信号耦合的第一导线和与该时钟信号补码耦合的第二导线。该传输线提供差分时钟信号给集成电路内的分支电路。将负阻抗传输线终端并行地连接到传输线上。该负阻抗终端提高时钟信号的渡越时间和该时钟信号补码的渡越时间从而在集成电路内提供高频率的电路同步。

本发明上述的以及其它的目的、特征和有益效果将在随后详细的说明书中变得显著。

在随后的权利要求中体现了本发明新颖性特征和令人信服的特性。但是只有当联系附图阅读本发明时，本发明自身以及最佳实施方式、其它的目的和它们的有益之处才能通过参考随后一个说明性实施例的详细说明得到最好的理解，其中：

图1说明了根据本发明的一个基本集成电路时钟分配系统；

图2描述了用于传输线的负阻抗终端；

图3说明了根据本发明在一个集成电路内双导线传输线的实现截面图；以及

图4描述了代表响应输入的负阻抗器件输出的图形。

现参考附图特别是参考图1，其上描述了使用双导线传输线的时钟信号分配系统。这双导线传输线在整个集成电路8内传导时钟信号。越过差分传输线26同时分配时钟信号和时钟信号补码。

在一个最佳实施例中，这个时钟信号和时钟信号补码在形式上是相同的，但是，该时钟信号补码相对于该时钟信号在相位上被移位180度。差分时钟实现电路在整个集成电路8内确保低噪声。

本发明的差分时钟系统可以通过使用负阻抗终端来补偿时钟信号的衰减。使用时钟信号的补码来触发或引起时钟信号上的负阻抗。

一般地，在集成电路8内使用一个诸如锁相环路10的精确的振荡器来提供一个用于数据传输的稳定的时钟信号。锁相环路10提供带有一个低电平时钟信号的中央缓冲器20。由中央缓冲器20将该低电平时钟信号放大、调整和分配。

许多电路和技术能够提供精确的时钟信号以用于本发明。图1仅是一种实现方式。

在集成电路8内部，两条诸如差分传输线26的导线传输线将中央缓冲器20的输出分配给诸如分支电路24这样的分支电路。分支电路24需要同步以便于连同其它数据电路一起进行正确地操作。特别是，当数据必须在分支电路之间传输时，同步是一个关键因素。

锁相环路10通过读出线12接收负反馈。负反馈确保在时钟信号的目的地处该时钟信号的合适的精度。将诸如负阻抗电路23这样的负阻抗元件与差分传输线26耦合以有助于时钟信号的传输速度。

在一个最佳实施例中，差分传输线26是一条双导线传输线。双导线传输线是一个常用的技术术语，它是由本领域技术人员定义的一个特定的传输系统布局。双导线传输线是由两条平行的隔开均匀距离的导线组成。使用确定的参数或特性以及已知的物理特性使双导线传输线的均匀分离距离最为适宜。相应的物理特性包括传输线材料的导电性、周围介质的绝缘性和时钟信号的频率。这些性能要求由传输系统实现的导线的分离距离达到最佳。其范围从5到20微米的双导线的分离距离提供了可接受的特性以用于1千兆赫时钟信号的传播，其中，双导线中的每条导线具有其范围从10到30微米的宽度和2微米的厚度。

双导线传输线是一个分布参数网络。有关双线系统的计算必须通过使用在整个系统长度上分布的元件来描述。

现参考图2，其上描述了与差分传输线26相连的负阻抗电路。负阻抗元件最好以特定的间隔分布在传输线上。根据时钟信号的衰减计算来确定负阻抗元件的布局。

在一个最佳实施例中，使用可用交叉耦合的P-MOS晶体管替换的交叉耦合的N-MOS晶体管来给差分传输线26提供负阻抗。每个负阻抗电路通过减少电流进入“下拉”方式从而拉动时钟信号变为低电平，并且每个负阻抗电路通过启动或提供电流进入“上拉”方式从而推动时钟信号变为高电平。

在整个时钟分配系统中分布负阻抗终端。所以，贯穿系统的传输线的传输特性是不同的。但是，本发明的双导线传输线的衰减比惯用系统的低很多。由于负阻抗电路是与传输线平行设置的，所以时钟信号的传播速度没有由于负阻抗元件而降低。

在图2中，所描述的差分传输线26是与下拉电路14、负载电路16和中央缓冲器20耦合在一起。在图2中所描述的图1的元件与图1保持相同的参考标号。图1的负阻抗电路23是由负载电路16和下拉电路14实现的。

下拉电路14由交叉耦合的晶体管32和33组成。标为Clk+的时钟信号与晶体管32的栅极耦合。标为Clk-的Clk+的补码的时钟信号与晶体管33的栅极耦合。在一个最佳实施例中，将来自Clk+波形的Clk-的波形反向并移位180度。图2划线的方框18中描述了Clk+和Clk-的基本脉冲串。ClK+和Clk-共同组成一个差分时钟信号。

一个最佳时钟信号从高电平到低电平快速、可预测地转换。由于存在传输线电阻、电容和电感使时钟信号的寄生负载在转换期间减慢了时钟信号的上升和下降时间。

下拉电路14提高了Clk+和Clk-信号的尾沿的下降时间，同样上拉电路16提高了每一信号前沿的上升时间。

在一个最佳实施例中，晶体管32和33交叉耦合零门限电压N型场效应晶体管(FET)。在时钟信号转换期间，晶体管32和晶体管33平行耦合提供负阻抗的差分传输线26。在Clk-的前沿转换期间，将负阻抗施加到Clk+信号上。当Clk-电压升高超过晶体管33的门限电压时，激活Clk+导线上的负阻抗。晶体管33导通并为Clk+导线上的信号提供一个到地的低阻抗通路。

在Clk+信号的连续转换过程中，Clk+信号从低电平移到高电平。在这个转换中，晶体管32的栅极电压升高超过它的门限电压并且晶体管32导通，并将Clk-拉为低电平。在下一个转换期间，随着Clk-信号升高，晶体管33导通并且通过晶体管33的电压超过0并拉动Clk+信号为低电平。

由下拉电路14提供的负阻抗在时钟信号和该时钟信号的补码的下降沿产生一个锐降。该时钟信号的急剧或突然地转换减少了与在时钟分配系统中常有的缓慢的下降时间相关的延迟。

为了将Clk+和Clk-信号从低电平转换到高电平，晶体管34、36、38和40给时钟脉冲的前沿提供了一个升压。交叉耦合的P-型场效应晶体管38和40给正向转换的时钟信号提供负阻抗。例如，当Clk+从高电平转换为低电平以及Clk-从低电平转换为高电平时，晶体管40截止而晶体管38导通。当Clk+的信号电压下降得低于晶体管38的门限电压并且晶体管38导通时，触发在转换期间驱动Clk-高电平的负阻抗。晶体管38提供来自电源电压V_dd的电压和电流以拉起Clk-信号。

可替换地，当Clk-开始转换为低电平时，晶体管40导通并且给Clk+导线提供V_dd。在本发明的一个最佳实施例中，使用零门限电压晶体管来实现负阻抗元件。零门限N-MOS器件的构造对于本领域技术人员来说是公知的。但是，零门限P-MOS晶体管是难于制造的。在本发明中，晶体管34和36提供附加偏压给P-MOS器件。该附加偏压将晶体管38和40的有效的门限电压变为零。

在一个最佳实施例中，将P-MOS器件制造在N阱中。在本发明中，由附加偏压装备成P-MOS器件的阱。通过将晶体管的背后管体正向偏压从而减小晶体管38和40的门限电压。

本发明的偏压技术不需要困难的制造过程就可以减小P-MOS器件的门限电压。本发明可以为N-MOS和P-MOS器件实现零门限电压以便于构成传输线特性。另外，N-MOS晶体管可以构造成不需要施加附加的正向偏压就可以产生一个零门限电压电路。可以使用其它负阻抗器件来构成本发明并且其它的负阻抗结构将不会脱离本发明的范围。

本发明的操作不受电源电压波动的不利影响。晶体管34和36将电源电压的1/2作为附加偏压提供给晶体管38和40。晶体管34和36耦合到差分时钟信号以便于跟踪或监视时钟信号电平。晶体管38和40的栅极电压耦合到电源电压V_dd。

由于本质特性，负阻抗器件是不稳定的。在负阻抗元件的转换特性中最好没有存储情况和滞后现象。本发明在N-MOS下拉电路14和P-MOS负载电路16之间使用一个几何空间以便于在电路激活过程中提供一个时间延迟。这个特性增加了该电路和系统的稳定性。在一个最佳实施例中，将负载电路16和下拉电路14分开1毫米以确保该电路不会并行地锁住。本发明的零门限电压晶体管另外还确保负阻抗元件不会锁住。

在本发明中，在时钟信号的传播过程中提供了一个可预测的延迟。当Clk+信号转换为高电平而Clk-信号转换为低电平时，随着触发差分负阻抗元件，负阻抗元件连续地切换。

参考图3，其上描述了制造在一个集成电路中的差分传输线的截面图。通过距离S来隔开Clk+和Clk-。每条Clk+导线和Clk-导线都有确定的宽度W。在一个最佳实施例中，接地层50位于差分传输线26的下方。绝缘层位于差分传输线26的上方。

靠近接地层50到差分传输线26的区域是可以用于晶体管的设置的有效位置并能提供隔绝来自其它分支电路产生噪声的时钟。在一个最佳实施例中，接地层50和差分传输线26被设置在多层(6-8层)互连系统的上面两层。在不脱离本发明范围的情况下，绝缘层60可以是一个接地层或电源层。

所说明的传输线的结构确保时钟信号的传播延迟不依赖于所在集成电路的几何布局。最重要的，差分传输线减小了来自邻近电路的耦合影响。一般地，来自邻近电路上的转换信号产生电容耦合。

图3中描述的差分传输线26比现有技术增强多倍。在单个信号传输线上的时钟信号能在邻近电路中导致干扰，或邻近电路能引起与该时钟信号之间的干扰。本发明大大减少了时钟信号之间的干扰问题。另外，差分传输线26事实上消除了由通用缓冲器所产生的较大开关电流带来的电源电压跳动和地线跳动。驱动差分传输线26的差分缓冲器从电源层和接地层中抽出恒定电流，并因此而消除了地线跳动问题。

本发明使用其中的时钟信号延迟和衰减都不依赖于可调变量的双线传输线结构。可调变量能够改变集成电路内部元件的阻-容特性。例如，在制造内层绝缘层时，其厚度一般是可变的。其结果，芯片与芯片之间其装配元件的电阻和电容不同。在本发明中，传输线延迟是由导电介质中的信号群速确定而不通过可调变量来确定。这样允许定时和电路响应的更大的可预测性。另外，时钟信号的群速不依赖于电路的几何形状。群速是由周围绝缘介质中的光速来确定的。

通常，为了减小集成电路内的延迟，将缓冲器插入时钟分配网络。由于缓冲器结构中可调变量的结果可以使时钟信号偏离。缓冲器在沟道长度中有变化，该变化使得缓冲器对改变温度和电源电压敏感。缓冲器能造成随机抖动和时钟信号的偏离。本发明消除或大大减小了对缓冲器的需求。因此，事实上，本发明消除了在集成电路中常遇到的温度和电压的灵敏度。另外，通过本发明可以免去为补偿可调变量而在缓冲器内插设计中所做出的巨大努力。

通常，由于电流流向的快速改变，时钟缓冲器在集成电路内部可以导致“di/dt”噪声。产生差分时钟信号的差分信号缓冲器与惯用的缓冲器相比，它大大减小了噪声特征。在差分信号系统中产生的噪声比标准布局中的少几个数量级。由于电源层和接地层的抵消效应，一个适当设计的差分信号缓冲器能产生近似为零的“di/dt”电流。

现有技术中，在作为时钟线穿过其它信号线的集成电路时钟分配系统中，在垂直面的导线交接处产生明显的能量耦合。当所使用的时钟频率超过1千兆赫时，现有技术特别容易受到耦合现象的影响。本发明主题的差分时钟分配系统提供了电容接近为零的净耦合。当时钟信号的耦合电流变为正值时，时钟信号的补码的耦合电流变为负值。来自具有方向相反而幅度相同的两个时钟信号的净耦合效应为零。

使用差分线的时钟分配同样可以有效地使用负阻抗器件来增加时钟信号的上升和下降时间。在本发明中，由于晶体管门限的变化使得可调变量能够影响时钟信号的幅度。但是，这个时钟脉冲的前沿斜度或上升时间不受可调变量的影响。

在本发明中，负阻抗器件最好以平行结构附加到传输线中因而不会分离传输通路的连续性。需要缓冲器插入的现有技术分割传输线并且将缓冲器与传输线平行放置。断开传输线进一步导致传播延迟以及不确定性。本发明确保在整个集成电路中一个恒定的信号幅度而不必使用串联结构的缓冲器。

参考图4，上面描述了响应输入电压的负阻抗元件的输出电压曲线图。负阻抗元件的传输特性与锁存器的特性相同。在图上描述了互补金属氧化物半导体(CMOS)锁存器的传输特性。双倒相器锁存器的特性是具有能够保持存储器值的两个稳定工作点41和42，以及一个不稳定工作点44。相反，如图4中所描述的，负阻抗元件的传输特性是一条直线。本发明中的负阻抗元件没有存储能力。

本发明具有其它可用于正弦波和数字脉冲的应用。由于有零门限电压器件的使用，使得本发明已经证明能有效地用于低电压操作。

本发明的一个最佳实施例分配了一个2千兆赫的时钟信号。由接收电路将这2千兆赫的时钟信号就地分频并将其中一个1千兆赫信号就地提供给逻辑电路。就地分频这信号可以使接收逻辑电路使用这个时钟信号。尽管在本发明中最好使用2千兆赫时钟，但是实现本发明，这2千兆赫时钟不是必须的。2千兆赫时钟为接收电路提供了50％的占空度。所以，通过本地分频器可以加速时钟的转换。

本发明给接收电路提供了最佳的时钟波形。本发明分配了具有大体上为矩形脉冲的时钟信号。这个最佳的矩形脉冲提供了从1到50微秒、一般为2伏的高电平以及从500微秒到1毫微秒、接地的低电平。

假设由于本发明的分配系统使时钟信号变得有些轻微变形，2千兆赫时钟信号允许逻辑电路将这个时钟信号就地分频为两个并且将该时钟信号恢复为最佳形状。工作在频率超过1千兆赫的常用时钟信号分配系统，在传送到分支电路之前，其时钟形状就发生严重的变形。

总的来说，本发明提供了一种能够有效地传送频率超过1千兆赫信号的双线时钟信号传输线系统。该系统提供了不依赖于制造可调变量的传播速度。时钟信号的延迟主要依赖于传输线介质中的传播速度。使用双导线传输线，可以使传播速度同样不依赖于分配结构并且实际上不受干扰的影响。

在本发明中，传输线上的终端和负载都有负阻抗。负阻抗终端减小了衰减特性并且增加了传输线上信号的开关时间。

在参考最佳实施例已经对本发明进行了展示和描述的同时，本领域技术人员将可以理解，在不脱离本发明的实质和范围的情况下，可以做各种形式上和细节上的变形。

Claims (17)

1．一种用于在具有高频时钟的集成电路中同步电路操作的系统，所述系统其特征在于包括：

用于提供一个时钟信号的振荡器，所述时钟信号有若干个高电平和低电平之间的转换；

提供所述时钟信号的补码的时钟信号补码；

在所述集成电路内的双导线传输线具有第一导线和第二导线，所述第一导线与所述时钟信号耦合，所述第二导线与所述时钟信号补码耦合，所述双导线传输线用于将所述时钟信号和所述时钟信号补码传播到所述集成电路内部的分支电路中；并且

若干个终端与所述第一导线和所述第二导线耦合，所述若干个终端给所述第一导线和所述第二导线提供负阻抗以用于增加时钟信号渡越时间和时钟信号补码的渡越时间，并在所述集成电路内部提供高频电路同步。

2．根据权利要求1的用于同步电路操作的系统，其特征在于所述负阻抗终端进一步包括零门限电压器件。

3．根据权利要求1的用于同步电路操作的系统，其特征在于所述负阻抗终端包括上拉电路和负载电路。

4．根据权利要求1的用于同步电路操作的系统，其特征在于所述负阻抗终端是交叉耦合N-MOS器件。

5．根据权利要求1的用于同步电路操作的系统，其特征在于所述负阻抗终端是交叉耦合P-MOS器件。

6．根据权利要求5的用于同步电路操作的系统，其特征在于所述交叉耦合P-MOS器件是由附加的偏置电压偏置。

7．根据权利要求1的用于同步电路操作的系统，其特征在于所述双导线传输线是一条双线传输线。

8．根据权利要求1的用于同步电路操作的系统，其特征在于所述集成电路是由顶层和底层所组成，以便于所述双导线传输线可以被制造在所述的顶层。

9．根据权利要求1的用于同步电路操作的系统，其特征在于接地层被直接制造在所述双导线传输线的下面。

10．根据权利要求1的用于同步电路操作的系统，其特征在于该系统进一步包括一个与所述双导线传输线和所述振荡器耦合的缓冲器。

11．根据权利要求1的用于同步电路操作的系统，其特征在于所述负阻抗终端与所述双导线传输线平行耦合。

12．根据权利要求1的用于同步电路操作的系统，其特征在于所述时钟信号补码由所述时钟信号反向和移位180度。

13．根据权利要求1的用于同步电路操作的系统，其特征在于所述时钟信号具有1千兆赫的频率。

14．根据权利要求1的用于同步电路操作的系统，其特征在于所述时钟信号具有2千兆赫的频率。

15．根据权利要求1的用于同步电路操作的系统，其特征在于进一步包括一个将所述时钟信号分频以供所述分支电路使用的分频器。

16．根据权利要求1的用于同步电路操作的系统，其特征在于所述第一导线和第二导线均匀地被一个最佳距离所分开。

17．根据权利要求1的用于同步电路操作的系统，其特征在于所述第一导线和第二导线有一个被控制的特性阻抗。

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