CN1211933C

CN1211933C - 维特比译码器

Info

Publication number: CN1211933C
Application number: CNB008172153A
Authority: CN
Inventors: 岸野雅彦
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-03-14
Filing date: 2000-03-14
Publication date: 2005-07-20
Anticipated expiration: 2020-03-14
Also published as: WO2001069796A1; AU2943900A; AU2000229439B2; KR100490815B1; CN1409899A; KR20020048963A; EP1265367A1; EP1265367A4

Abstract

本发明的目的是提供一种维特比译码器，借此改善误码校正特性，同时避免系统规模的扩大。为此，在支路量度计算器(1)与加比较选择(ACS)部分(2)之间提供一个比特范围变换器(11)，用于将支路量度计算器(1)计算出的支路量度值的比特范围进行变换，以符合在加比较选择(ACS)部分(2)中所用的计算比特数目，同时译码器读出接收数据并计算支路量度，优化支路量度并改变路径量度，将其存储入路径存储器，直至完成一帧，并当一帧已完成时通过回溯处理输出译码结果。

Description

维特比译码器

技术领域

本发明涉及维特比译码器，该译码器对接收的卷积码进行误码校正。

背景技术

通常，人们已经知道维特比译码技术应用于实现卷积码的最大似然译码。这种维特比译码技术中，由于是基于维特比译码算法从发送端编码器上能产生的代码序列中选择出一个最接近于所接收代码序列的译码序列，所以即使接收代码中存在误码也可以正确译码。这样，维特比译码技术对于通信路径中引入的随机误码具有高纠错能力，具体讲，这种技术在与软判决译码相结合时能够给出大的编码增益。所以，对于移动通信系统和其它系统，维特比译码器广泛应用于纠错码的译码中。

首先，简要说明这种维特比算法。这里，假设卷积码的编码率为1/2，约束长度K＝3，由下列生成多项式给出卷积码：

G1(D)＝1+D²

G2(D)＝1+D+D²式中，“D”表示数据延时，“+”表示只是1个比特的相加。

图1示明用于生成上面的卷积码的维特比译码器构造方框图。如图中所示，维特比译码器由移位寄存器101A与101B以及实现模2和的加法器102A、102B与102C组成。这里，维特比译码器具有由(b1，b2)给出的4种内部状态，即内部状态(0，0)、内部状态(0，1)、内部状态(1，0)和内部状态(1，1)，当给定一个输入时，每种内部状态可以产生出两种内部状态的过渡。

具体地，如图2中所示，在内部状态(0，0)的场合，当输入为0时译码器向内部状态(0，0)过渡，当输入为1时向内部状态(0，1)过渡；在内部状态(0，1)的场合，当输入为0时译码器向内部状态(1，0)过渡，当输入为1时向内部状态(1，1)过渡；在内部状态(1，0)的场合，当输入为0时译码器向内部状态(0，0)过渡，当输入为1时向内部状态(0，1)过渡；在内部状态(1，1)的场合，当输入为0时译码器向内部状态(1，0)过渡，当输入为1时向内部状态(1，1)过渡。

图3是示明上面的内部状态过渡的网格图。网格图中，由实线表示的支路指明输入为“0”的状态过渡，由虚线表示的支路指明输入为“1”的状态过渡。每条支路旁的数字是当支路发生过渡时的代码符号(G1，G2)输出。由图中可见，在每个状态上总有两条路径汇合。维特比算法中，从每个内部状态上的两条路径中选择出最大似然路径，并当幸存路径的选择达到一个预定长度时，便从不同内部状态上选择的路径中检知最可能的一条路径，由此译码出接收的代码。

最大似然路径的选择是基于汇合路径中每一条路径的概率信息作出的。在硬判决维特比算法中，是将每条路径比特序列与接收比特序列之间的汉明距离相加起来，产生出该路径的概率。在软判决维特比算法中，是将每条路径比特序列与接收比特序列之间的欧氏距离平方相加起来，产生出该路径的概率。

下面的说明中，表示路径概率的值称为路径量度，表示每个接收单元期概率的值称为支路量度。路径量度可以解释为过渡至一定内部状态的概率之和。支路量度可以解释为从一个内部状态过渡到下一个内部状态时各个比特概率之和。

接收数据(r₁，r₂)与传输装置产生的数据(s₁，s₂)两个数据串之间的欧氏距离由下式给出：

\sqrt{{(s_{1} - r_{1})}^{2} + {(s_{2} - r_{2})}^{2}}

维特比译码中，欧氏距离的平方表示为：

{(s_{1} - r_{1})}^{2} + {(s_{2} - r_{2})}^{2} = {s_{1}}^{2} - 2 \times s_{1} \times r_{1} + {r_{1}}^{2} + {s_{2}}^{2} - 2 \times s_{2} \times r_{2} + {r_{2}}^{2}

可以确定出使上面的表示式值最小的数据(s₁，s₂)。

这里，由于接收数据(r₁，r₂)固定，因此，无论值(s₁，s₂)怎样，r₁和r₂都是恒定的，它们可从表示式中省略掉。此外，关于元素s₁和s₂的传输数据(s₁，s₂)，假设数据为“0”时s₁或s₂是“-1”，并假设数据为“1”时s₁或s₂是“1”，则无论值(s₁，s₂)怎样，s₁ ²和s₂ ²都是恒定的，所以，它们可从表示式中省略掉。此外，将表示式中剩余部分除以2时，它简化成-s₁×r₁-s₂×r₂。

由该表示式知道，如果s₁＝-1，则-s₁×r₁等于r₁。因此，如果r₁＝-1，则该-s₁×r₁项简化成-1，如果r₁＝0，则该项简化成0，而如果r₁＝1，则该项简化成1。又如果s₁＝1，则-s₁×r₁等于-r₁。因此，如果r₁＝-1，则该项简化成1，如果r₁＝0，则该项简化成0，而如果r₁＝-1，则该项简化成1。

于是，如果s₁＝-1，则根据接收数据r₁(-1到1)，-s₁×r₁形成的值线性地从0变化到2，而如果s₁＝1，则根据接收数据r₁(-1到1)，-s₁×r₁形成的值线性地从2变化到0。当图4中所示的接收数据r₁的分辨率设定于3比特时，从上面的方法中可得到图5中所示的量度。

下面，说明基于软判决处理的工作。与硬判决处理中的应用二进制信号“0”和“1”不同，软判决处理是基于多电平信号实现判决的。在如图4和图5所示应用3比特的8电平软判决中，假定只是一个比特的数据，则当该信息比特为“0”时，如果接收电平是“0”，则支路量度得到“0”，而如果接收电平是“7”，则支路量度得到“7”，又当该信息比特为“1”时，如果接收电平是“0”，则支路量度得到“7”，而如果接收电平是“7”，则支路量度得到“0”。应当指出，支路量度值越小，该支路越有可能性。

图6是示明一个软判决量度处理例子的网格图。该软判决量度处理中，假设给定的信息序列是“0110000”，给定的代码序列是“00”、“11”、“10”、“10”、“11”、“00”和“00”，而给定的接收序列是“ 2”、“4”、“3”、“6”、“ 7”、“2”、“ 7”、“5”、“5”、“7”、“1”、“0”、“1”和“2”。对于从时刻“0”上内部状态“00”到时刻“1”上内部状态“00”的过渡，由于第一比特“0”的概率是“2”和第二比特“0”的概率是“4”，所以量度为“2+4”＝“6”。按同样方法能够得到所有路径的支路量度。图6中，每条线段旁的数字指明支路量度，每一内部状态和时刻处阴影线中的数字指明路径量度。

由计算的结果得到，在时刻“7”汇合于内部状态“00”的两条路径一条是来自时刻“6”的内部状态“00”，另一条是来自时刻“6”的内部状态“10”。关于时刻“6”上来自内部状态“00”的路径，时刻“6”/内部状态“00”的路径量度是“21”，从时刻“6”的内部状态“00”到时刻“7”的内部状态“00”的支路量度是“3”，所以该路径的概率即为“24”。另一方面，关于时刻“6”上来自内部状态“10”的路径，时刻“6”/内部状态“10”的路径量度是“32”，从时刻“ 6”的内部状态“10”到时刻“7”的内部状态“00”的支路量度是“11”，所以该路径的概率即为“43”。因此，可采用“24”作为时刻“7”/内部状态“00”的路径量度，也就是，选择从时刻“6”的内部状态“00”到时刻“7”的内部状态“00”的路径。这里，图6中，“X”表示在汇合点上舍弃的路径。

如图7中所示，沿着箭头跟踪幸存路径或是在接收数据序列的反方向上跟踪幸存路径，可以得到译码结果。图6上，接收序列中有下划线的数字表示传输中的误码比特。从译码结果可知，即使发生3个误码比特时也能够得到原来的信息序列。

图8示明基于维特比算法对卷积码进行译码的一种维特比译码器的典型构造，它包含有：支路量度计算器1，用于计算接收序列与每条支路之间的支路量度；加比较选择(ACS)部分2，用于选择幸存路径和计算幸存路径的路径量度；路径量度存储器3，用于存储每个内部状态的路径量度值；路径存储器4，用于存储所选择路径的估计输出；以及回溯处理器5，用于检测最可能的路径量度地址，并实施对路径存储器的控制。

因此，这一构造的维特比译码器的工作如图9中的流程图所示，在此情况下，它读出接收数据，计算支路量度，并更新路径存储器中的路径量度(步骤S2至S5)，直至完成一个完整帧，并当该帧完成时(步骤S1)由回溯处理输出译码结果(步骤S6)。

对此种维特比译码器已经提出各种技术，以改善计算效率。如图10中所示，公开了一种技术(见日本专利申请公开Sho 63 No.122323)，其中，提供一种软判决数据变换电路A，它根据具体情况变换输入数据，以使用于计算支路量度，由此对输入比特指配加权值。如图11中所示，公开了另一种技术(见日本专利申请公开Hei 7 No.245567)，其中，提供一种规一化电路(最大似然值减法)B，从全部支路量度中搜索最大似然值，并从每个支路量度中减去该值，以便缩小数据范围，由此确定支路量度中的最大似然值。

应用维特比算法的软判决后由图12中的误比特率(BER)特性曲性可见，当输入数据的比特精确度提高时可改善误码校正特性。然而，输入数据比特精确度的提高将增大内部处理器中处理的比特数目，导致系统规模扩大的问题。同样的问题也发生于对输入比特指配加权值的方法中，以及在支路量度中确定最大似然值的规一化方法中。

如图12上示例的误比特率(BER)特性曲线中所示，在约束长度为9和编码率为1/3的维特比译码处理场合下，例如，当输入数据的比特精确度设定为3比特时，如果处理中结合以合适的规一化，则由加比较选择(ACS)部分能正确地处理的数据可具有6个或更多的内部运算比特。然而，当输入比特精确度设定为4比特时，即使结合以合适的规一化处理，在加比较选择(ACS)部分中也需要不少于7或8个内部运算比特。内部运算比特长度从6比特增加到8比特，电路规模需要比例地扩大，扩大到1.3倍多些。

所以，本发明的一个目的是提供一种维特比译码器，它能够改善误码校正特性，同时避免系统规模的扩大。

发明内容

为了解决上面的问题，本发明如下构成。

本发明的第一方面是一种维特比译码器，包含有：支路量度计算部分，用于根据接收序列计算支路量度值；比特范围变换部分，用于对支路量度计算部分计算出的支路量度的比特范围进行变换；路径量度计算部分，用于根据比特范围变换部分变换了比特范围的支路量度值计算出路径量度值；以及译码部分，用于根据路径量度计算部分计算出的路径量度值对接收代码进行译码。

在第一方面内定义的维特比译码器之外，本发明的第二方面其特征在于，对于支路量度计算部分计算出的支路量度值，通过截短其LSB(最低有效位)来变换比特范围。

本发明的第三方面是一种维特比译码方法，包含步骤：根据接收序列计算支路量度值；根据支路量度值计算路径量度值；以及根据路径量度值译码接收代码；本方法的特征在于，变换支路量度值的比特范围，并根据已经变换比特范围的支路量度值计算路径量度值。

按照本发明的构造，能得到下面的效果。

按照第一种构造，支路量度计算部分基于接收序列计算支路量度值，然后，比特范围变换部分将计算出的支路量度值比特范围变换到路径量度计算部分可运算的范围。路径量度计算部分根据已经变换比特范围的支路量度值计算路径量度值。译码部分根据计算出的路径量度值译码接收代码。由此，可以改善输入数据的比特精确度而不需增加路径量度计算部分所处理的内部运算比特数目。

按照第二种构造，支路量度计算部分基于接收序列计算支路量度值，然后，比特范围变换部分省略掉计算出的支路量度值的LSB(最低有效位)，以便将支路量度值的比特范围变换到路径量度计算部分可运算的范围。路径量度计算部分根据已经变换比特范围的支路量度值计算路径量度值。译码部分根据计算出的路径量度值译码接收代码。由此，可以改善输入数据的比特精确度而不需增加路径量度计算部分所处理的内部运算比特数目。

按照第三种构造，基于接收序列计算支路量度值，变换支路量度值的比特范围，并根据已经变换比特范围的支路量度值计算路径量度值。然后，根据路径量度值译码接收代码。由此，可以改善输入数据的比特精确度而不需增加用于计算路径量度值的运算比特数目。

本发明还包括：

一种维特比译码器，包含：

支路量度计算部分，用于根据接收序列计算支路量度值；

比特范围变换部分，用于对支路量度计算部分计算出的支路量度值进行比特范围变换；

路径量度存储器，用于存储每个内部状态的路径量度值；

ACS部分，用于根据由比特范围变换部分已经变换比特范围的支路量度值来计算幸存路径和该幸存路径的路径量度值，该路径量度值被存储在路径量度存储器中；并且用于将幸存路径的路径量度值存储在路径量度存储器中；

路径存储器，用于存储幸存路径的路径信息；以及

回溯处理器，用于根据存储在路径存储器中的路径信息来对接收代码进行译码，

其中比特范围变换部分通过对支路量度计算部分计算出的支路量度值的最低有效位进行截短，以变换比特范围。

一种维特比译码方法，包含有步骤：

根据接收序列计算支路量度值；

根据支路量度值计算路径量度值；以及

通过回溯幸存路径的路径量度值来检知最可能的路径量度，由此译码出接收的代码，该方法的特征在于，通过截短最低有效位来变换支路量度值的比特范围，并根据比特范围已经变换最优化的支路量度值计算路径量度值。

附图说明

图1是通常例子的卷积码编码器方框图；

图2是表明图1卷积码编码器中内部状态过渡的示例图；

图3是表明图1卷积编码器中内部状态过渡的网格图；

图4示例的曲线表明一个软判决信号的例子；

图5示例的表格表明接收比特精确度为3比特的信息比特量度；

图6表明通常的软判决处理中内部状态过渡的网格图；

图7表明图6格栅图中译码处理的网格图；

图8的方框图示明一种通常维特比译码器的方框图；

图9是图8维特比译码器中维特比译码处理程序的一个示例流程图；

图10的方框图示明按照通常例子支路量度计算的一个例子；

图11的方框图示明按照通常例子支路量度计算的另一个例子；

图12的误比特率(BER)特性曲线示明一个常规例子的误比特率(BER)特性；

图13的方框图示明按照本发明一个实施例的维特比译码器构造；

图14的流程图示例出同一维特比译码器中维特比译码的处理程序；

图15的网格图示明应用同一维特比译码器的软判决处理中的内部状态过渡；

图16示例的表格表明接收比特精确度为4比特的信息比特量度；

图17是按照常规例子在软判决处理中发生一个误码时的网格图；

图18的误比特率(BER)特性曲线示明同一维特比译码器中的误比特率(BER)特性例子；

图19是同一误比特率(BER)特性曲线的局部扩大图；

图20的方框图示明一个支路量度计算器特定构造的例子；

图21的方框图示明一个比特范围变换器特定构造的例子；

图22的方框图示明另一个比特范围变换器特定构造的例子；

图23的方框图示明一个加比较选择(ACS)部分特定构造的例子；

图24的误比特率(BER)特性曲线示明同一维特比译码器中另一个例子的误比特率(BER)特性；以及

图25是同一误比特率(BER)特性曲线的局部扩大图。

具体实施方式

下面，参考附图详细说明本发明的实施例。

图13的方框图示明按照本发明一个实施例的维特比译码器的构造。该译码器包含：支路量度计算器1，用于计算接收序列与每条支路之间的量度；比特范围变换器11，用于对支路量度计算器1计算出的支路量度值的比特范围进行变换，以使得适合于在加比较选择(ACS)部分2中应用的计算比特的数目；加比较选择(ACS)部分2，用于选择幸存路径和计算幸存路径的路径量度；路径量度存储器3，用于存储每个内部状态的路径量度值；路径存储器4，用于存储所选择路径的估计输出；以及回溯处理器5，用于检测最可能的路径量度地址和实现路径存储器的控制。

因此，这种构造的维特比译码器的工作如图14中的流程图所示，在此情况下，它读出接收数据，计算支路量度，优化支路量度，以及更新路径量度并将它们存储入路径存储器(步骤S2至S5，S11)，直至完成一帧，并当该帧完成时(步骤S1)由回溯处理输出译码结果(步骤S6)。

现在，开始说明上面构造的维特比译码器，其约束长度为3，编码率为1/2。应用下面的生成多项式：

G0＝1+D²

G1＝1+D+D²

图15的网格图示明如上面那样构造的维特比译码器当输入比特精确度为“4”时软判决量度处理的例子。该软判决量度处理中，假设给定的信息序列为“0110000”，给定的代码序列为“00”、“11”、“10”、“10”、“11”、“00”和“00”，给定的接收序列为“7”、“8”、“5”、“13”、“10”、“4”、“12”、“3”、“3”、“9”、“5”、“8”、“6”和“5”。此种场合，对于从时刻“0”的内部状态“00”到时刻“1”的内部状态“00”的过渡如图1 6上量度表格中所示，第一比特“0”的概率为“7”，第二比特“0”的概率为“8”，所以量度为“7+8”＝“15”或“1111”，然后由比特范围变换器11省略掉LSB。所以，量度为“111”或“7”。以同样的方法可以计算全部路径的支路量度。图15中，每条线段旁的数字指明支路量度，每一内部状态和时刻处阴影线中的数字指明路径量度。

由计算的结果得到，在时刻“7”汇合于内部状态“00”的两条路径一条是来自时刻“6”的内部状态“00”，另一条是来自时刻“6”的内部状态“10”。关于时刻“6”上来自内部状态“00”的路径，时刻“6”/内部状态“00”的路径量度是“35”，从时刻“6”的内部状态“00”到时刻“7”的内部状态“00”的支路量度是“5”，所以该路径的概率为“40”。另一方面，关于时刻“6”上来自内部状态“10”的路径，时刻“6”/内部状态“10”的路径量度是“32”，从时刻“6”的内部状态“10”到时刻“7”的内部状态“00”的支路量度是“9”，所以该路径的概率为“41”。因此，可采用“40”作为时刻“7”/内部状态“00”的路径量度，也就是，选择从时刻“6”的内部状态“00”到时刻“7”的内部状态“00”的路径。这里，图15中，“X”表示在汇合点上舍弃的路径。

然后，在接收数据序列的反方向上跟踪幸存路径，能够得到译码结果。图15上，接收序列中有下划线的数字表示传输中的误码比特。从译码结果可知，即使发生4个误码比特时也能够得到原来的信息序列。

与之对比，如图17中所示，在参照先有技术中说明的维特比译码器内，当同样的接收信号受到输入比特精确度为“3”的软判决量度处理时，得到的接收序列为“ 3”、“4”、“2”、“6”、“5”、“2”、“ 6”、“1”、“1”、“4”、“2”、“4”、“3”和“2”。基于此接收序列的量度计算有下面的结果。也就是，在时刻“7”汇合于内部状态“00”的两条路径一条是来自时刻“6”的内部状态“00”，另一条是来自时刻“6”的内部状态“10”。关于时刻“6”上来自内部状态“00”的路径，时刻“6”/内部状态“00”的路径量度是“34”，从时刻“6”的内部状态“00”到时刻“7”的内部状态“00”的支路量度是“5”，所以该路径的概率为“39”。另一方面，关于时刻“6”上来自内部状态“10”的路径，时刻“6”/内部状态“10”的路径量度是“29”，从时刻“6”的内部状态“10”到时刻“7”的内部状态“00”的支路量度是“9”，所以该路径的概率为“38”。因此，可采用“38”作为时刻“7”/内部状态“00”的路径量度，也就是，选择从时刻“6”的内部状态“10”到时刻“7”的内部状态“ 00”的路径。这里，图17中，“x”表示在汇合点上舍弃的路径。

然后，在接收数据序列的反方向上跟踪幸存路径，能够得到译码结果。然而，从该译码结果知道，当发生4个比特的误码时，从时刻“6”的内部状态“10”到时刻“7”的内部状态“00”发生了路径选择错误，因而导致信息序列中的差错，由此，不可能得到原来的信息序列。

于是，按照本发明，有可能改善误码校正特性而同时保持加比较选择(ACS)3中运算比特数目不超过“6”。图18的误比特率(BER)特性曲线示明采用本发明时的误比特率(BER)特性(输入比特精确度为“4”)与常规例子的误比特率(BER)特性(输入比特精确度为“3”和输入比特精确度为“4”)的比较。图19是图18曲线的局部扩大图。从该曲线图可知，本实施例与输入比特精确度为“4”所实施的完全计算的常规例子相比较，性能有所下降，但与输入比特精确度为“3”所实施的完全计算的常规例子相比较，其特性有所改善。

下面，说明约束长度为“9”、编码率为1/3时上面那样构造的维特比译码器。它采用的生成多项式如下：

G0＝1+D²+D³+D⁵+D⁶+D⁷+D⁸

G1＝1+D+D³+D⁴+D⁷+D⁸

G2＝1+D+D²+D⁵+D⁸

图20是上面构造的维特比译码器中支路量度计算器1的一种构成例子。该计算器包含有网格发生器21、选择器22、23、24和6比特加法器25、26。

网格发生器21适应于确定出应从哪个信息比特“0”或“1”中判断量度。在内部状态“01111000b(＝078h)”的计算例子中，对于输入数据“0”有：

G0＝1+1+1＝1

G1＝1+1＝0

G2＝1＝1对于输入数据“1”有：

G0＝1+1+1+1＝0

G1＝1+1+1＝1

G2＝1+1＝0

当G0、G1和G2为“0”时，选择器22、23和24对于数据A、B和C的接收电平应用相应于信息比特“0”的各别量度。当G0、G1和G2为“1”时，各选择器对于数据A、B和C的接收电平应用相应于信息比特“0”的各别量度。选择器22、23和24的每个输出馈给加法器25和26，它们在加法器中相加并输出支路量度值Y1和Y2。

当输入比特精确度为3比特时，自选择器22、23和24来的输出其范围为0到7。所以，支路量度的范围为0到21(二进制值10101b)，比特精确度需要5比特。当输入比特精确度为4比特时，选择器22、23和24的输出范围为0到15，所以支路量度的范围为0到45(二进制值101101b)，比特精确度需要6比特。

图21是上面构造的维特比译码器中比特范围变换器11的一个构成例子。该变换器包含有LSB截短部分31和32。LSB截短部分31和32适应于舍弃支路量度计算器1的支路量度值Y1和Y2输出中的LSB，使得它们的LSB截短后的值作为支路量度值Y1’和Y2’输出，其具有的比特长度可在加比较选择(ACS)部分2中运算。具体地，例如，当输入比特精确度为4比特时，考虑到支路量度的最大值，支路量度长度为6比特。所以，该比特长度截短成5比特，作为加比较选择(ACS)部分2中可运算的比特数目。

这里，如图2 2中所示，可以对支路量度计算器1来的支路量度值Y1和Y2输出实现舍入，方法是通过对经由6比特加法器33和34来的每个值加“1”，并舍弃由LSB截短部分31和32来的LSB。

图2 3是上面构造的维特比译码器中加比较选择(ACS)部分2的一个构成例子。该加比较选择(ACS)部分包含有6比特加法器41至44、比较器45和46、以及选择器47和48。这里，加法器41使路径量度存储器3来的数据K1与比特范围变换器11来的数据Y1’相加，输出pt00，加法器42使路径量度存储器3来的数据K1与比特范围变换器11来的数据Y2’相加，输出pt01，加法器43使路径量度存储器3来的数据K2与比特范围变换器11来的数据Y2’相加，输出pt10，又，加法器44使路径量度存储器3来的数据K2与比特范围变换器11来的数据Y1’相加，输出pt11。

比较器45将pt00与pt10进行比较，其输出结果作为路径数据值R1，根据比较器45的结果，如果pt00≤pt10，选择pt00，如果pt00＞pt10，选择pt10，由此输出新的路径量度S1。比较器46对pt01和pt11进行比较，其输出结果作为路径数据值R2。根据比较器46的结果，如果pt01≤pt11，选择pt01，如果pt01＞pt11，选择pt11，由此输出新的路径量度S2。结果，将这种新的路径量度S1和S2存储入路径量度存储器3中。

依靠上面的构造例子实现维特比算法处理时，可得到图24中所示的误比特率(BER)特性。这里，图24示明的曲线包括：未编码场合的曲线；输入比特精确度3比特和运算比特长度6比特场合的曲线；应用输入比特精确度4比特和运算比特长度6比特的本实施场合的曲线；输入比特精确度4比特和运算比特长度6比特而不应用本实施例场合下的曲线；以及输入比特精确度4比特和运算比特长度8比特而不应用本实施例场合下的曲线。图2 5示明局部放大的曲线。

由图可知，当本实施中使用输入比特精确度4比特或是支路量度值从6比特变换到5比特和内部运算以6比特处理时，相对于采用输入比特精确度4比特和运算比特数目足够大时、或者支路量度值直接应用8比特作内部运算处理时，比较之下本实施例的误比特率(BER)特性或多或少差些。然而，相对于输入比特精确度3比特和运算比特数目足够大的场合、或者内部运算的电路规模相当于本实施例构造的场合来说，本实施例的特性有改善。

如前面的说明，按照第一至第三方面之任一个中所述的本发明，由于可能改善输入数据的比特精确度而不需增大计算路径量度中所用运算比特数目，所以可能改善误码校正特性而同时避免系统规模的扩大。

工业应用性

已经说明，本发明适用于维特比译码器，它能够改善误码校正特性而避免系统规模的扩大。

Claims

1.一种维特比译码器，包含：

支路量度计算部分，用于根据接收序列计算支路量度值；

路径量度存储器，用于存储每个内部状态的路径量度值；

加比较选择部分，用于根据由比特范围变换部分已经变换比特范围的支路量度值来计算幸存路径和该幸存路径的路径量度值，该路径量度值被存储在路径量度存储器中，并且用于将幸存路径的路径量度值存储在路径量度存储器中；

路径存储器，用于存储幸存路径的路径信息；以及

回溯处理器，用于根据存储在路径存储器中的路径信息来对接收代码进行译码；

2.一种维特比译码方法，包含有步骤：

根据接收序列计算支路量度值；

根据支路量度值计算路径量度值；以及