CN1205090A - 用于外业设备的数据总线通讯技术 - Google Patents

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Abstract

一种在过程控制器件(10)中用于在连接到一数据线或时钟线(310)的第一与第二器件(302,304)之间串行传输信息的方法及设备。数据或时钟信号的第一过渡沿(212)产生在一个信号周期内。该信号的第二过渡沿(214)产生在第一信号周期内以致在第一信号周期内控制信号的占空周期。如果在第一信号周期内该信号的占空周期有第一个值,那么第一信号周期表示在第一与第二器件(302,304)之间进行传输的第一数据状态。如果在第一信号周期内该信号的占空周期有第二个值,那么第一信号周期表示在第一与第二器件(302,304)之间进行传输的第二数据状态。

Description

用于外业设备的数据总线通讯技术
本发明的技术领域
本发明一般地涉及到过程控制仪器的领域，尤其是，本发明涉及到在一个变送器中有利于串行通讯的系统和方法。
在过程控制工业中变送器典型地与一个控制器在双线电路或控制环路上进行通讯。变送器通过双线控制环路接收来自控制器的命令和发送一个表示传感器物理参数的输出信号返回到控制器。该变送器本身包括一些器件如主节点或微处理器，从节点或如传感器，阀门位置控制器和通讯电路等外部设备。变送器的各种器件之间的通讯一般地发生在包括时钟线和一些数据线的数据总线上。因为关系到其电流的消耗和复杂性，所以重要的是减小对各类器件间的通讯所需的数据总线的数量。
在许多过程控制仪器中，为安全起见过程控制仪器的传感器必须是与测量电路或过程控制仪器的其它器件绝缘。一个绝缘屏蔽是用于电隔离传感器。该传感器经过屏蔽接收功率和通讯而该屏蔽防止大的放电损害测量电路。典型地，该屏蔽仅仅允许在单一数据线上通讯。当为了安全和其它目的的需要时，绝缘屏蔽的存在减小了电连接的数量而增加了传感器和其它器件通讯的复杂性。
本发明摘要
本发明包括连接到数据线的第一和第二器件。第一和第二器件通过控制在数据信号的周期内在数据线上的数据信号的占空周期进行串行地通讯。一般来说，一个器件在数据上产生一个时钟信号而任何线上其它的器件能够调制该时钟信号来发送数据。在一些实施例中，第一器件是主节点(或微处理器)而第二器件是从节点(或外设器件)。常常，第一和第二器件包括在数据线上通讯的集成芯片。在另一些实施例中，数据线是一条运载一个时钟信号的时钟线。在这些实施例中，第一和第二器件通过控制在数据信号的周期内数据线上的数据信号的占空周期进行串行地通讯。在一些实施例中，主节点初始化时钟周期以致使时钟信号被提供一个基本恒定的频率。
附图简要说明
图1是一个本发明的通讯技术能够使用在其内的一类过程控制变送器的简单方框图；
图2是根据本发明所提一些实施例为便于在一条时钟线或其它数据线上串行通讯的描述一个编码系统的时序图；
图3是采用本发明的方法的串行通讯系统方框图；
图4是进一步描述采用图2的编码系统在系统时钟线上便于串行通讯的时序图；
图5是根据本发明能够用于实现串行通讯的方法的电路方框图。
所提实施例的描述
本发明提供一种用于在提供一个时钟信号的相同数据线上传输数据的技术。尤其是，在数据线上的第一器件提供这个时钟信号。任何其它的器件，或第一器件，都可以用“下拉”该时钟信号在线上传送数据并进行改变一脉冲序列的占空周期。
图1是一个为变送器的各个部分间通讯采用本发明串行通讯技术的变送器10的简单方框图。如图所示，变送器10包括测量电路16和传感器电路18。测量电路16适应于通过连接端子14连接到双线环路12并且用于发送和接收环路12上的信息。测量电路16能够起到一个主器件或辅器件的作用，或起到两者的作用。辅助或外设器件的例子包括为变送器从流过环路12的电流提供功率的器件通讯器件、信号处理器件、存储器器件和显示器件。环路12连接到设计用于电源4和电阻6的控制室2。测量电路16可以包括这些器件和其它常规彼此在数据总线上通讯的器件的任意组合。
在一些所提实施例中，测量电路16和传感器电路18被分开装入变送器12的分隔间，由绝缘体20电隔离。绝缘体20可以是一个变压器或其它已知技术的并且为电绝缘传感器电路18及来自测量电路16的处理所需的各种标准的绝缘物。绝缘体20还可以减少在由传感器电路18传感参数测量中的地线环路噪声。线路22和24连接测量电路16和传感器电路18到绝缘体20为了便于测量电路16和传感器电路18之间的通讯。常常，线路22和24表示一条跨接的信息必须是串行通过绝缘体20传输的单一数据线。当本发明的串行通讯技术和设备实际很好地被采用于节点间或通常连接到一个如测量电路16中那样的数据总线的器件之间的通讯时，它还能够用于如跨过绝缘体20的传感器18和测量电路16之间所需的单一数据线上的通讯。
本发明包括一种允许在单一数据线上进行双向通讯的通讯技术。本发明的通讯技术是一般适合于在一个时钟线上允许双向串行通讯，并且因此而减少了所需数据总线的数量。当本发明在此主要针对一个时钟信号和时钟线，本发明的方法还能够用于在其它数据或电源线上被传输信号的数据编码。
数据的传输是通过允许任何连接到时钟线的器件来调制时钟占空周期这样的技术来完成。这种技术可以采用如图2中例子所示的具有三个数据状态的编码系统来实现。然而，该技术能够容易地扩展到多于三个的数据状态。此外，使用少于三个的时钟状态也在本发明的范围内。图2描述了包含编码数据位的三个连续的时钟周期。具有一个第一占空周期的时钟周期202表示一个逻辑“0”位。具有一个不同于第一占空周期的第二占空周期时钟的周期204，表示一个逻辑“1”位。具有一个不同于第一和第二占空周期的第三占空周期的时钟周期206，表示一个没有数据在时钟线上传输的“空闲”状态。换句话说，不同的占空周期值表示不同的数据状态。因此，除了刚才的第一数据状态(即，逻辑“0”位)和第二数据状态(即，逻辑“1”位)，本发明能够用来发送多种数据状态。更可取地是，该时钟信号保持在一恒定的频率以致任何需要一稳定时钟信号的系统功能都能满足。一个时钟能够由任何器件通过触发2120，2121和212IDLE的上升沿获得，这些上升沿都是周期间的边界。
在时钟周期202内零的传输期间，上升沿或过渡沿2120被产生以改变时钟信号从第一或低数据状态SL到第二或高数据状态SH。接着，产生后沿或过渡沿2140从而将时钟信号从数据状态SH转换到数据状态SL。脉冲210的宽度和持续时间事实上是时钟周期202包含一个编码“0”(或第一数据状态位)的表示。假设接下来的时钟周期204要输送一个“1”位(或第二数据状态)，脉冲220将有分隔开的上升沿(或第一过渡沿)2121和后沿(或第二过渡沿)2141给出脉冲220不同于先前的时钟信号周期脉冲210的持续时间。如图所示，脉冲220的宽度或持续时间(表示一个“1”位)比脉冲210的宽度和持续时间(表示一个“0”位)的大。可是，在其它的实施例中，不需要这种情况。假设下一个时钟周期206是用来传输一个空闲条件的标记(即，不是“0”位也不是“1”位)或是第三数据状态，脉冲230将被控制以致上升沿212IDLE和后沿214IDLE被分隔开，给出脉冲230不同于脉冲210和220两者宽度的脉冲宽度或持续时间。
图2的数据传输技术可以在任何合适的方式中执行。一种技术显示在图3中。图3描述了一个主节点302和三个连接到单一线路310的从节点304、306及308，最好是一个时钟线。这些被描述的器件是用来表示在过程控制仪器中在数据总线上通讯的器件类型。例如，主节点302可以是一个微处理器、一个微控制器、或任何其它的电路或集成芯片(IC)装置。从节点可以是例如，象用于储存与过程条件有关的来自传感器电路的指令和信息的EEPROMs、ROMs和RAMs储存器器件、通讯电路或器件、为储存或传输而变换过程或其它信息到数字形式的模拟-数字变换器、以及使用阀门位置控制器将变换数字控制信号转换为一模拟信号形式的数字-模拟变换器。必须注意到上面列举的器件仅仅是作为一个例子提供的。对于所列举的其它器件的任何数量及／或使用都被认为在本发明的范围内。根据本发明所提实施例的上面列举的部分或全部器件都能够在单一数据线或时钟线上通讯。典型地，这些器件可能是单一调制解调器或控制盒的一个元件，例如测量电路16，但是这不是必要的情况。典型地，所有这些器件都是在同样盒内共享一个传输线路进行通讯。
如图3所示，主节点(或微处理器)302、从节点(或外设器件)304、从节点(或外设器件)306和从节点(或外设器件)308都是连接到时钟线或数据线310。时钟参考信号发生器312可选择地被采用及连接到主节点302用于提供一个恒定频率的时钟参考信号。主节点302产生每个时钟信号的上升沿212。一个实际的信号技术被采用，这样连接到时钟线310的器件302，304，306或308中任一个，能够在该时钟周期的上升沿(过渡沿212)后的一些时刻驱动时钟线310到低逻辑电平状态SL(过渡沿214)。因此，器件302-308控制着时钟信号脉冲的占空周期。此种实际信号技术的例子包括一条带上拉电阻元件的时钟线，在这里每个节点都有一个开路的泄漏下拉器件，或在任何节点或环路上的器件内能够泄漏电流流动的电流环。然而，任何合适的技术都能够用以实现具有这样信号特点和能力的数据线。基于这些技术，其它的信号技术如频率、相位等等基本技术可以被使用。
根据一个实施例时钟线310上的信号控制详细地描述在图4中。图4描述的是，在时间nT开始，对于图2所示的三种数据状态的每种在时钟周期202，204和206期间的一个时钟周期400。不管三种数据状态的哪一个在nT时间被传输，主节点302都驱动时钟线310到逻辑高电平SH。(注意任何节点都可以用于提供时钟信号)。其启始第一个时钟周期以及可能启始被传输信息的第一位。如果下一位要是“0”(或第一数据状态)的话，正在传输的器件(即，主节点302或304，306或308中的任何一个从节点)使时钟信号在nT+τ时刻降到逻辑低电平状态SL(即，产生过渡沿214)。如果下一位要是“1”(或第二数据状态)的话，正在传输的器件302-308中的之一拉或驱动钟信号在nT+2τ时刻降到逻辑低电平状态SL。可以采用任何一种状态或一些状态，而SH和SL仅仅是为说明描述使用。
如果一个从节点正在时钟线上传输数据，一旦主节点302识别出该从节点已经驱动时钟信号到状态SL，它也驱动该信号到SL。该传输的从节点然后能够释放对时钟信号的驱动，允许主节点302在(n+1)T时刻驱动该信号到电平SH，表示第二时钟周期和传输信息的第二位可能开始。如果时钟线310空闲，主节点302在nT+3τ时刻驱动时钟信号到SL，在时钟线上发送一个“空闲”码(第三数据状态)并且生成所需的时钟过渡沿。在周期T内时序能够用如锁相环这样的模拟与数字技术的结合导出。
图5描述能够用来实现本发明技术的电路。图5所示的是时钟驱动电路500、总线保持电路502、总线收发电路504和时钟线310。典型地，时钟驱动电路500和总线保持电路502应该包含在主节点302中，同时，总线收发电路504应该包含在从节点304，306和308的每个之中。时钟驱动电路500包括具有时钟输出508和时钟允许510的时钟产生器506。时钟信号输出508作为一个输入提供给三态输出缓存器511，同时允许输出510作为一个允许输入提供给三态输出缓冲器511。三态输出缓存器511的输出512连接到时钟线310。
总线保持电路502包括反向器514和516。反向器514的输入513连接到时钟线310。反向器514的输出515连接到反向器517的输入516。反向器517的输出518连接到反向器514的输入513及时钟线310。
每个总线收发电路504包括输入缓存器519、接收器和调制器522以及三态输出缓存器524。输入缓存器519的输入520连接到时钟线310。输入缓存器519的输出521作为一个输入提供给接收和调制器522用以接收嵌入数据的时钟信号。接收器和调制器522的输出523作为一个输入提供给三态缓存器524，同时接收器和调制器522的允许输出端526提供给三态缓存器524的允许输入端。三态缓存器524的输出端525连接到时钟线310。
在一个时钟周期的开始(即，时刻nT)时钟驱动电路500驱动时钟线310到状态SH，然后中止三态输出缓冲器511。总线保持电路502保持时钟线在状态SH直到它被时钟电路500或收发电路504驱动到另一个状态。在nT+τ和nT+2τ时刻，如果相应的主节点或从节点希望在时钟线上传输数据则一个收发电路或时钟驱动电路都能驱动时钟线310到状态SL。假设一个从节点希望传输数据，相应的收发器504通过允许三态驱动器524和从输出端523提供的合适信号电平来驱动时钟线310到状态SL。当时钟线310已经被驱动到状态SL后，收发电路504的三态输出缓存器524被中止而时钟线310的状态由总线保持电路502保持。如果主节点正在时钟线上传输数据，时钟驱动电路500能够以同样的方法驱动时钟线310到状态SL。
在nT+3τ时刻，时钟驱动电路500打开三态输出缓存器511并且驱动时钟信号到状态SL(如果一个主节点或从节点在时钟周期正传输数据就已经处于这个状态)以提供后沿时钟信号过渡沿。在时刻(n+1)T，时钟驱动电路500驱动时钟线路310到状态SH，由此开始一个新的时钟周期。
在输入端507提供给时钟产生器506的时序参考信号可以是一个数字与／或模拟信号并且用于确定允许和开关该三态缓存器的次数。因为收发输出缓存器仅仅是需要驱动时钟线到单一状态SL，所以三态缓存器524可以简化到一个漏极开路或集电极开路的缓存器。其它的电路结构也可以。例如，总线保持电路502可以用一个晶体管代替拉时钟线310到状态SH。当时钟驱动器输出缓存器被允许并驱动时钟线到状态SL时，然后收发器时序需要修改以致时钟线由收发器保持在状态SL直到nT+3τ时刻。
本发明的技术允许时钟和双向数据共享一条互连线，以减少集成电路间或电子调制器间的线或互连的数量，以及减少对数据传输的功率需求。这种技术还可以用在一个电源线上叠加数据，允许一根单线供电，提供时钟信号，发送和接收数据。本发明能够在略微增加功率时双向的输入／输出(I／O)通讯。因为I／O电路是主要的功率消耗源，所有本发明减少了整个的功率消耗。因为每个新的时钟周期都能够被控制以便它总是开始在固定的时间间隔，该时钟信号对于要求一个恒定频率的时钟信号的功能或器件是稳定的。
本发明的方法和装置即可以采用硬件也可以采用软件为发送和接收信息而编码和解码来实现。本发明实际上非常适合用在过程控制设备中如变送器、阀门控制器和其它过程控制领域的一般器件。然而，本发明可以用在印刷电路板上或其它连接到数据线上彼此需要通讯的器件上。除了减少电连接的数量外，本发明能够用于在单一数据线上跨过一个绝缘体串行通讯。本发明非常适合于运载数据信息，跨过这样一个绝缘体，实际的数据从一个∑-Δ模拟到数字变换器。
虽然本发明实际是适合用在过程控制环境中，它还可以用在象计算机通讯、网络通讯、以及一般提供电子器件之间串行通讯等大量的其它领域中。再者，尽管本发明主要参照编码和解码的逻辑1和0描述，但它还能够用于执行至少使用三种数据状态的多状态通讯。在这样的系统中，脉动脉冲持续代表不同的数据信号。那些技术熟练的人将认识到任何数量的数字状态都可以用这种方式表示。本发明提供大量的优点，包括允许使用少量的数据线、减少管脚数量、允许印刷电路板的尺寸减小、减少功率消耗、通过从节点之间的直接通讯减小一个微处理器上的负载、以及减少在一定条件下用提供编码传输数据的一个新方法的共同的传输数据误差。采用本发明，数据传输发生在非常高的速率因为它是发生在时钟频率，它是典型的系统中最快的信号。功率节约的实现是因为时钟管脚已经在过渡，因此，不需要产生另外的信号过渡。
虽然本发明参照所提实施例已经描述，可是那些技术熟练的人们将认识到在形式和细节上做一些改变，都不违背本发明的精神和范围。

Claims (14)

1．一个过程控制器件包括：
一个适合运载具有一个占空周期的串行传输的信号的传输线；
一个连接到线路上并在线路上提供一时钟信号的第一器件；以及
一个连接到线路上用于调制时钟信号的周期用于与第一器件串行通讯的第二器件。
2．根据权利要求1所述的过程控制器件，其特征在于第二器件调制时钟
信号的占腔周期来传输信息。
3．根据权利要求1所述的过程控制器件，其特征在于第二器件工作在从
时钟信号推导出的速率。
4．根据权利要求1所述的过程控制器件，其特征在于第二器件选择地控
制时钟信号的占空周期以致使具有一个第一时钟信号脉冲持续时间的
时钟信号周期表示第一数据状态以及使具有不同于第一时钟信号脉冲
持续时间的第二时钟信号脉冲持续时间的时钟信号周期表示第二数据
状态。
5．根据权利要求4所述的过程控制器件，其特征在于第二器件还控制时
钟信号的占空周期以致使具有一个不同于第一也不同于第二时钟信号
脉冲持续时间的第三时钟信号脉冲的时钟信号周期表示一个没有数据
在传输线上被传输的空闲状态。
6．根据权利要求4所述的过程控制器件，其特征在于第二器件还控制时
钟信号的占空周期以致使具有一个不同于第一也不同于第二时钟信号
脉冲持续时间的第三时钟信号脉冲的时钟信号周期表示一个第三数据
状态。
7．根据权利要求1所述的过程控制器件，其特征在于第一和第二器件至
少一个包括一个由微处理器、模拟-数字变换器、数字-模拟转换器、
存储器、输入-输出电路、温度传感器、流量传感器、pH传感器、液
面传感器、压力传感器、压差传感器和调制解调器组成的组合中选取
的器件。
8． 根据权利要求1所述的过程控制器件，其特征在于传输线路包括绝缘
电路，以及其特征在于第一器件在绝缘电路的第一边连接到传输线而
第二器件在绝缘电路的第二边连接到传输线以致使第二器件与第一器
件越过绝缘电路串行通讯。
9． 根据权利要求1所述的过程控制器件，其特征在于包括适合连接到一
个双线过程控制环路的输入电路。
10．一种过程控制器件，其特征在于时钟信号的占空周期有一个低值和一
个高值，而第二器件包括为调制占空周期而控制时钟信号低值的持续
时间的线路。
11．一种在过程控制仪器中的第一和第二器件间的串行通讯的方法，其特
征在于包括：
在时钟线上产生一个具有一实际恒定频率的时钟信号，其中第一和第二器件的每个都连接到该时钟线，以及
在时钟信号周期内用第一器件控制时钟信号的占空周期来传送数据到
第二器件。
12．根据权利要求11所述的方法，其特征在于在时钟信号周期内控制时
钟信号的占空周期步骤包括在时钟信号的周期内利用第一器件控制时
钟信号的占空周期来串行地传送编码的数据从第一器件到第二器件。
13．根据权利要求12所述的方法，其特征在于在时钟信号周期内控制时
钟信号的占空周期步骤还包括在各自的时钟信号周期内控制时钟信号
的占空周期以致一个具有第一占空周期的时钟信号周期表示从第一器
件到第二器件的第一数据状态的传输，以及一个具有不同于第一占空
周期的第二占空周期的时钟信号周期表示从第一器件到第二器件的第
二数据状态的传输。
14．一个系统控制器件，其特征在于包括：
一条时钟线；
一个第一器件，其连接到提供时钟信号的时钟线，其中该时钟信号具有时钟信号周期和一个基本恒定的频率；
一个连接到时钟线的第二器件；以及
一个连接到时钟线的第三器件，其中第一、第二和第三器件中任何一个都是用在时钟信号周期内调制该时钟信号占空周期来在时钟线上传输数据。
CNB971912882A 1996-09-30 1997-09-23 系统控制仪器中的数据总线传输技术 Expired - Lifetime CN1171157C (zh)

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