CN1198553A - 促进多重设计的高速缓存和体系结构特定功能分层的方法 - Google Patents

Abstract

在高速缓存控制器内的高速缓存和体系结构特定功能被分层,并装备了类属接口,隔离每一个的复杂性并允许整体功能进一步划分成不同的、很大程度上是独立的功能单元。每个功能单元处理一定类型的操作,并且可以容易地复制或从设计中删除,以提供数种不同价格和性能的高速缓存设计。

Description

促进多重设计的高速缓存和体系结构特定功能分层的方法

本发明总体上涉及数据处理系统中的高速缓存控制器，并且尤其涉及对高速缓存和体系结构特定功能进行分层的高速缓存控制器。更进一步，本发明涉及，在允许控制器功能以不同的、很大程度上独立的功能单元实现的高速缓存控制器内，对高速缓存和体系结构特定功能进行分层，其中功能单元可以有效地复制或删除，以产生不同价格/性能特性的多重设计。

使用二级(L2)高速缓存的数据处理系统典型地包括用于管理影响高速缓存事物处理的高速缓存控制器。这样的高速缓存控制器通常在功能级上实现，如图4所示。比如，高速缓存控制器402可以包括管理高速缓存目录的逻辑404、实现最近最少使用(LRU)替换原则的逻辑406、管理重载缓冲区408的逻辑、以及管理存回缓冲区410的逻辑。在传统的实现中，高速缓存对这些和其它体系结构功能，即高速缓存控制器所需的典型功能，总体上说是相当可见的。因此，高速缓存控制器设计对专门的处理器，如PowerPC^TM、Alpha^TM或X86族系列处理器是特定的。

要产生新的设计，图5所描述的基本高速缓存控制器设计很难重新起作用。控制器功能特性引起很难重新配置的复杂交互逻辑集合。往往是：从头重新设计比试图修改存在的设计以改变性能更简单些。资源紧密配合，不能从设计中直接加入或移去以改变控制器性能。另外，复杂的逻辑大大地限制了设计所能达到的最高频率。

直到最近，仍然没有看到对类似的设计、不同的价格/性能特性的控制器的需要。特别是，两类明显区别的数据处理系统在此领域出现：服务器和客户机。服务器是在整个较大计算机网络中用来提供数据和服务的典型系统，其可以同时被一些用户使用。相反，客户机是单用户的典型台式系统。

对服务器来说，性能比费用更让人关心，对价格的考虑成了相对不重要的问题。对客户机来说，价格相对性能往往更为关键。即使在服务器和客户机的整个组合中，仍然有着不同价格/性能需要。

高速缓存控制器性能取决于三个不同的方面：时钟速度、高速缓存容量和所支持的同时操作数目。时钟速度决定高速缓存和系统作为一个整体运行操作的总的速率。高速缓存容量影响高速缓存的命中/失误率，其决定高速缓存提供数据到处理器而不必借助于从系统内存或级别较低的高速缓存检索数据(往往较慢)的整体效率。高速缓存控制器支持的不同的操作数目影响高速缓存性能，即单位时间内平均运行的操作数目。大多数现代数据处理系统在系统和处理器总线中拥有一个著名的特性：流线型分体事物处理总线。此特性特别地针对允许在给定时间内进行多重独立操作。通过增加高速缓存中可能的资源以允许在给定时间内维护更多的独立操作，可获得更高的整体性能。

因此期望：通过允许有效地删除或增加资源，实现多重的、不同价格和性能特性的高速缓存控制器设计，以实现高速缓存控制器。这更将有利于提供支持更高时钟频率的资源结构，以使得即使最廉价设计的操作运行得也更快。

因此，本发明的一个目的在于为数据处理系统提供一个改进的高速缓存控制器。

本发明的另一个目的在于提供一个改进的高速缓存控制器，其具有分层的高速缓存和体系结构特定功能。

本发明还有一个目的在于，在允许控制器功能以不同的、很大程度上独立的功能单元实现的高速缓存控制器内，对高速缓存和体系结构特定功能进行分层，其中功能单元可以有效地复制或删除，以产生不同价格/性能特性的多重设计。

如现在所描述的，上述目的已经实现。控制器内的高速缓存和体系结构特定功能被分层，并装备了类属接口。隔离每一个的复杂性并允许整体功能进一步划分成不同的、很大程度上是独立的功能单元。每个功能单元处理一定类型的操作并且可以容易地复制或从设计中清除，以提供数种不同价格和性能的高速缓存。

通过下列详细的书面描述，本发明的上述和其它的目的、特色及优势将显而易见。

被认为能代表本发明的特征的新特性在附加的权利要求书中列出。就本发明本身而言，同最佳使用模式及其进一步的目的和优点一样，通过参考下面对示范性实施例的详细描述，并连同附图，将可以很好地理解。其中：

图1描述了，根据本发明最佳实施例的以高速缓存控制器设计实现的数据处理系统；

图2是根据本发明最佳实施例的、高速缓存控制器设计的框图；

图3是附加描述了根据本发明的最佳实施例的、控制器中的高速缓存控制器、非高速缓存控制器、以及总线接口单元；

图4描述现有技术下的高速缓存控制器的框图。

现在参考附图，并且尤其参考图1，描述了在其中实现本发明最佳实施例的数据处理系统的框图。数据处理系统100可以包括仅仅一个处理器或包括几个处理器的对称多处理机(SMP)系统。在所描述的例子中表示了单个处理器系统。处理器102可以是超标量精简指令集(RISC)处理器，在处理器内，包括分离的一级指令和数据高速缓存104和106。Power^TM处理器可用于处理器102。

处理器102连接到联合的二级(L2)高速缓存108上。处理器102连接到二级(L2)高速缓存108上，此为非共享高速缓存。第二个处理器(未画出)可以加入到此系统，其可以拥有单独的L2高速缓存或者与处理器102共享L2高速缓存108。L2高速缓存108与用于数据处理系统100的系统总线110连接。如I/O总线桥114一样，本机内存112也连接到系统总线110上。其它设备，如内存映射图形适配器116也可以连接到系统总线110上。I/O总线桥114还连接到I/O总线118上，此总线可以连接多种其它设备，如局域网(LAN)适配器120和硬盘驱动器122。

对此技术一般熟练的人员，可以理解图1中描述的硬件是可以有所不同。比如，还可以加入其它外设，如光盘驱动器和类似产品，或用其取代所描述的硬件。所描述的例子并不意味着要对本发明体系结构进行仿效。尤其是，数据处理系统可不必如例子中所表示的，仅局限于单处理器，以从本发明受益。比如，通过使用各带相应的L2高速缓存的两个处理器，本发明可以用来提高数据处理系统的性能。

参考图2，根据本发明的最佳实施例，描述了在数据处理系统中的控制器框图。控制器202在图1中描述的高速缓存108内实现。控制器202包括连接到上层总线206的总线接口单元204，以用于处理器或更高一级高速缓存；以及连接下层总线210的总线接口单元208，此总线可以是系统总线或连接到另一个高速缓存的总线。上层总线206与下层总线210可以不同；比如，上层总线可以是60X，而下层总线可以是另一种总线。

控制器202中的高速缓存和体系结构的特定功能被分层。这样，控制器202包括高速缓存控制器212及体系结构控制器214。操作被区别为“高速缓存”或“体系结构”操作。高速缓存控制器212仅处理高速缓存操作，并且只有高速缓存控制器212对高速缓存216操作。体系结构控制器214处理体系结构的操作，并且其操作被高速缓存212看作系统方面的操作，

第三单元，非高速缓存控制器218，也包括在高速缓存控制器202中。非高速缓存控制器218实际上是高速缓存控制器212的副本，其也仅仅处理高速缓存操作。然而，高速缓存控制器212处理指向高速缓存内存单元的高速缓存操作，非高速缓存控制器218处理的高速缓存操作指向没有映射到高速缓存216的高速缓存内存单元。由于那些对此技术熟练的人员所了解的原因，把系统内存的一部分当成不可高速缓存的是有利的。比如，这样的内存可以被内存映射器件所使用。高速缓存控制器212对整个高速缓存块操作，而非高速缓存控制器218对较小的内存段操作，往往小于8-16个字节。而且，非高速缓存控制器218不存贮数据，而高速缓存控制器212保存在高速缓存216中处理的数据副本。

高速缓存操作是那些典型的操作，即读或写内存单元的数值，并因此可以修改或检索内存单元的数据值。其余操作被定义为体系结构操作。与高速缓存操作不同，体系结构操作通常不改变内存单元的数值。体系结构操作可在高速缓存层次中，把数据移到不同的单元，改变个别内存单元中的数据状态，或执行其它这样的功能。然而，体系结构操作通常不直接改变内存单元的数值。

由高速缓存控制器212支持的高速缓存操作，包括了影响系统高速缓存的大多数操作。在由给定处理器支持的完整操作集里，高速缓存操作可以不从被频繁地执行并/或消耗绝大部分处理器周期的一部分指令集中导出。然而，忽略指向处理器内部其它功能单元如：浮点、定点、或分支单元的指令，高速缓存操作经常集中使用，并使用大部分时间。

影响系统高速缓存的其余操作--那些用于高速缓存管理、操作系统管理、页面管理和同步化，等--被结构体系控制器214分层和支持。事实上，所有的处理器体系结构支持如此的操作，其在实时操作中的使用远少于高速缓存操作。另外，在体系结构中的单个操作通常对不同的被感兴趣的处理器，如果不是用完全不同的方式，用区别很大的方式来实现。处理器方面的体系结构操作通过体系结构控制器214到系统总线210上，并作为透明的系统方面的体系结构操作，影响高速缓存控制器212。

不同的设计可以有不同的由高速缓存控制器支持的操作集，并且，在缺省模式下，其余操作层次化以被体系结构控制器支持。然而，由高速缓存控制器支持的增加操作数目功能增加了所需逻辑的复杂性。另外，所选的被高速缓存控制器支持的指令并不被所有被感兴趣的处理器支持，高速缓存控制器设计不具备到新控制器设计的直接可转换性。

一些操作仅仅从控制器202内部的一条路径传下--即通过体系结构控制器214或高速缓存控制器212--其它操作被分解并从两条路径传下。高速缓存控制器212使用“转发”设计，其中在接口220启动的操作在接口222产生响应，而在接口222启动的操作在接口220产生响应。

由于高速缓存和体系结构操作在控制器202内被分层，总线事物处理和协议也可以被分层。即可以为控制器212，体系结构控制器214，和非高速缓存控制器218定义类属接口。这样，接口220-230包括对总线接口单元204和208的类属协议接口，它们在可能的程度上，并非是体系结构特定的。这使得高速缓存控制器212的设计从总线206和总线210的特定协议中解耦，以允许高速缓存控制器212的设计可以再用。总线接口单元204和208负责：管理到总线206和系统总线210的事物处理和协议，把特定总线事物处理转化为类属协议接口220-230的协议。通过使用类属协议接口220-230，控制器212、214和218从特定总线体系结构分离出来，并可以很容易地复制。

与传统高速缓存控制器对比，高速缓存控制器212可以以独立于总线206和210的方式实现，仅对高速缓存操作反应。尽管这样的高速缓存操作由总线206或210的事物处理启动，但仅仅某些总线事物处理将在高速缓存控制器212中引起反应。在最佳实施例中，高速缓存控制器212仅对在总线206上取指令操作(IFETCH)、LOAD操作和WRITE操作，以及在总线210上的READ操作、WRITE操作以及传统的SNOOPS作出反应。这使得了对高速缓存控制器212的设计需求大大简化。这通过避免覆盖极不规则(语义上的和临时性的)体系结构操作和高速缓存操作的常规行动来完成。对体系结构操作和高速缓存操作作出反应的负担从高速缓存控制器212的设计中解脱出来，并被置入体系结构控制器214中。

每一台被感兴趣的商业处理器，以本质上相同的形式，支持由高速缓存控制器212处理的高速缓存操作。在本发明中的高速缓存控制器212被类属接口220和222从特定实现解耦出来，仅仅小小的不同便可以把各种被感兴趣处理器中的可比较指令区别开来。

通过对所选的高速缓存和体系结构功能进行分层，并实现到总线接口单元204和208的类属接口，控制器202总体设计的大部分可直接转换成对不同处理器的新的实现。不必大量修改高速缓存操作，可以重新使用高速缓存控制器逻辑。总线接口单元逻辑新部分可以容易地实现，用以处理新的总线协议，以及把高速缓存、体系结构、非高速缓存控制器212、214和218的类属协议接口220-230转换成总线206和总线210的接口。实现支持不同处理器设计的主要工作是体系结构控制器所需要的。由于处理器体系结构差别较大，需要对支持体系结构操作逻辑进行单独设计。总之，不论怎样，既然仅仅由体系结构控制器214处理的操作语义将会改变，对于不同处理器所作的设计上的努力可以大大节省。

通过对高速缓存和体系结构功能进行分层，并使高速缓存控制器212仅对少量基本操作起反应，控制器逻辑在很大程度上被流线型化和简单化。此外，因为通过分离操作的两种类别，不同类别操作间交互关系的问题被消除，所以体系结构控制器的逻辑也被简化。高速缓存和体系结构控制器可设计成独立的单元。

现在参考图3，其附加描述了根据本发明的最佳实施例的、控制器中的高速缓存控制器、非高速缓存控制器、以及总线接口单元。表示了描述对高速缓存控制器212、非高速缓存控制器216和总线接口单元204及208分层的不同技巧的附加细节。

从处理器方面看，高速缓存控制器212在取操作指令、READ操作和WRITE操作下运行。取操作指令被当作READ操作的特殊情形，并以与其它READ操作很大程度上相同的方式处理。任意地选择了READ操作的3个接口和WRITE操作的2个接口作为示范性的实施例。因此，在高速缓存和总线接口单元204之间的类属接口220被分成两个独立的组：那些用于READ(以及取指令)操作的302a，302b和302c，那些用于WRITE操作的304a和304b。在总线接口单元204和高速缓存控制器220中，提供了负责在类属接口上进行这些操作通讯的功能单元。

总线接口单元204描述了在到高速缓存控制器212的类属接口220上处理READ操作的3个功能单元306a、306b和306c，以及在到高速缓存控制器212的类属接口220上处理WRITE操作的2个功能单元308a和308b。类似地，高速缓存控制器212具有相应的功能单元310a-310c和312a-312b，以处理传递到总线接口单元204的操作。这些特定操作的功能单元，310a-310c和312a-312b，在大多数方面往往是相同的，并且可以很容易地复制或清除。这允许对高速缓存控制器进行快速地重新设计，以产生新价格/性能特性。一个类似结构，其功能单元相互合作而且在很大程度上独立，在总线接口单元204和208，以及高速缓存控制器212、体系结构控制器214和非高速缓存控制器218之间接口220-230的大多数上采用

不同的逻辑(未画出)管理在功能单元306a-306c、308a-308b、310a-310b以及312a-312b间的相互作用。特别是，管理逻辑分配给定类型(如：READ操作)的操作到专门的功能单元，如：功能单元310b，以处理那个操作。为此目的可以采用一些不同的、著名的方法(固定的编码、随机的等)。功能单元之间的相互作用被控制到绝对的最少数量以提供管理复杂性中的模块度和帮助。经常，但不是所有的情形，当分配功能单元到新操作时，为了允许管理逻辑判断那个功能单元是存在的，在功能单元之间的唯一必要的相互作用是“正在使用”指示的通讯。减少功能单元间的通讯也大大降低了所需互锁逻辑的复杂性，并允许更高的频率时钟设计。

除了描述的高速缓存控制器212的独立单元结构以外，通常适用于高速缓存控制器管理操作的另一个结构是由单个控制单元316管理的一个统一操作队列314。尽管此结构更适合于非高速缓存控制器218，那些对此技术熟练的人员将认识到根据实现的特定情形，它可以在控制器202中的其它单元采用到。

在描述的例子中，队列314从总线接口单元204接收操作。操作被放置到队列316中，并在控制逻辑316控制下传递到系统总线接口单元208上。队列结构，如同描述中的，其容量依赖于队列中位置的数量。在队列中增加或删除位置往往是一个直接的过程，允许对队列结构容量进行容易地改变。在从处理器到系统总线的单拍WRITE操作的传播中，这样的队列往往是最有利的，尽管那些对此技术熟练的人员将认识到：队列既可以用到高速缓存控制器212中，也可以用到体系结构控制器214中，以从系统总线210到处理器总线206传播操作，或者用它们的组合中。

在控制器202的各种主要组件中，队列和很大程度上独立的通讯功能单元的使用大大简化了删除和增加资源，以产生具有不同价格/性能特性的新控制器的任务。另外采用如此规则的结构处理操作降低了获得高频率控制器设计，提高整体性能的难度。比如：由于高速缓存数据队列有规则的特性，在高速缓存性能中一个极其重要的因素——高速缓存容量——被很容易地改变以适合任何专门的价格/性能目标。

队列和通讯功能单元并不是在高速缓存控制器212、体系结构控制器214和非高速缓存控制器218中利用，以获得所期望的复制或删除便利的唯一的结构。本技术中已知的其它结构也可以适当地采用。

本发明在控制器中对高速缓存和体系结构进行分层，以允许所需的逻辑简化成可以容易地复制或删除的功能单元或队列结构。这样，根据商业环境，可以容易地修改某一个控制器设计，以提高性能或降低费用。如果不对高速缓存和体系结构进行分层，把功能逻辑分成这样容易复制和增加的模块段将是不可能的。

在本发明中，用于增加资源到(或者删除资源从)控制器设计的更改是直接的，并且在产生多重设计方面，提供比现有技术方法更少的障碍。复杂性的降低也允许获得更高频率的设计，并改进此系列中任意设计的性能。

当参考最佳实施例，特别说明和描述本发明时，对此技术熟练的人员将理解：只要不脱离本发明的精神和范围，可以在其中的方式和细节上作各种修改。

Claims (1)

1.一种控制器，包括：

一个高速缓存控制器，其包括至少一个第一类型的功能单元和至少一个第二类型的功能单元，其中所述至少一个第一类型的功能单元处理第一操作，并且所述至少一个第二类型的功能单元处理第二操作；以及

一个体系结构控制器，其中通过增加或删除功能单元，可以容易地更改该控制器。

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