CN1093657C

CN1093657C - 用于分解操作的高速缓存和体系结构特定功能分层的方法

Info

Publication number: CN1093657C
Application number: CN98105689A
Authority: CN
Inventors: 拉维·K·阿里米利; 约汉·S·多德森; 杰里·D·路易斯; 德雷克·E·威廉
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-04-14
Filing date: 1998-03-23
Publication date: 2002-10-30
Anticipated expiration: 2018-03-23
Also published as: GB9806476D0; US5978871A; IL123827A0; IL123827A; GB2325763A; CN1197235A; TW436696B; SG73505A1; GB2325763B

Abstract

在高速缓存控制器内的高速缓存和体系结构特定功能被分层，以允许复杂操作被分解成等效的简单操作。这样，基本操作的体系结构变体被转换成独立的高速缓存和体系结构操作，并被分别处理。这样支持复杂操作的逻辑可以被简化并且运行得更快。

Description

用于分解操作的高速缓存和体系结构特定功能分层的方法

技术领域

本发明总体上涉及数据处理系统中的高速缓存控制器，并且尤其涉及对高速缓存和体系结构特定功能进行分层的高速缓存控制器。更进一步，本发明涉及，在高速缓存控制器内，对高速缓存和体系结构特定功能进行分层，以便于允许复杂操作分解为高速缓存和体系结构的操作。

背景技术

使用二级(L2)高速缓存的数据处理系统典型地包括用于管理影响高速缓存事物处理的高速缓存控制器。这样的高速缓存控制器通常在功能级上实现，如图4所示。比如，高速缓存控制器402可以包括维护高速缓存目录的逻辑404、实现最近最少使用(LRU)替换原则的逻辑406、管理重载缓冲区408的逻辑、以及管理存回缓冲区410的逻辑。在传统的实现中，高速缓存对这些和其它体系结构功能，即高速缓存控制器所需的典型功能，总体上说是相当可见的。因此，高速缓存控制器设计对专门的处理器，如PowerPC^TM、Alpha^TM或X86族系列处理器是特定的。

图4中所描述的基本高速缓存控制器设计支持的操作既可以是简单的也可以是复杂的。简单的操作传递单个信息片段，而复杂的操作包含不止一个清晰的信息片段。如：比较由PowerPC^TM支持的READ和READ原子操作。READ操作表示应读的一个给定的内存位置。READ原子操作表示应读的一个特定内存位置，以及如果层次中的任何其它设备改变内存位置中的数据，通知启动此操作的处理器。READ原子操作用于同步。

对于给定体系结构支持的扩展复杂操作不能被分解，支持那个操作的控制器逻辑必须保持相互依赖，复杂操作的逻辑经常是一个支持多种特殊操作事例、处于复杂状态的机器。这样的逻辑是复杂的，需要重要的硅区来实现，并且难以同其它支持其它操作的逻辑互锁。

因此，能够分解复杂操作，以使得支持操作的逻辑简单化是所期望的。更为期望的是：分解复杂的操作，通过实施更快的执行操作的逻辑，来加快它们的执行速度。

发明内容

因此，本发明的一个目的在于为数据处理系统提供一个改进的高速缓存控制器。

本发明的另一个目的在于提供一个改进的高速缓存控制器，其具有分层的高速缓存和体系结构特定功能。

本发明还有一个目的在于在高速缓存控制器内使高速缓存和体系结构分层，以允许复杂操作被分解成高速缓存和体系结构的操作。

本发明提供一种在数据处理系统中处理操作的方法，包括：在总线上检测一个针对存储器的复杂操作；在存储器的第一存储单元中执行至少一种对应于该复杂操作的一部分的简单操作；和在存储器的第二存储单元中执行至少一种对应于该复杂操作的第二部分的简单操作。

本发明还提供一种控制器，包括：多个控制器单元，每个控制器单元执行不同类型的简单操作，该多个控制器单元包含对存储器进行高速缓存操作的高速缓存控制单元和对存储器进行体系结构操作的体系结构控制器单元；以及一个总线接口单元，接收来自总线的操作以及，响对复杂操作的接收，在所述多个控制器单元的每个中启动所述复杂操作的至少一部分，其中，在每个控制器单元中执行所述复杂操作的不同的部分。

如现在所描述的，上述目的已经实现。在高速缓存控制器内，高速缓存和体系结构的特定功能分层，以允许复杂操作被分解成等效的简单操作。这样，基本操作的体系结构变量可移交给不同的高速缓存和体系结构操作，并单独处理。支持复杂操作的逻辑因此可被简单化并且运行得更快。

通过下列详细的书面描述，本发明上述的和其它的目的、特色和优势将显而易见。

附图说明

发明本身、最佳使用模式以及进一步的目的和优点，通过参考下面对示范性实施例的详细描述，并连同附图，将可以很好地理解，其中：

图1描述了根据本发明的最佳实施例，用高速缓存控制器设计来实现的数据处理系统；

图2是根据本发明的最佳实施例的、高速缓存控制器设计的框图；

图3描述了根据本发明的最佳实施例的分解操作过程的高级流程图；以及

图4是现有技术下的高速缓存控制器的设计。

具体实施方式

现在参考附图，并且尤其参考图1，描述一个根据本发明最佳实施例的、利用高速缓存控制器设计实现的数据处理系统。数据处理系统100可以包括仅仅一个处理器或包括几个处理器的对称多处理机(SMP)系统。在所描述的例子中表示了单个处理器系统。处理器102可以是超标量精简指令集(RISC)处理器，在处理器内，包括分解的一级指令以及数据高速缓存104和106。Power^TM处理器可用作处理器102。

处理器102连接到二级(L2)高速缓存108上，此为非共享高速缓存。第二个处理器(未画出)可以加入到此系统，其可以拥有单独的L2高速缓存或者与处理器102共享L2高速缓存108。L2高速缓存108与用于数据处理系统100的系统总线110连接。如I/O总线桥114一样，本机内存112也连接到系统总线110上。其它设备，如内存映射图形适配器116也可以连接到系统总线110上。I/O总线桥114还连接到I/O总线118上，此总线可以连接多种其它设备，如局域网(LAN)适配器120和硬盘驱动器122。

对此技术一般熟练的人员，可以理解图1中描述的硬件是可以更改的。比如，还可以加入其它外设，如光盘驱动器和类似产品，或用其取代所描述的硬件。所描述的例子并不意味着要对本发明体系结构进行仿效。尤其是，数据处理系统可不必如例子中所表示的，仅局限于单处理器，以从本发明受益。比如，通过使用各带相应的L2高速缓存的两个处理器，本发明可以用来提高数据处理系统的性能。

参考图2，描述了根据本发明最佳实施例的、非共享高速缓存控制器的设计框图。控制器202在图1中描述的高速缓存108内实现。控制器202包括连接到上层总线206的总线接口单元204，以用于处理器或更高一级高速缓存；以及连接下层总线210的总线接口单元208，此总线可以是系统总线或连接到另一个高速缓存的总线。上层总线206与下层总线210可以不同；比如，上层总线可以是60X，而下层总线可以是另一种总线。

高速缓存和控制器202中的体系结构的特定功能被分层。这样，控制器202包括高速缓存控制器212及体系结构控制器214。操作被区别为“高速缓存”或“体系结构”操作。高速缓存控制器212仅处理高速缓存操作，并且只有高速缓存控制器212对高速缓存216操作。体系结构控制器214处理体系结构的操作，并且其操作被高速缓存212看作系统方面的操作。

第三单元，非高速缓存控制器218，也包括在高速缓存控制器202中。非高速缓存控制器218实际上是高速缓存控制器212的副本，其也仅仅处理高速缓存操作。然而，高速缓存控制器212处理指向高速缓存内存单元的高速缓存操作，非高速缓存控制器218处理的高速缓存操作指向没有映射到高速缓存216的高速缓存内存单元。由于那些对此技术熟练的人员所了解的原因，把系统内存的一部分当成不可高速缓存的是有利的。比如，这样的内存可以被内存映射器件所使用。高速缓存控制器212对整个高速缓存块操作，而非高速缓存控制器218对较小的内存段操作，往往小于8-16个字节。而且，非高速缓存控制器218不存贮数据，而高速缓存控制器212保存在高速缓存216中处理的数据副本。

高速缓存操作是那些典型的操作，即读或写内存单元的数值，并因此可以修改或检索内存单元的数据值。其余操作被定义为体系结构操作。与高速缓存操作不同，体系结构操作通常不改变内存单元的数值。体系结构操作可在高速缓存层次中，把数据移到不同的单元，改变个别内存单元中的数据状态，或执行其它这样的功能。然而，体系结构操作通常不直接改变内存单元的数值。

由高速缓存控制器212支持的高速缓存操作，包括了影响系统高速缓存的大多数操作。在由给定处理器支持的完整操作集里，高速缓存操作可以不从被频繁地执行并/或消耗绝大部分处理器周期的一部分指令集中导出。然而，忽略指向处理器内部其它功能单元如：浮点、定点、或分支单元的指令，高速缓存操作经常集中使用，并使用大部分时间。

影响系统高速缓存的其余操作一那些用于高速缓存管理、操作系统管理、页面管理和同步化，等--被结构体系控制器214分层和支持。事实上，所有的处理器体系结构支持如此的操作，其在实时操作中的使用远少于高速缓存操作。另外，在体系结构操作中的单个操作通常对于不同的被感兴趣的处理器，如果不是用完全不同的方式，用区别很大的方式来实现。处理器方面的体系结构操作通过体系结构控制器214到系统总线210上，并作为透明的系统方面的体系结构操作，影响高速缓存控制器212。

不同的设计可以有不同的由高速缓存控制器支持的操作集，并且，在缺省模式下，其余操作被分层以被体系结构控制器支持。然而，由高速缓存控制器支持的增加操作数目功能增加了所需逻辑的复杂性。另外，所选的被高速缓存控制器支持的指令并不被所有被感兴趣的处理器支持，高速缓存控制器设计不具备到新控制器设计的直接可转换性。

一些操作仅仅从控制器202内部的一条路径传下--即通过体系结构控制器214或高速缓存控制器212--其它操作被分解并从两条路径传下。高速缓存控制器212使用“转发”设计，其中在接口220启动的操作在接口222产生响应，而在接口222启动的操作在接口220产生响应。

由于高速缓存和体系结构操作在控制器202内被分层，总线事物处理和协议也可以被分层。即可以为控制器212，体系结构控制器214，和非高速缓存控制器218定义类属接口。这样，接口220-230包括对总线接口单元204和208的类属协议接口，它们在可能的程度上，并非是体系结构特定的。这使得高速缓存控制器212的设计从总线206和总线210的特定协议中解耦，以允许高速缓存控制器212的设计可以重复使用。总线接口单元204和208负责：管理到总线206和系统总线210的事物处理和协议，把特定总线事物处理转化为类属协议接口220-230的协议。通过使用类属协议接口220-230，控制器212、214和218从特定总线体系结构隔离出来，并可以很容易地复制。

与传统高速缓存控制器对比，高速缓存控制器212可以以独立于总线206和210的方式实现，仅对高速缓存操作反应。尽管这样的高速缓存操作由总线206或210的事物处理启动，但仅仅某些总线事物处理将在高速缓存控制器212中引起反应。在最佳实施例中，高速缓存控制器212仅对在总线206上取指令操作(IFETCH)、LOAD操作和WRITE操作，以及在总线210上的READ操作、WRITE操作以及传统的SNOOPS作出反应。这使得了对高速缓存控制器212的设计需求大大简化。这通过避免覆盖极不规则(语义上的和临时性的)体系结构操作和高速缓存操作的常规行动来完成。对体系结构操作和高速缓存操作作出反应的负担从高速缓存控制器212的设计中解脱出来，并被置入体系结构控制器214中。

每一台被感兴趣的商业处理器，以本质上相同的形式，支持由高速缓存控制器212处理的高速缓存操作。在本发明中的高速缓存控制器212被类属接口220和222从特定实现解耦出来，在特定实现中仅仅小小的不同便可以把各种被感兴趣处理器中的可比较指令区别开来。通过对所选的高速缓存和体系结构功能进行分层，并实现到总线接口单元204和208的类属接口，控制器202总体设计的大部分可直接转换到新的实现。不必大量修改高速缓存操作，可以重新使用高速缓存控制器逻辑。总线接口单元逻辑新部分可以容易地实现，用以处理新的总线协议，以及把高速缓存、体系结构、非高速缓存控制器212、214和218的类属协议接口220-230转换成总线206和总线210的接口。实现支持不同处理器设计的主要工作是体系结构控制器所需要的。由于处理器体系结构差别较大，需要对支持体系结构操作逻辑进行单独设计。总之，不论怎样，既然仅仅由体系结构控制器214处理的操作语义将会改变，对于不同处理器所作的设计上的努力可以大大节省。通过对高速缓存和体系结构功能进行分层，使高速缓存控制器212仅对少量基本操作起反应，控制器逻辑在很大程度上被流线型化和简单化。此外，因为通过分解操作的两种类别，不同类别操作间交互作用的问题被消除，所以体系结构控制器的逻辑也被简化。高速缓存和体系结构控制器可设计成独立的单元。

总线接口单元204分解由本地处理器(未画出)启动的复杂操作。重新将PowerPC^TM体系结构作为一个例子。

复杂操作典型地具有覆盖在基本操作上的信息，如READ或者WRITE操作。例如：PowerPC^TM体系结构支持具有取消操作的数个WRITE变种。包括：用于舍去的带取消的WRITE，用于块清除的带取消的WRITE，以及用于使块无效的带取消的WRITE。每个描述的变量具有覆盖在基本WRITE操作上的信息。描述的第一个变种：用于舍去的带取消的WRITE，只需要把高速缓存块写到当前的高速缓存等级上。用于块清除的带取消的WRITE，要求把块写到从当前的高速缓存等级到系统内存的各层次等级上。用于使块无效的带取消的WRITE，要求把块写到系统内存中，并且使每个高速缓存等级中的块无效。这样，复杂的带取消操作的WRITE包括覆盖在基本WRITE操作上的、不同的信息元素。

总体上，覆盖在基本操作上、以形成复杂操作的信息在本质上是体系结构的。换言之，复杂操作一般是基本操作的体系结构变种。因此，一个复杂操作的体系结构特性一般从非体系结构的部分分解出来。那么体系结构部分被传递到体系结构控制器214，而非体系结构部分被传递到高速缓存控制器212。因为体系结构控制器214处理复杂操作的体系结构部分并且被从高速缓存控制器212分层，高速缓存控制器212中的逻辑不能觉察如此启动的基本操作和由分解复杂操作生成的基本操作之间的任何不同。

这样，复杂操作的基本和体系结构部分被分别处理，尽管以一种协调的方式。复杂操作的体系结构部分不必通过体系结构控制器214传播，但是可以只是改变体系结构控制器214中引擎的状态以便于维护操作的语义。READ原子操作是一个这样的操作。

通过确认复杂操作中的基本操作，复杂操作必须在单独的基础上分解。例如：用于块无效操作带取消的WRITE转换成一个由高速缓存控制器212处理的WRITE操作和一个由体系结构控制器214处理的FLUSH操作。这一对操作与用于块无效的带取消的WRITE一样取得相同的结果：块被写到当前高速缓存等级中，然后一直被写到系统内存中，使在所有较高层次等级中的块都无效。

被本地处理器启动的复杂操作转换成由总线接口单元204启动的较简单操作，较简单的操作被分别发送到体系结构控制器214和高速缓存控制器212。在系统总线210上监听到的操作一般总是被转换成简单的操作(READ和WRITE)，并且因此不需要分解。

分解复杂操作和分层高速缓存和体系结构特定功能间的关系有些循环。在设备中如果没有高速缓存和体系结构特定功能的分层，执行操作，复杂的操作不能被分解。事实上，并不存在分解操作的逻辑上的需要。另一方面，为了成功地分层高速缓存和体系结构特定功能，复杂操作必须被转换成基本和体系结构部分。

尽管以上描述的、本发明的、示范性的实施例利用了PowerPC^TM体系结构，但体系结构的选择并不意味着对本发明任何限制。复杂操作因体系结构不同而不同。然而，如果那个体系结构的高速缓存和体系结构的特定功能在执行操作的设备中被分层，被大多数体系结构支持的复杂操作应可以被分解。

现在参考图3，根据本发明的最佳实施例，描述了一个分解操作过程的高级流程图。本过程从步骤302开始，此步描述：在处理器总线上探测操作。过程接着进行到304步，其表示：对一个操作是否是复杂操作进行判断。如果不是，过程继续到306步，它描述：对操作类型(高速缓存或者体系结构)的识别，然后到达308步，它描述：把操作传递给适当的控制器(高速缓存、非高速缓存的、或者体系结构)。然后过程到达314步，它描述：直到另一个操作被检测出，过程处于空闲状态。

再次参考304步，如果操作被判断为是复杂的，过程到达310步，它描述：把操作转换成等效的简单操作。然后过程到达312步，它描述：把简单操作传递给相应的高速缓存或者体系结构控制器，然后到达314步，它描述过程变为如上所述的空闲状态。

本发明允许在一个对高速缓存和体系结构的特定功能分层的控制器中，复杂操作被分解成等效的简单操作。这允许支持操作的逻辑简单化并且运行得更快。

当参考最佳实施例，特别说明和描述本发明时，对此技术熟练的人员将理解：只要不脱离本发明的精神和范围，可以在其中的方式和细节上作各种修改。

Claims

1.一种在数据处理系统中处理操作的方法，包括：

在总线上检测一个针对存储器的复杂操作；

在存储器的第一存储单元中执行至少一种对应于该复杂操作的一部分的简单操作；和

在存储器的第二存储单元中执行至少一种对应于该复杂操作的第二部分的简单操作。

2.一种控制器，包括：

多个控制器单元，每个控制器单元执行不同类型的简单操作，该多个控制器单元包含对存储器进行高速缓存操作的高速缓存控制单元和对存储器进行体系结构操作的体系结构控制器单元；以及

一个总线接口单元，接收来自总线的操作以及，响应对复杂操作的接收，在所述多个控制器单元的每个中启动所述复杂操作的至少一部分，其中，在每个控制器单元中执行所述复杂操作的不同的部分。