CN118338759B - 一种压电叠层结构及制造方法 - Google Patents

Abstract

本发明涉及半导体工艺技术领域，尤其涉及压电叠层结构及其制造方法，压电叠层结构包括衬底，还包括依次层叠设置于衬底正面的扰度限制层、压电层和结构层，压电层向衬底方向弯曲形变，结构层向压电层方向弯曲形变；方法包括步骤：在衬底层的正面生长扰度限制层；在扰度限制层的表面生长压电层，在应力作用下，压电层向衬底的方向弯曲，衬底的正面随之形变向背面弯曲；采用低温PECVD工艺在PZT上电极表面沉积结构层，结构层向压电层形变弯曲；以及将结构层和衬底进行图形化，形成所需压电叠层结构。本发明使生长于压电层表面的结构层向着压电层形变，叠层结构的初始扰度为负方向，有效工作区域的残余应力和振动应力相叠加，提升器件性能。

Description

一种压电叠层结构及制造方法

技术领域

本发明涉及半导体工艺中压电叠层结构及制造技术领域，尤其涉及一种压电叠层结构及制造方法。

背景技术

目前，作为压电MEMS传感器的核心，压电叠层结构往往具有由每层材料的热膨胀系数差引起的残余应力。这些由高温工艺带来的残余应力，会使压电叠层结构发生变形并向某个方向弯曲。压电叠层结构在弯曲变形后，叠层结构横截面的位置将发生改变，横截面的形变在垂直于叠层结构轴向的位移，称为扰度(deflection)，如图1所示。

通常，压电MEMS传感器在设计和加工过程中，希望压电叠层结构足够平坦，即极低的正或负扰度。然而由于叠层结构的热膨胀系数差的客观存在，使得叠层结构必然存在一定大小扰度。尽管压电叠层结构的扰度在大多数MEMS器件是不希望看到的。然而，在振动检测类的压电MEMS传感器中，例如麦克风、超声波传感器、声震传感器等，叠层结构的扰度是可以利用的。如图2所示，由残余应力Se带来的扰度是抛物线形的，而振动在叠层结构上产生的应力Sb对扰度的贡献是近似线性的，因此叠加以后的合应力S在负扰度一侧是Se和Sb相互叠加增大的，而在正扰度一侧是Se和Sb相互抵消的。因此，工程上希望压电叠层的最终扰度是在残余应力和振动应力叠加增大的区间上。

压电叠层结构中，结构层的厚度往往比压电层厚几倍到几十倍，因此压电叠层的中性面都位于结构层。压电振动的制动机制表明，中性面到压电层是压电叠层的有效工作区域。由于实际情况中，压电叠层都会有初始扰度，不同的扰度对压电叠层会产生不同的影响。当扰度方向朝压电层方向时，即压电层一侧向外凸起，中性面到压电层区域的残余应力和振动应力是相叠加的，而中性面到结构层的应力是相抵消的。此时，压电叠层的有效工作区域的应力是相叠加的，隔膜可以产生更高的灵敏度，有利于器件性能的提升。而当压电叠层的扰度方向朝结构层方向时，即结构层一侧向外凸起，那么应力情况则正好相反，此时是不利于器件性能提升的。

在众多的压电材料中，锆钛酸铅(PZT)压电材料通过磁控溅射生长工艺，可以在衬底上获得高成膜质量、高压电系数、高稳定性和可靠性的PZT压电薄膜。然而，PZT薄膜的生长工艺会产生较大的残余应力。该残余应力表现为拉应力，且远大于衬底的初始的扰度。传统的基于硅晶圆或SOI晶圆的衬底，在PZT薄膜层(压电层)生长完成后，叠层结构具有较大的负方向扰度，即压电叠层的扰度方向朝结构层方向(如图3A所示)。因此，传统工艺方法难以获得扰度方向朝压电层方向的压电叠层。

综上所述，本发明提出压电叠层结构及其制造方法解决上述出现的问题。

发明内容

本发明的目的在于在解决背景技术中提出的问题，提出压电叠层结构及其制造工艺，利用压电层的残余应力带来的负扰度，使生长于压电层表面的结构层向着压电层方向弯曲形变，使压电叠层结构的扰度为负扰度，使有效工作区域的残余应力和振动应力相叠加，提升器件性能。

本发明实施例提供一种压电叠层结构及制造方法。

第一方面：一种压电叠层结构，包括衬底，衬底具有相对的正面及背面，其特征在于：还包括依次层叠设置于所述衬底正面的扰度限制层、压电层和结构层，所述压电层向所述衬底方向弯曲形变，所述结构层向所述压电层方向弯曲形变，使压电叠层结构的初始扰度为负方向，压电叠层结构的有效工作区域的残余应力和振动应力相叠加。

作为本发明进一步的方案，所述衬底的背面开设有背腔。

作为本发明进一步的方案，所述衬底为硅晶圆衬底。

作为本发明进一步的方案，所述压电层包括依次层叠设置的PZT下电极、PZT薄膜以及PZT上电极，所述PZT薄膜的扰度方向为负方向。

作为本发明进一步的方案，所述PZT薄膜的厚度为0.1-5μm。

作为本发明进一步的方案，所述结构层的厚度大于所述PZT薄膜的厚度。

作为本发明进一步的方案，所述PZT下电极和PZT上电极的表面分别生长有便于将电极引出的金属层。

作为本发明进一步的方案，所述PZT上电极的纵向投影面积小于所述PZT薄膜的纵向投影面积，所述结构层设置在所述PZT上电极表面并延伸至所述PZT薄膜的表面。

作为本发明进一步的方案，所述扰度限制层的材料为氧化硅，且所述扰度限制层的厚度为10-500nm。

作为本发明进一步的方案，所述所述结构层的材料为氧化硅和/或氮化硅，所述结构层的厚度为0.5-25μm。

作为本发明进一步的方案，所述结构层为由氧化硅、氮化硅依次交替层叠设置的双层结构或三层结构。

第二方面：一种压电叠层制造方法，包括步骤：

S1、在衬底正面通过热氧化工艺，生长一层扰度限制层；

S2、在扰度限制层上溅射生长一层压电层，压电层因自身应力作用向着衬底的方向弯曲形变；

S3、对压电层进行图形化；

S4、在图形化后压电层上生长一层结构层，结构层向压电层的方向弯曲形变；

S5、对结构层进行图形化；

S6、刻蚀衬底的背面，形成背腔；

其中，所述压电层向所述衬底方向弯曲形变，所述结构层向所述压电层方向弯曲形变，使压电叠层结构的初始扰度为负方向，压电叠层结构的有效工作区域的残余应力和振动应力相叠加。

作为本发明制造方法进一步的方案，所述S2中在扰度限制层上溅射生长一层压电层，包括：

S21、在扰度限制层上溅射生长一层PZT下电极；

S22、在PZT下电极上溅射生长一层PZT薄膜，PZT薄膜因自身应力作用向着PZT下电极的方向弯曲形变；

S23、在PZT薄膜上溅射生长一层PZT上电极，PZT上电极随着PZT薄膜的弯曲方向弯曲形变。

作为本发明制造方法进一步的方案，所述S3中对压电层进行图形化，包括：

S31，采用IBE刻蚀PZT上电极，使PZT上电极图形化；

S32，采用湿法刻蚀PZT薄膜，使PZT下电极的一部分裸露；

S33，采用IBE刻蚀PZT下电极，使PZT下电极图形化，进而完成压电层的图形化。

作为本发明制造方法进一步的方案，还包括：

S34，在压电层的表面生长金属层，金属层将压电层和扰度限制层裸露的地方覆盖；

S35，图形化金属层，保留PZT下电极和PZT上电极的表面的部分金属层。

作为本发明制造方法进一步的方案，所述结构层生成时采用低温PECVD工艺，所述结构层为由氧化硅、氮化硅依次交替层叠设置的双层结构或三层结构。

作为本发明制造方法进一步的方案，所述结构层的应力方向和大小通过调整低温PECVD工艺温度、时间、功率和腔压来控制。

本发明的有益效果：

1、本发明通过PECVD工艺在压电层上设置结构层，压电层因自身应力作用向下形变弯曲，通过调整PECVD的工艺参数进而调节结构层的应力方向和大小，实现结构层向压电层形变偏转的目的，本发明中的叠层结构中性面至压电层的各层结构扰度均为负方向，有效工作区域的残余应力和振动应力相叠加，振膜振动幅度增大，可以在检测时产生更高的灵敏度，提升器件性能。

2、本发明中的结构层，采用三层材料层，中间层承担控制中性面的主要作用，底层主要的作用是提高中间层的附着力，提高成膜质量，顶层的主要作用是增强中间层的拉伸性，提升整个结构层的稳定性，三层结构更稳定，更可靠，提升良品率。

附图说明

图1为压电叠层产生扰度的示意图；

图2为压电叠层的残余应力、振动应力以及合应力的曲线示意图；

图3为压电叠层结构向结构层方向凸起及压电叠层结构向压电层方向凸起的结构示意图；

图4为本发明压电叠层结构示意图；

图5为本发明压电叠层分离结构示意图；

图6为图5的其中一种实施例的结构示意图；

图7为本发明图5的剖面图；

图8为本发明图6的剖面图；

图9为本发明优选方案中结构层的示意图；

图10-图12分别为本发明各实施例中结构层的示意图；

图13-图18为图5的工艺流程示意图；

图13、图14、图19-图22为图6的工艺流程示意图。

附图标记中：1、压电层；11、PZT下电极；12、PZT薄膜；13、PZT上电极；2、结构层；3、衬底；4、扰度限制层；5、金属层。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中表示，其中自始至终相同或类似的符号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，对本公开进一步详细说明。

实施例一：

如图4、图5和图7所示，本发明实施例提出的压电叠层结构，包括依次层叠设置的衬底3、扰度限制层4、压电层1和结构层2，衬底3底部开设背腔，背腔纵向投影面积上的扰度限制层4、压电层1和结构层2的区域共同形成振膜。

本发明实施例中的压电层1由于应力作用，在生长完后会产生形变而向下弯曲，结构层2通过PECVD工艺形成于压电层1的表面，通过调整PECVD工艺的参数，进而调整结构层2的应力方向和大小，使结构层2向着压电层1的方向形变弯曲，中性面至压电层的各层结构扰度均为负方向，有效工作区域的残余应力和振动应力相加，可以在检测时产生更高的灵敏度，提升器件性能。

可选的，衬底3采用硅晶圆，硅晶圆的扰度基本为零，有利于减小衬底3在生产工艺中对各层扰度的影响。

如图4和图5所示，扰度限制层4可以采用热氧化生长工艺，在硅晶圆正面生长形成扰度限制层4；热氧化生长的氧化硅的应力会使扰度限制层4产生负扰度，但扰度限制层4的厚度远小于衬底3，因此，扰度限制层4对整个叠层结构的扰度没有影响。同时，由于热氧化工艺生长的氧化硅具有较高的致密度和较高的杨氏模量，基于界面效应，扰度限制层4限制压电层1的扰度在生长过程中不至于过大，避免造成不良影响。可选的，所述扰度限制层4的厚度为10-500nm。

如图6、图7和图8所示，压电层1形成于扰度限制层4的表面，压电层1包括层叠设置的PZT下电极11、PZT薄膜12和PZT上电极13，其中PZT薄膜12的扰度方向为负方向。

可选的，PZT上电极13和PZT下电极11的材料为Pt、Au、Ti等金属以及金属化合物形成的缓冲层；可选的，PZT薄膜12的厚度为0.1-5μm。

由于扰度限制层4的作用，PZT薄膜12的扰度会受到PZT薄膜12厚度的影响，即不同厚度的PZT薄膜12会使该压电叠层结构的扰度不同。由于PZT薄膜12的生长工艺会使PZT薄膜12产生较大的拉应力，因此生长完成的PZT薄膜12都为负方向的扰度，使得压电叠层结构整体向下弯曲。扰度限制层4和PZT薄膜12生长工艺参数控制的共同作用，PZT薄膜12的扰度会控制在一个适当的方位，可以避免PZT薄膜12出现局部应力集中、电畴分布异常、机械疲劳、材料非线性等可靠性问题；同时，也会避免PZT薄膜12的扰度过大，从而影响采用低温PECVD形成的结构层2的生长，带来机械和电学非线性等风险，减小器件的线性工作区间。

可选的，PZT上电极13的纵向投影面积小于PZT薄膜12的纵向投影面积，结构层2设置在PZT上电极13表面并延伸至PZT薄膜12的表面。

可选的，结构层2的材料为氧化硅和/或氮化硅。

可选的，结构层2为氮化硅和氧化硅依次层叠设置的双层结构，如图9所示，氧化硅的厚度远远大于氮化硅的厚度。

可选的，结构层2为氧化硅和氮化硅依次层叠设置的双层结构，如图10所示，氮化硅的厚度远远大于氧化硅的厚度。

可选的，结构层2为氮化硅、氧化硅和氮化硅依次层叠设置的三层结构如图11所示，氧化硅的厚度远远大于氮化硅的厚度。

可选的，结构层2为氧化硅、氮化硅和氧化硅依次层叠设置的三层结构，如图12所示，氮化硅的厚度远远大于氧化硅的厚度。

氮化硅和氧化硅本身的杨氏模量有较大差异，在PECVD工艺下，他们的应力也有较大差异，因此可通过三层的厚度和工艺条件，达到结构层2调整PZT薄膜12扰度的目的。其中，在三层结构中，结构层2的主体结构是中间层，器件性能主要由中间层的材料和厚度决定，底层主要的作用是提高中间层的附着力，提高成膜质量，顶层的主要作用增强中间层的拉伸性，提升结构层2的稳定性，三层结构更稳定，更可靠，提升良品率。

可选的，所述结构层2的厚度为0.5-25μm，且结构层2的厚度大于所述PZT薄膜12。可选的，结构层2采用低温PECVD工艺沉积于压电层1的表面。

可选的，如图6和图8所示，PZT下电极11的表面和PZT上电极13的表面均设置金属层5，且结构层2和PZT薄膜12贯穿开设有裸露金属层5的槽。金属层5的材料可以为铝、金等金属单质，及铝铜合金等合金或化合物。

实施例二：

根据本发明实施例提出的一种制备方法，包括以下步骤：

请参阅图13，S1，准备衬底3，衬底3具有相对的正面及背面，在衬底3的正面通过热氧化工艺形成扰度限制层4，用于控制中性层位置以及限制压电层1的扰度。衬底3为低扰度的硅晶圆；扰度限制层4为氧化硅，厚度为10-500nm，扰度限制层4采用热氧化工艺生长于衬底3的正面。

请参阅图14，S2，在扰度限制层4的表面溅射生长压电层1。压电层1包括PZT下电极11、PZT薄膜12和PZT上电极13，生长顺序为在扰度限制层4上溅射生长一层PZT下电极11；在PZT下电极11上溅射生长一层PZT薄膜12；在PZT薄膜12上溅射生长一层PZT上电极13。

PZT薄膜12的厚度为0.1-5μm，在生长PZT薄膜12之前，该叠层结构的衬底3、扰度限制层4以及PZT下电极11均处于平整状态，在PZT薄膜12生长后，由于应力作用，该叠层结构的整体形变，向下弯曲凹陷。

请参阅图15，S3，依次图形化PZT上电极13、PZT薄膜12以及PZT下电极11，工艺为：

S31，采用IBE刻蚀PZT上电极13，使PZT上电极13图形化。

S32，采用湿法刻蚀PZT薄膜12，使PZT下电极11的一部分裸露。

S33，采用IBE刻蚀PZT下电极11，使PZT下电极11图形化，进而完成压电层1的图形化。

可选的，请参阅图19，还包括工艺：

S34，在压电层1的表面生长金属层5，金属层5将压电层1和扰度限制层4裸露的地方覆盖；

S35，图形化金属层5，保留PZT薄膜12和PZT上电极13的表面的部分金属层5。

请参阅图16和图20，S4，在压电层1的表面生长结构层2。采用低温PECVD工艺在PZT上电极13和PZT薄膜12表面沉积结构层2。沉积结构层2后，结构层2朝向PZT薄膜12的方向形变，得到满足压电叠层结构的扰度，提升压电叠层结构的性能。该低温PECVD工艺的温度小于290℃。

结构层2的厚度为0.5-25μm，结构层2的材料为氧化硅和/或氮化硅，其中，氧化硅采用SiO₂，氮化硅采用Si₃N₄，通过PECVD生长氮化硅和氧化硅，应力方向和大小通过调整低温PECVD工艺温度、时间、功率和腔压工艺参数来控制成膜应力，同时应力可以较为精准的进行控制。

可选的，结构层2为氮化硅和氧化硅依次层叠设置的双层结构，保持低温PECVD工艺条件不变，采用氮化硅和氧化硅依次层叠设置的双层结构，氮化硅厚度远大于氧化硅厚度时，改变结构层2厚度，测算压电叠层的扰度，如表1所示：

表1Si₃N₄-SiO₂结构层与压电叠层扰度测算表

从表1的测算结果可以看出，在压电层1的不同厚度下，结构层2的厚度变化，对压电叠层扰度的影响。

可选的，结构层2为氧化硅和氮化硅依次层叠设置的双层结构。保持低温PECVD工艺条件不变，采用氧化硅和氮化硅依次层叠设置的双层结构时，氧化硅远大于氮化硅的厚度时，改变结构层2厚度，测算压电叠层的扰度，如表2所示：

表2SiO₂-Si₃N₄结构层与压电叠层扰度测算表

从表2的测算结果可以看出，在压电层1的不同厚度下，结构层2的厚度变化，对压电叠层扰度的影响。

可选的，结构层2为氧化硅、氮化硅和氧化硅依次层叠设置的三层结构。保持低温PECVD工艺条件不变，采用氧化硅、氮化硅和氧化硅依次层叠设置的三层结构时，氮化硅的厚度远大于氧化硅时，改变结构层2厚度，测算压电叠层的扰度，如表3所示：

表3SiO₂-Si₃N₄-SiO₂结构层与压电叠层扰度测算表

从表3的测算结果可以看出，在压电层1的不同厚度下，结构层2的厚度变化，对压电叠层扰度的影响。

可选的，结构层2为氮化硅、氧化硅和氮化硅依次层叠设置的三层结构。保持低温PECVD工艺条件不变，采用氮化硅、氧化硅和氮化硅依次层叠设置的三层结构时，氧化硅的厚度远大于氮化硅的厚度，改变结构层2厚度，测算压电叠层的扰度，如表4所示：

表4Si₃N₄-SiO₂-Si₃N₄结构层与压电叠层扰度测算表

从表4的测算结果可以看出，在压电层1的不同厚度下，结构层2的厚度变化，对压电叠层扰度的影响。

从表1-表4可以看出，越厚的压电层1会带来越大的负扰度，越厚的结构层2会带来越大的正扰度。因此，可以通过结构层2的厚度对压电叠层的扰度起到调节作用。压电叠层会根据压电层1和结构层2的应力叠加，形成一个最终的扰度，且最终扰度不一定都是负扰度。因此，压电层1和结构层2的厚度需合理设置，以达到整个压电叠层结构的最终扰度为负扰度。

请参阅图17和图21，S5，图形化结构层2，形成所需的压电叠层结构。采用ICP刻蚀结构层2，使PZT上电极13、PZT下电极11以及扰度限制层4的一部分裸露出来。

请参阅图18和图22，S6，采用干法刻蚀法或湿法刻蚀法对衬底3进行图形化，使扰度限制层4的背面裸露出来，并形成背腔，背腔投影面积对应的扰度限制层4、压电层1和结构层2共同形成振膜。

可选的，图形化结构层2时，将金属层5裸露出来，如图21所示。

可选的，本发明实施例中可以采用将叠层结构的正面或背面密封形成空气或真空腔体的封装结构，从而调节气膜或机械阻尼，进一步提升器件的性能。

本发明提出的压电叠层结构及制造方法，利用PZT薄膜生长过程中残余应力表现为拉应力、使叠层结构具有较大的负方向扰度的特点，先完成PZT薄膜(压电层)的生长和图形化，再通过PECVD工艺在压电层上沉积结构层，调整PECVD的工艺参数进而调节结构层的应力方向和大小，实现结构层向压电层形变偏转的目的。使得中性面到压电层的有效工作区间，满足扰度方向为结构层朝压电层的方向，即压电层一侧向外凸起(如图3B所示)，从而解决上述出现的问题，获得有利于器件性能的提升的压电叠层结构。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (17)

1.一种压电叠层结构，包括衬底(3)，所述衬底(3)具有相对的正面及背面，其特征在于：还包括依次层叠设置于所述衬底(3)正面的扰度限制层(4)、压电层(1)和结构层(2)，所述压电层(1)向所述衬底(3)方向弯曲形变，利用压电层(1)的残余应力带来的负扰度，使结构层(2)向压电层(1)方向弯曲形变，使压电叠层结构的初始扰度为负方向，使压电叠层结构中性面到压电层(1)有效工作区域的残余应力和振动应力相叠加。

2.根据权利要求1所述的压电叠层结构，其特征在于，所述衬底的背面开设有背腔。

3.根据权利要求2所述的压电叠层结构，其特征在于，所述衬底(3)为硅晶圆衬底。

4.根据权利要求3所述的压电叠层结构，其特征在于，所述压电层(1)包括依次层叠设置的PZT下电极(11)、PZT薄膜(12)以及PZT上电极(13)，所述PZT薄膜(12)的扰度方向为负方向。

5.根据权利要求4所述的压电叠层结构，其特征在于，所述PZT薄膜(12)的厚度为0.1-5μm。

6.根据权利要求4所述的压电叠层结构，其特征在于，所述结构层(2)的厚度大于所述PZT薄膜(12)的厚度。

7.根据权利要求4所述的压电叠层结构，其特征在于，所述PZT下电极(11)和PZT上电极(13)的表面分别生长有便于将电极引出的金属层(5)。

8.根据权利要求4所述的压电叠层结构，其特征在于，所述PZT上电极(13)的纵向投影面积小于所述PZT薄膜(12)的纵向投影面积，所述结构层(2)设置在所述PZT上电极(13)表面并延伸至所述PZT薄膜(12)的表面。

9.根据权利要求1所述的压电叠层结构，其特征在于，所述扰度限制层(4)的材料为氧化硅，且所述扰度限制层(4)的厚度为10-500nm。

10.根据权利要求8所述的压电叠层结构，其特征在于，所述结构层(2)的材料为氧化硅和/或氮化硅，所述结构层(2)的厚度为0.5-25μm。

11.根据权利要求10所述的压电叠层结构，其特征在于，所述结构层(2)为由氧化硅、氮化硅交替层叠设置的双层结构或三层结构。

12.一种压电叠层制造方法，用于形成以上权利要求1-11中任意一项所述的压电叠层结构，其特征在于，包括步骤：

S1、在衬底(3)正面通过热氧化工艺，生长一层扰度限制层(4)；

S2、在扰度限制层(4)上溅射生长一层压电层(1)，压电层（1）因自身应力作用向着衬底（3）的方向弯曲形变；

S3、对压电层(1)进行图形化；

S4、在图形化后压电层(1)上生长一层结构层(2)，结构层（2）向压电层（1）的方向弯曲形变；

S5、对结构层(2)进行图形化；

S6、刻蚀衬底（3）的背面，形成背腔；

其中，所述压电层(1)向所述衬底(3)方向弯曲形变，利用压电层(1)的残余应力带来的负扰度，所述结构层(2)向所述压电层(1)方向弯曲形变，使压电叠层结构的初始扰度为负方向，使压电叠层结构中性面到压电层(1)有效工作区域的残余应力和振动应力相叠加。

13.根据权利要求12所述的压电叠层制造方法，其特征在于，所述S2中在扰度限制层(4)上溅射生长一层压电层(1)，包括：

S21、在扰度限制层(4)上溅射生长一层PZT下电极(11)；

S22、在PZT下电极(11)上溅射生长一层PZT薄膜(12)，PZT薄膜（12）因自身应力作用向着PZT下电极（11）的方向弯曲形变；

S23、在PZT薄膜(12)上溅射生长一层PZT上电极(13)，PZT上电极(13)随着PZT薄膜（12）的弯曲方向弯曲形变。

14.根据权利要求12所述的压电叠层制造方法，其特征在于，所述S3中对压电层(1)进行图形化，包括：

S31，采用IBE刻蚀PZT上电极(13)，使PZT上电极(13)图形化；

S32，采用湿法刻蚀PZT薄膜(12)，使PZT下电极(11)的一部分裸露；

S33，采用IBE刻蚀PZT下电极(11)，使PZT下电极(11)图形化，进而完成压电层(1)的图形化。

15.根据权利要求14所述的压电叠层制造方法，其特征在于，还包括：

S34，在压电层(1)的表面生长金属层(5)，金属层(5)将压电层(1)和扰度限制层(4)裸露的地方覆盖；

S35，图形化金属层(5)，保留PZT上电极（11）和PZT上电极(13)的表面的部分金属层(5)。

16.根据权利要求12所述的压电叠层制造方法，其特征在于，所述结构层(2)生成时采用低温PECVD工艺，所述结构层(2)为由氧化硅、氮化硅依次交替层叠设置的双层结构或三层结构。

17.根据权利要求16所述的压电叠层制造方法，其特征在于，所述结构层(2)的应力方向和大小通过调整低温PECVD工艺温度、时间、功率和腔压来控制。