CN118311320A - 一种基于时钟边沿对齐检测的时钟频率检测装置 - Google Patents

Abstract

本发明公开了一种基于时钟边沿对齐检测的时钟频率检测装置，包括：异步复位同步释放模块、自适应时钟分频模块、时钟边沿对齐检测模块和混频时钟频率检测模块；异步复位信号通过异步复位同步释放模块，将具有时钟同步的复位信号输入自适应时钟分频模块、时钟边沿对齐检测模块和混频时钟频率检测模块，自适应时钟分频模块和时钟边沿对齐检测模块相连接，时钟边沿对齐检测模块与混频时钟频率检测模块相连接。本发明通过时钟边沿对齐检测模块输出时钟边沿对齐信号，在时钟边沿对其时进行时钟计数，且本发明为数字电路设计，可移植性高，实现简单，解决了模拟电路实现复杂，可配置性差，通用性差的问题。本发明可广泛应用于时钟频率检测领域。

Description

一种基于时钟边沿对齐检测的时钟频率检测装置

技术领域

本发明涉及时钟频率检测领域，尤其涉及一种基于时钟边沿对齐检测的时钟频率检测装置。

背景技术

时钟频率检测模块作为重要的传感器以及信号处理功能电路，被广泛应用在片上系统以及数字信号处理电路中。在安全芯片产品中，频率检测模块作为安全传感器之一，对于芯片安全防护体系有着很重要的意义，在全球定位系统硬件接收机跟踪环路成功地跟踪GPS卫星信号，为一种准确的频率检测算法提供了有效的方案，同时在一些电子烟芯片中，电容传感器生成未知频率和相位的待测时钟，通过对待测时钟频率检测的大小来判断电子烟的吸烟状态也具有重大意义。

发明内容

为至少一定程度上解决现有技术中存在的技术问题之一，本发明的目的在于提供一种基于时钟边沿对齐检测的时钟频率检测装置。

本发明所采用的技术方案是：

一种基于时钟边沿对齐检测的时钟频率检测装置，包括：异步复位同步释放模块、自适应时钟分频模块、时钟边沿对齐检测模块、混频时钟频率检测模块和闸门时钟频率检测模块；

异步复位信号通过所述异步复位同步释放模块，将输出的具有时钟同步的复位信号输入所述自适应时钟分频模块、时钟边沿对齐检测模块和混频时钟频率检测模块，所述自适应时钟分频模块和所述时钟边沿对齐检测模块相连接，所述时钟边沿对齐检测模块与所述混频时钟频率检测模块相连接；

其中，所述自适应时钟分频模块，将输入的待测时钟i_mic_clk进行分频，通过基准时钟sys_clk和i_mic_clk的比值进行自适应分频，输出分频后的待测时钟mic_clk；

所述时钟边沿对齐检测模块，在sys_clk和mic_clk的边沿对齐时输出边沿对齐信号posedg_en，作为所述混频时钟频率检测模块的控制输入信号；

所述混频时钟频率检测模块，在sys_clk和mic_clk时钟边沿第一次对齐时开始进行sys_clk时钟和mic_clk时钟计数，sys_clk计数结果为sys1，mic_clk计数结果为mic1，在第二次检测到posedg信号时，停止sys_clk和mic_clk信号的计数，sys_clk计数结果为sys2，mic_clk计数结果为mic2，mic_clk时钟频率＝sys_clk时钟频率*(mic2-mic1)/(sys2-sys1)。

进一步地，所述异步复位同步释放模块，大多数目标器件库的寄存器都有异步复位端口，因此采用异步复位可以节省资源，设计相对简单，异步复位信号容易识别，但缺点在于，如果复位信号的释放恰好在基准时钟有效沿附件，就很容易使寄存器输出出现亚稳态，并且复位信号容易受到毛刺影响。

进一步地，为了使异步复位信号能够与基准时钟同步，并且不容易受到毛刺的影响，可以将异步复位信号通过两级移位寄存器，移位寄存器的输入接高电平，异步复位信号接寄存器的复位端，输出信号为与时钟进行同步的复位信号。

进一步地，时钟边沿对齐检测模块利用高频率时钟ped_clk对sys_clk和mic_clk时钟边沿进行观测，生成边沿对齐信号posedge_en。ped_clk时钟频率大于sys_clks时钟频率和mic_clk时钟频率。

进一步地，sys_clk和mic_clk通过ped_clk时钟两级移位寄存器，生成sys_clk_r1，sys_clk_r2，mic_clk_r1,mic_clk_r2信号，将这四个信号进行逻辑运算得到sys_clk时钟的上升沿pos_sys信号和mic_clk时钟的上升沿pos_mic信号。

进一步地，当ped_clk检测到pos_sys时，打开计数器pos_cnt进行计数，当ped_clk检测到pos_mic时停止pos_cnt计数，当pos_cnt计数结果小于等于1时，则认为sys_clk和mic_clk边沿对齐，posedg_en信号为1，否则posedge_en为0。

进一步地，posedg_en信号来自ped_clk，要将posedg_en信号传输至sys_clk和mic_clk系统，需要进行跨时钟处理，可以通过握手协议来达成，但由于ped_clk信号时钟频率大于sys_clk和mic_clk频率，所以posedg_en信号的产生间隔不能太短，否则mic_clk和sys_clk时钟无法采集到posedg_en信号，每两个posedg_en信号产生应该间隔至少50个sys_clk周期，虽然mic_clk时钟频率未知，但是通过自适应时钟分频模块，能够将i_mic_clk分频至sys_clk时钟频率的十分之一，又因为podedge_en信号产生间隔至少为5个mic_clk时钟周期时，posedge_en信号才能被mic_clk采集到，所以当posedge_en信号的产生间隔为50个sys_clk周期时，posedge_en信号跨时钟传播才不会漏采，频率计算也不会出现错误。

进一步地，所述混频时钟频率检测模块，当系统上电之后，sys_clk计数器开始计数。当第一次检测到posedg_en信号，将sys_clk_cnt计数结果输出到sys1寄存器，当第二次检测到posedg_en信号时，将sys_clk_cnt计数结果输出到sys2寄存器，并且清除sys_clk_cnt计数值，重新开始计数。

进一步地，为了将第一次边沿对齐和第二次边沿对其区分开，避免sys2-sys1出现负数情况，通过对posedg_en信号进行计数，通过一个两比特计数器cnt_pos，每当检测到基准时钟和待测时钟对齐时，该计数器加一，当计数结果为2时，若再次检测到边沿对齐信号，cnt_pos复位为1，这样就能将第一次边沿对齐和第二次边沿对齐区分开。

进一步地，时钟频率检测装置上电之后，mic_clk计数器开始计数；当第一次检测到posedg_en信号，将mic_clk_cnt计数结果输出到mic1寄存器，当第二次检测到posedg_en信号时，将mic_clk_cnt计数结果输出到mic2寄存器，并且清除mic_clk_cnt计数值，重新开始计数；在得知sys1，sys2，mic1，mic2计数后，mic_clk时钟频率＝sys_clk时钟频率*(mic2-mic1)/(sys2-sys1)。

进一步地，所述时钟频率检测装置还包括闸门时钟频率检测模块，闸门时钟频率检测模块作为混频时钟频率检测模块的补充，当sys_clk和mic_clk边沿长时间不对齐时，能够计算mic_clk频率。所述的时钟边沿对其检测模块与所述闸门时钟频率检测模块相连接，所述闸门时钟频率检测模块为所述混频时钟频率检测模块的补充，由于待测时钟相位和频率的未知性，待测时钟和基准时钟可能需要很久才会出现边沿对齐的情况，为了避免时钟频率检测时间过长，通过闸门时间频率检测进行时钟频率计算。

进一步地，系统上电后，启动sys_clk时钟gate_cnt计数器，并且使gate_time闸门信号为1，当gate_cnt计数值为300时停止计数，并且使gate_time闸门信号为0。

进一步地，当sys_clk时钟检测到posedg_en信号时，gate_cnt重置为0，并且gate_time闸门信号也为0。每当sys_clk和mic_clk边沿对齐时，重置闸门时钟频率检测模块，只有在gate_cnt计满300时，闸门时钟频率检测模块才会计算mic_clk的频率，这样闸门时钟频率检测模块和混频时钟频率检测模块就不会冲突。

进一步地，通过两级移位寄存器，将gate_time信号输入，输出gate_time_r1，gate_time_r2,通过将这两个信号逻辑运算输出gate_time的下降沿信号neg_gate，当sys_clk采集到neg_gate信号并且gate_cnt计数为300时，输出sys_clk计数结果为sys_clk3。

进一步地，gate_time信号经过跨时钟处理，由sys_clk时钟域输入到mic_clk时钟域，得到mic_gate_time信号，当mic_gate_time信号为1时，mic_clk计数器开始计数，当采集到mic_gate_time下降沿时停止计数，输出mic_clk计数结果为mic_clk3，mic_clk频率＝sys_clk频率*(mic_clk3/sys_clk3)。

进一步地，混频时钟频率检测模块和闸门时钟频率检测模块同时工作，当混频时钟频率检测模块很久没有接收到所述基准时钟和待测时钟的边沿对齐信号时，所述闸门时钟检测模块能够辅助进行频率检测，但是闸门时钟检测模快不是在时钟边沿对齐的时候进行检测，所以精准性不如混频时钟频率检测模块。

本发明的有益效果是：本发明通过时钟边沿对齐检测模块输出时钟边沿对齐信号，在时钟边沿对其时进行时钟计数，解决了传统时钟频率计算时一个时钟频率误差的问题，并且本发明为数字电路设计，可移植性高，实现简单，解决了模拟电路实现复杂，可配置性差，通用性差的问题。

附图说明

为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本发明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。

图1是本发明实施例提供的时钟频率检测装置的结构示意图；

图2是本发明实施例提供的时钟频率检测装置的工作流程示意图；

图3是本发明实施例中基于时钟频率检测装置的仿真结果示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个或两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。此外，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

如图1所示，本实施例提供一种基于时钟边沿对齐检测的时钟频率检测装置，包括：异步复位同步释放模块，自适应时钟分频模块，时钟边沿对齐检测模块，混频时钟频率检测模块，以及闸门时钟频率检测模块。其中，异步复位同步释放模块能够使复位信号释放的时候满足时钟的时序要求，寄存器输出不容易出现亚稳态。如果复位信号在时钟的边沿释放，寄存器会导致翻转错误或者亚稳态，并且复位信号容易受到毛刺影响；其中，自适应时钟分频模块能够将待测时钟进行自适应分频，使待测时钟分频与基准时钟相适应，能够提升频率检测测精准性，通过在固定的时间内，对基准时钟sys_clk和待测时钟mic_clk进行计数，判断基准时钟和待测时钟之间的差值，通过差值来使用二分频、三分频、四分频或者五分频电路；其中，时钟边沿对齐检测模块，能够在待测时钟和基准时钟的边沿对齐时进行检测和计数，输出基准时钟和带待测时钟计数开始和结束的标志；其中，混频时钟频率检测和闸门时钟频率检测模块在基准时钟和待测时钟边沿对齐时计算时钟个数，待测时钟频率＝基准时钟频率*(待测时钟计数/基准时钟计数)。该时钟频率检测装置能够在待测时钟和基准时钟对齐时进行时钟频率检测计算，降低了传统数字频率检测过程中由于时钟无法对齐时造成的频率计算误差，在一些高精度计算时钟频率领域具有重大意义。

参见图1，在一些实施例中，混频时钟频率检测模块包括跨时钟域处理模块计数器和算术运算单元模块，跨时钟域处理模块包括sys_clk跨时钟处理模块和mic_clk跨时钟处理模块，计数器包括sys_clk计数器和mic_clk计数器。

在本申请的一个实施例中，自适应时钟分频模块，将输入的待测时钟i_mic_clk进行分频，在系统开始工作后，sys_clk时钟和i_mic_clk时钟开始计数，当sys_clk时钟计数结果为3000时停止计数，输出stop_sys信号，该信号作为i_mic_clk计数器结束计数的标志，通过跨时钟域处理，将stop_sys信号输入到i_mic_clk时钟域，当i_mic_clk计数器接收到stop_sys信号后停止计数，记录i_mic_clk的技术结果m1，如果m1小于250时则i_mic_clk不分频，如果m1大于250，小于500时，i_mic_clk进行2分频，如果m1大于500，小于750时，i_mic_clk进行3分频，如果m1大于750，小于1000时，i_mic_clk进行4分频，如果m1大于1000，i_mic_clk进行5分频。

在本申请的一个实施例中，时钟边沿对齐检测模块，时钟边沿对齐检测模块利用高频率时钟ped_clk对sys_clk和mic_clk时钟边沿进行观测，生成posedge_en信号。ped_clk时钟频率大于sys_clks时钟频率和mic_clk时钟频率。

在本申请的一个实施例中，时钟边沿对齐检测模块，sys_clk和mic_clk时钟在ped_clk时钟下进行两级移位寄存，生成sys_clk_r1，sys_clk_r2，mic_clk_r1,mic_clk_r2信号，将这四个信号进行逻辑运算得到sys_clk时钟的上升沿pos_sys信号和mic_clk时钟的上升沿pos_mic信号，当ped_clk检测到pos_sys时，打开计数器pos_cnt进行计数，当ped_clk检测到pos_mic时停止pos_cnt计数，当pos_cnt计数结果小于等于1时，则认为sys_clk和mic_clk边沿对齐，posedg_en信号为1，否则podege_en信号为0。

在本申请的一个实施例中，sys_clk和mic_clk跨时钟域处理模块，posedg_en信号来自ped_clk，要将posedg_en信号传输至sys_clk和mic_clk系统，需要进行跨时钟处理，可以通过握手协议来达成，但由于ped_clk信号时钟频率大于sys_clk和mic_clk频率，所以posedg_en信号的产生间隔不能太短，否则mic_clk和sys_clk时钟无法采集到posedg_en信号，每两个posedg_en信号产生应该间隔至少5个mic_clk和sys_clk周期。

在本申请的一个实施例中，sys_clk计数器模块中，当系统上电之后，sys_clk计数器开始计数。当第一次检测到posedg_en信号，将sys_clk_cnt计数结果输出到sys1，当第二次检测到posedg_en信号时，将sys_clk_cnt计数结果输出到sys2，并且清除sys_clk_cnt计数值，重新开始计数。

在本申请的一个实施例中，mic_clk计数器模块中，系统上电之后，mic_clk计数器开始计数。当第一次检测到posedg_en信号，将mic_clk_cnt计数结果输出到mic1，当第二次检测到posedg_en信号时，将mic_clk_cnt计数结果输出到mic2，并且清除mic_clk_cnt计数值，重新开始计数。

在本申请的一个实施例中，算术运算单元模块，在得知sys1，sys2，mic1，mic2计数后，mic_clk时钟频率＝sys_clk时钟频率*(mic2-mic1)/(sys2-sys1)。如图3所示，fc_mic_temp1为混频时钟频率检测模块的mic_clk频率的检测结果，图3所示，mic_clk的周期为101000ns，mic_clk的频率fc＝9900Hz，与混频时钟频率检测的结果fc_mic_temp1相同。

在本申请的一个实施例中，闸门时钟频率检测模块，如图2流程图所示，当sys_clk和mic_clk边沿对齐时，闸门时钟检测模块不进行计算mic_clk的频率，当系统上电后，启动sys_clk时钟gate_cnt计数器，并且使gate_time闸门信号为1，当gate_cnt计数值为300时停止计数，并且使gate_time闸门信号为0，每当sys_pos信号为1时，重置gate_cnt计数，也就是说在gate_cnt在计数的过程中，如果发生了sys_clk和mic_clk边沿对齐，则重置gate_cnt计数，只有当gate_cnt计满300时才进行mic_clk时钟频率计算。

在本申请的一个实施例中，闸门时钟频率检测模块，通过两级移位寄存器，将gate_time信号输入，输出gate_time_r1，gate_time_r2,通过将这两个信号逻辑运算输出gate_time的下降沿信号neg_gate，当sys_clk采集到neg_gate信号的时候，输出sys_clk计数结果为sys_clk3，gate_time信号经过跨时钟处理，由sys_clk时钟域输入到mic_clk时钟域，得到mic_gate_time信号，当mic_gate_time信号为1时，mic_clk计数器开始计数，当采集到mic_gate_time下降沿时停止计数，输出mic_clk计数结果为mic_clk3，mic_clk频率＝sys_clk频率*(mic_clk3/sys_clk3)。

申请实施例中闸门时钟频率检测模块，如图1所示，图中fc_mic_temp2的计算结果为闸门时钟频率检测模块的检测结果，fc_mic_temp2＝9923Hz，显而易见闸门时钟频率检测模块的误差大于混频时钟频率检测模块，因此闸门时钟频率检测作为混频时钟频率检测的补充，能够加快时钟频率的速度，不至于太长时间没有结果输出。

通过以上实例描述，具有时钟边沿对齐技术的时钟频率检测模块，与传统的时钟频率检测相比具有很高的精准性，能够广泛应用在片上系统以及数字信号处理中，在安全芯片产品中，频率检测模块作为安全传感器之一，对于芯片安全防护体系有着很重要的意义。

在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施方式，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

以上是对本发明的较佳实施进行了具体说明，但本发明并不限于上述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，包括：异步复位同步释放模块、自适应时钟分频模块、时钟边沿对齐检测模块和混频时钟频率检测模块；

异步复位信号通过所述异步复位同步释放模块，将具有时钟同步的复位信号输入所述自适应时钟分频模块、时钟边沿对齐检测模块和混频时钟频率检测模块，所述自适应时钟分频模块和所述时钟边沿对齐检测模块相连接，所述时钟边沿对齐检测模块与所述混频时钟频率检测模块相连接；

其中，所述自适应时钟分频模块，将输入的待测时钟i_mic_clk进行分频，通过基准时钟sys_clk和i_mic_clk的频率比值进行自适应分频，输出分频后的待测时钟mic_clk；

所述时钟边沿对齐检测模块，在sys_clk和mic_clk的边沿对齐时输出边沿对齐信号posedg_en，作为所述混频时钟频率检测模块的控制输入信号；

所述混频时钟频率检测模块，在sys_clk和mic_clk时钟边沿第一次对齐时开始进行sys_clk时钟和mic_clk时钟计数，sys_clk计数结果为sys1，mic_clk计数结果为mic1，在第二次检测到posedg_en信号时，停止sys_clk和mic_clk信号的计数，sys_clk计数结果为sys2，mic_clk计数结果为mic2，mic_clk时钟频率＝sys_clk时钟频率*(mic2-mic1)/(sys2-sys1)。

2.根据权利要求1所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，为了使异步复位信号能够与基准时钟同步，且不容易受到毛刺的影响，将异步复位信号通过两级移位寄存器，移位寄存器的输入接高电平，异步复位信号接移位寄存器的复位端，输出信号是与时钟进行同步的复位信号。

3.根据权利要求1所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，所述时钟边沿对齐检测模块利用高频率时钟ped_clk对sys_clk和mic_clk时钟边沿进行观测，生成边沿对齐信号posedge_en；其中ped_clk时钟频率大于sys_clks时钟频率和mic_clk时钟频率。

4.根据权利要求3所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，sys_clk和mic_clk通过ped_clk时钟两级移位寄存器，生成sys_clk_r1，sys_clk_r2，mic_clk_r1,mic_clk_r2信号，将这四个信号进行逻辑运算得到sys_clk时钟的上升沿pos_sys信号和mic_clk时钟的上升沿pos_mic信号；

当ped_clk检测到pos_sys时，打开计数器pos_cnt进行计数，当ped_clk检测到pos_mic时停止pos_cnt计数，当pos_cnt计数结果小于等于1时，则认为sys_clk和mic_clk边沿对齐，posedg_en信号为1，否则posedge_en为0。

5.根据权利要求4所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，posedg_en信号来自ped_clk，要将posedg_en信号传输至sys_clk和mic_clk系统，需要进行跨时钟处理，通过握手协议来达成，但由于ped_clk信号时钟频率大于sys_clk和mic_clk频率，所以posedg_en信号的产生间隔不能太短，否则mic_clk和sys_clk时钟无法采集到posedg_en信号，每两个posedg_en信号产生应该间隔至少50个sys_clk周期，虽然mic_clk时钟频率未知，但是通过自适应时钟分频模块，能够将i_mic_clk分频至sys_clk时钟频率的十分之一，又因为podedge_en信号产生间隔至少为5个mic_clk时钟周期时，posedge_en信号才能被mic_clk采集到，所以当posedge_en信号的产生间隔为50个sys_clk周期时，posedge_en信号跨时钟传播才不会漏采，频率计算也不会出现错误。

6.根据权利要求1所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，所述混频时钟频率检测模块，当时钟频率检测装置上电之后，sys_clk计数器开始计数；当第一次检测到posedg_en信号，将sys_clk_cnt计数结果输出到sys1寄存器，当第二次检测到posedg_en信号时，将sys_clk_cnt计数结果输出到sys2寄存器，并且清除sys_clk_cnt计数值，重新开始计数；

为了将第一次边沿对齐和第二次边沿对其区分开，避免sys2-sys1出现负数情况，通过对posedg_en信号进行计数，通过一个两比特计数器cnt_pos，每当检测到基准时钟和待测时钟对齐时，该计数器加一，当计数结果为2时，若再次检测到边沿对齐信号，cnt_pos复位为1，这样就能将第一次边沿对齐和第二次边沿对齐区分开。

7.根据权利要求6所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，时钟频率检测装置上电之后，mic_clk计数器开始计数；当第一次检测到posedg_en信号，将mic_clk_cnt计数结果输出到mic1寄存器，当第二次检测到posedg_en信号时，将mic_clk_cnt计数结果输出到mic2寄存器，并且清除mic_clk_cnt计数值，重新开始计数；在得知sys1，sys2，mic1，mic2计数后，mic_clk时钟频率＝sys_clk时钟频率*(mic2-mic1)/(sys2-sys1)。

8.根据权利要求1所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，所述时钟频率检测装置还包括闸门时钟频率检测模块，所述闸门时钟频率检测模块作为混频时钟频率检测模块的补充，当sys_clk和mic_clk边沿长时间不对齐时，能够计算mic_clk频率。

9.根据权利要求8所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，时钟频率检测装置上电后，启动sys_clk时钟gate_cnt计数器，并且使gate_time闸门信号为1，当gate_cnt计数值为300时停止计数，并且使gate_time闸门信号为0；

当sys_clk时钟检测到posedg_en信号时，gate_cnt重置为0，并且gate_time闸门信号也为0；每当sys_clk和mic_clk边沿对齐时，重置闸门时钟频率检测模块，只有在gate_cnt计满300时，闸门时钟频率检测模块才会计算mic_clk的频率，这样闸门时钟频率检测模块和混频时钟频率检测模块就不会冲突；

通过两级移位寄存器，将gate_time信号输入，输出gate_time_r1，gate_time_r2，通过将这两个信号逻辑运算输出gate_time的下降沿信号neg_gate，当sys_clk采集到neg_gate信号并且gate_cnt计数为300时，输出sys_clk计数结果为sys_clk3；

gate_time信号经过跨时钟处理，由sys_clk时钟域输入到mic_clk时钟域，得到mic_gate_time信号，当mic_gate_time信号为1时，mic_clk计数器开始计数，当采集到mic_gate_time下降沿时停止计数，输出mic_clk计数结果为mic_clk3，mic_clk频率＝sys_clk频率*(mic_clk3/sys_clk3)。

10.根据权利要求8所述的一种基于时钟边沿对齐检测的时钟频率检测装置，其特征在于，所述混频时钟频率检测模块和所述闸门时钟频率检测模块同时工作，当所述混频时钟频率检测模块在预设时间内没有接收到所述基准时钟和待测时钟的边沿对齐信号时，所述闸门时钟检测模块辅助进行频率检测。