CN118282375A - 一种基于通用管脚选择芯片工作模式的方法 - Google Patents

Abstract

本发明公开了一种基于通用管脚选择芯片工作模式的方法，涉及IC设计技术领域，解决了IC管脚成本较高的技术问题，其技术方案要点是使用两个非悬空的通用管脚分别作为CLK输入脚P2和DATA输入脚P1，上电时，在上电复位电路产生的复位信号POR的下降沿和延时电路产生的延时信号DLY的上升沿之间的时间窗口内，数据接收电路接收编码数据组，在比较电路中对接收到的编码数据组与固定数据组进行比较，如果两者相同则选择线SEL输出高电平否则SEL输出低电平。可用选择线SEL选择芯片的测试模式或工作模式，即完成了通用管脚选择芯片的测试模式或工作模式的目的。延时信号DLY的上升沿之后，通用管脚可为其他功能使用，无需额外硬件开销，减小了IC面积而降低了IC成本。

Description

一种基于通用管脚选择芯片工作模式的方法

技术领域

本申请涉及IC设计技术领域，尤其涉及一种基于通用管脚选择芯片工作模式的方法。

背景技术

IC处在工作模式下时，按照设计要求进行工作。但为了保证IC能正常工作，在应用前需要对IC线路进行测试，挑出没有缺陷的IC，测试时IC工作在测试模式下。因此需要对IC的测试模式和工作模式进行选择。

设计中为了保证测试模式和工作模式互不干扰，通常要用IC的管脚来实现测试模式和工作模式的选择。典型的，用专用测试管脚来进行测试模式或工作模式的选择，故此管脚必然造成IC面积增大、IC成本增加且作用单一，例如用专用管脚来进行测试模式和工作模式的选择，这必然造成IC面积增大、IC成本增加；再如与其他功能一起复用某个管脚，这容易造成此管脚使用变得复杂，甚至造成功能混乱。一般地，常见IC管脚包括：

专用IC管脚：IC设计中为实现某一功能而专门设置的管脚，不能分配给其他功能使用，因缺乏灵活性而不被推荐大量使用。

通用IC管脚：区别于专用IC管脚，可在IC应用时被灵活地配置，即同一个管脚能被多个功能复用，节省了硬件资源，因有效降低了IC成本而被广泛使用。

IC是许多产品的控制单元和执行单元，随着技术发展，产品的电气化和智能化程度越来越高，产品中采用的IC数量越来越多、同时IC采用的工艺越来越先进，使IC在整个产品中的成本占比越来越大，通过各种方式降低IC的成本已刻不容缓。IC的每个管脚都会占用一定的面积(即IC的管脚成本)，减少IC管脚数量是减少IC面积、降低IC成本的有效方法之一。如何进一步降低IC管脚成本是本申请将要解决的问题。

发明内容

本申请提供了一种基于通用管脚选择芯片工作模式的方法，其技术目的是降低IC管脚成本。

本申请的上述技术目的是通过以下技术方案得以实现的：

一种基于通用管脚选择芯片工作模式的方法，该方法通过一个IC实现，该IC包括第一通用管脚、第二通用管脚、上电复位电路、延时电路、数据接收电路、比较电路、时钟开关电路和一个输出端口，该方法包括：

IC上电时，上电复位电路产生的上电复位信号下降沿和延时电路产生的延时信号上升沿之间形成一段时间窗口，在所述时间窗口内时钟开关电路被打开，数据接收电路从第一通用管脚接收编码数据组并将该编码数据组传输至比较电路，在比较电路中将所述编码数据组与比较电路内的固定数据组进行比较，若所述编码数据组与所述固定数据组相同则输出端口输出高电平，否则输出端口输出低电平，通过比较电路输出端口输出的高电平或低电平实现芯片工作模式的选择。

进一步地，所述上电复位信号的高电平用于对延时电路和数据接收电路进行复位；延时电路被复位后，延时信号被拉成低电平，使得时钟开关电路被打开，则第二通用管脚上的CLK信号通过时钟开关电路传递到数据接收电路。

进一步地，所述上电复位信号的下降沿到来后，对延时电路和数据接收电路的复位进行解除，则延时电路开始延时，数据接收电路开始从第一通用管脚接收编码数据组。

进一步地，所述延时电路包括m个第一寄存器，每个寄存器接收来自第二通用管脚上的CLK信号，第一个第一寄存器采样输入端上的高电平在CLK信号的驱动下依次向后续第一寄存器传递，最终传递至最后一个第一寄存器的输出端口上，随即延时信号产生了上升沿。

进一步地，所述数据接收电路包括n+1个第二寄存器，所述数据接收电路在每个CLK信号上升沿对编码数据组进行采集，并将采集到的编码数据组依次传递到第二寄存器中，并将每个第二寄存器输出端上的数据通过数据总线输入到比较电路中；其中，CLK信号上升沿的数量与第二寄存器的数量相同。

进一步地，在延时信号上升沿之后，CLK信号停留在高电平，此时时钟开关电路关闭，数据接收电路不再对编码数据组的电平进行采样，后续的编码数据组也无法再继续传输至数据接收电路。

本申请的有益效果在于：本申请所述的基于通用管脚选择芯片工作模式的方法，无需专用测试管脚，使用两个通用管脚分别作为CLK输入脚P2和DATA输入脚P1，上电时，在上电复位电路产生的复位信号POR的下降沿和延时电路产生的延时信号DLY的上升沿之间的时间窗口内，数据接收电路接收编码数据组，在比较电路中对接收到的编码数据组与固定数据组进行比较，如果两者相同则选择线SEL输出高电平否则SEL输出低电平。可用选择线SEL选择芯片的测试模式或工作模式，即完成了通用管脚选择芯片的测试模式或工作模式的目的。延时信号DLY的上升沿之后，通用管脚不再对本申请所涉及的电路有效，即通用管脚被释放并可为其他功能使用，无需额外硬件开销，减小了IC面积而降低了IC成本。

附图说明

图1为本申请实施例中IC的电路示意图；

图2为本申请实施例中上电复位电路的内部示意图；

图3为本申请实施例中延时电路的内部示意图；

图4为本申请实施例中数据接收电路的内部示意图；

图5为本申请实施例中比较电路的内部示意图；

图6为本申请实施例中CLK、CLK1、DATA、POR和DLY的波形和DATA采样示意图；

图中：1-第一通用管脚、第二通用管脚；2-上电复位电路；3-延时电路；4-数据接收电路；5-比较电路；6-时钟开关电路。

具体实施方式

下面将结合附图对本申请技术方案进行详细说明。需要说明的是，本申请中，说明书以及说明书附图中的“标号”是各个器件的“标识”，而并非是对各器件进行“编序”，这些“标号”不表示逻辑位置，只标识物理(相对)位置。

本申请所述的基于通用管脚选择芯片工作模式的方法，包括：IC上电时，上电复位电路产生的上电复位信号下降沿和延时电路产生的延时信号上升沿之间形成一段时间窗口，在所述时间窗口内时钟开关电路被打开，数据接收电路从第一通用管脚接收编码数据组并将该编码数据组传输至比较电路，在比较电路中将所述编码数据组与比较电路内的固定数据组进行比较，若所述编码数据组与所述固定数据组相同则输出端口输出高电平，否则输出端口输出低电平，通过比较电路输出端口输出的高电平或低电平实现芯片工作模式的选择。其中，IC的线路示意图如图1所示，该IC包括第一通用管脚、第二通用管脚、上电复位电路、延时电路、数据接收电路、比较电路、时钟开关电路和一个输出端口。

图1中，通用管脚P1为数据(DATA)管脚P1，通用管脚P2为时钟(CLK)管脚P2，数据接收电路4可通过管脚P1接收编码数据组。

图2为上电复位电路2的内部示意图，上电复位电路2可在上电时产生一个上电复位信号POR，该上电复位信号POR能复位延时电路3和数据接收电路4。延时电路3被复位后，延时信号DLY被拉成低电平，从而打开时钟开关电路6，允许第二通用管脚P2上的CLK信号通过时钟开关电路传递到数据接收电路4的CLK1，即给数据接收电路4施加了CLK信号。上电复位信号POR的下降沿200到来后，将解除对延时电路3和数据接收电路4的复位，延时电路3开始延时，并允许数据接收电路4接收编码数据组。也就是说，上电复位信号POR的下降沿200是解除对延时电路3和数据接收电路4的复位、并接收编码数据组的起始时间。

图3为延时电路3的内部示意图，上电复位信号POR将所有寄存器(3_1、3_2、...、3_m-1、3_m)复位，延时信号DLY随即输出低电平，打开了时钟开关电路6，在CLK信号驱动下寄存器3_1采样其D输入端的1＇b1高电平数据，并将此高电平数据传递到寄存器3_2、再传递到寄存器3_3、...、最后传递到寄存器3_m，最终使DLY输出高电平，延时信号DLY就产生了上升沿300，而上升沿300是关闭时钟开关电路6、停止数据接收电路4接收编码数据组的时间点。

复位信号POR下降沿200和延时信号DLY上升沿300之间形成一个窗口期，即时间窗口，在此时间窗口内允许数据接收电路4通过两个通用管脚(P1和P2)接收编码数据组。仅在此时间窗口内，满足时钟开关电路6被打开、数据接收电路4可从通用管脚P1接收编码数据组这两个必要条件。即只在上电这一特殊时间点且以极小的时间开销内完成测试模式或工作模式的选择，对于IC的工作造成的影响可忽略不计。同时，仅通过通用管脚可完成芯片测试模式和工作模式的选择，无需专用管脚，节省了IC的硬件资源，降低了IC的成本。

图4为数据接收电路4的内部示意图，上电复位信号POR将所有寄存器(4_0、4_1、4_2、...、4_n-1、4_n)复位，在CLK1的时钟驱动下，寄存器4_1在每个CLK1的上升沿6_0、6_1、6_2、...、6_n-1、6_n采集其D输入端的DATA数据电平，并将此DATA数据传递到寄存器4_2、接着传递到寄存器4_3、...、再传递到寄存器4_n-1、最后传递到寄存器4_n，并将各寄存器(4_0、4_1、4_2、...、4_n-1、4_n)输出端Q上的数据通过数据总线DB[n:0]连接到比较电路5中。

延时信号DLY的上升沿300后CLK1的波形就停留在高电平，即关闭了时钟开关电路6，数据接收电路不再采样编码数据组DATA的电平，以后的编码数据再无法继续传入数据接收电路4，即保存并保护了刚接收到的编码数据组。

图5为比较电路5的内部示意图，在比较电路5内，比较电路5包括n+1个同或门(5_0、5_1、5_2、5_3、...、5_n-1、5_n)和k个与门(5/1、...、5/k-1、5/k)和一个固定数据组，每个同或门的管脚A连接数据总线DB[n:0]的其中一根线，固定数据组的各个位(低电平1＇b0或高电平1＇b1)分别连接到每个同或门(5_0、5_1、5_2、5_3、...、5_n-1、5_n)的管脚B上。若同或门上管脚A和管脚B状态相同则同或门输出高电平、若管脚A和管脚B状态不同则同或门输出低电平，若每个同或门的管脚A和管脚B状态相同即每一个同或门都输出高电平，再经过与门5/1、...、5/k-1、5/k后SEL输出高电平，只要有一个同或门的管脚A和管脚B状态不同(即此同或门输出低电平)，经过与门5/1、...、5/k-1、5/k后，SEL就输出低电平。为确保选择线SEL输出高电平，必须确保每一个同或门的管脚A和管脚B的输入状态相同，也就是说固定数据组与输入的编码数据组进行比较，两者相同则选择线SEL为高电平，两者不同则选择线SEL为低电平，此选择线SEL信号可用于选择芯片的测试模式或工作模式。显然，若改变了固定数据组的数据值，编码数据组也要做出同步修改才使SEL为高电平，若一款产品内的固定数据组与另一款产品内的固定数据组不同，则这两款产品对应的编码数据组也不同，即固定数据组与编码数据组具有配对性和唯一性。

时钟开关电路6参见图1，由与门构成，若DLY为低电平，CLK信号能穿过与门到达数据接收电路4的CLK1，即时钟开关打开；若DLY为高电平，CLK不能穿过与门到达数据接收电路4的CLK1，即时钟开关关闭。

CLK、CLK1、DATA、POR和DLY的波形和DATA采样如图6所示，上电时，上电复位信号POR输出高电平，复位延时电路3和数据接收电路4，在POR的下降沿200之后被解除复位，延时信号DLY为低电平则打开时钟开关电路6，CLK信号到达CLK1，数据接收电路4可以在CLK1的驱动下接收编码数据组。DLY的上升沿300之后关闭时钟开关电路6，CLK信号无法到达CLK1，数据接收电路4不能再接收数据，这样POR的下降沿200和延时信号DLY的上升沿300之间形成了一个时间窗口，此时间窗口期内接收电路4在CLK信号CLK1的驱动下对通用管脚P1传输过来的DATA信号进行采样，采样点有6_0、6_1、6_2、...、6_n-1、6_n，上述各采样点采样得到的数据组合成编码数据组。

这样就实现了仅用两个通用管脚选择芯片处于何种工作模式的目标，即通过通用管脚输入CLK信号和DATA信号来控制选择线SEL的电平状态，再用选择线SEL选择芯片进入测试模式或工作模式。典型应用中，选择线SEL的高电平选择芯片进入测试模式；SEL的低电平选择芯片进入工作模式。

综上描述可知，只有在刚上电时，复位信号POR的下降沿200和延时信号DLY的上升沿300形成的时间窗口期内，才允许通过(非悬空的)第一通用管脚P1设置选择线SEL的电平状态。在延时信号DLY的上升沿300后，通用管脚P1和通用管脚P2这两个管脚资源被释放，即在以后的所有时间内通用管脚P1和通用管脚P2都可以为其他功能使用，节省了硬件资源、降低了IC成本。

以上为本申请示范性实施例，本申请的保护范围由权利要求书及其等效物限定。

Claims (6)

1.一种基于通用管脚选择芯片工作模式的方法，其特征在于，该方法通过一个IC实现，该IC包括第一通用管脚、第二通用管脚、上电复位电路、延时电路、数据接收电路、比较电路、时钟开关电路和一个输出端口，该方法包括：

IC上电时，上电复位电路产生的上电复位信号下降沿和延时电路产生的延时信号上升沿之间形成一段时间窗口，在所述时间窗口内时钟开关电路被打开，数据接收电路从第一通用管脚接收编码数据组并将该编码数据组传输至比较电路，在比较电路中将所述编码数据组与比较电路内的固定数据组进行比较，若所述编码数据组与所述固定数据组相同则输出端口输出高电平，否则输出端口输出低电平，通过比较电路输出端口输出的高电平或低电平实现芯片工作模式的选择。

2.如权利要求1所述的方法，其特征在于，所述上电复位信号的高电平用于对延时电路和数据接收电路进行复位；延时电路被复位后，延时信号被拉成低电平，使得时钟开关电路被打开，则第二通用管脚上的CLK信号通过时钟开关电路传递到数据接收电路。

3.如权利要求2所述的方法，其特征在于，所述上电复位信号的下降沿到来后，对延时电路和数据接收电路的复位进行解除，则延时电路开始延时，数据接收电路开始从第一通用管脚接收编码数据组。

4.如权利要求3所述的方法，其特征在于，所述延时电路包括m个第一寄存器，每个寄存器接收来自第二通用管脚上的CLK信号，第一个第一寄存器采样输入端上的高电平在CLK信号的驱动下依次向后续第一寄存器传递，最终传递至最后一个第一寄存器的输出端口上，随即延时信号产生了上升沿。

5.如权利要求4所述的方法，其特征在于，所述数据接收电路包括n+1个第二寄存器，所述数据接收电路在每个CLK信号上升沿对编码数据组进行采集，并将采集到的编码数据组依次传递到第二寄存器中，并将每个第二寄存器输出端上的数据通过数据总线输入到比较电路中；其中，CLK信号上升沿的数量与第二寄存器的数量相同。

6.如权利要求5所述的方法，其特征在于，在延时信号上升沿之后，CLK信号停留在高电平，此时时钟开关电路关闭，数据接收电路不再对第一通用管脚和第二通用管脚进行采样，后续的编码数据组无法再继续传输至数据接收电路,第一通用管脚和第二通用管脚被释放。