CN118280729A - 多层电子组件 - Google Patents

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Abstract

本公开提供一种多层电子组件。所述多层电子组件包括：主体，包括电容形成部、第一覆盖部和第二覆盖部，在所述电容形成部中，多个介电层与多个内电极在第一方向上交替设置，所述第一覆盖部设置在所述电容形成部在所述第一方向上的一个表面上并包括介电层，所述第二覆盖部设置在所述电容形成部在所述第一方向上的另一表面上并包括介电层；以及外电极，设置在所述主体上，其中，在最靠近所述第一覆盖部或所述第二覆盖部设置的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.0230，并且在所述多个内电极中的至少一个内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066。

Description

多层电子组件
本申请要求于2022年12月29日在韩国知识产权局提交的第10-2022-0189483号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种多层电子组件。
背景技术
多层陶瓷电容器(MLCC，一种多层电子组件)可以是安装在各种电子产品(诸如包括液晶显示器(LCD)、等离子体显示面板(PDP)等的图像显示装置、计算机、智能电话或移动电话)中的任意电子产品的印刷电路板上的片式电容器，用于在其中充电或从其放电。
多层陶瓷电容器具有小尺寸，实现高电容，并且容易安装，因此可用作各种电子装置的组件。随着各种电子装置(诸如计算机、移动装置等)中的每种具有减小的尺寸和更高的输出，对具有减小的尺寸和更高的电容的多层陶瓷电容器的需求不断增加。
为了实现多层陶瓷电容器的小型化和高电容，应减小介电层和内电极的厚度以增加堆叠的层数。
然而，当介电层变薄时，由于在相同电压下施加的电场增大，因此漏电流可能增加。
此外，与主体的边缘相比，主体的中央部可具有更高含量的残余碳和更高含量的残余硫，并且碳和硫在高温下可快速氧化，以使内电极的表面不稳定，从而降低内电极的连接性。
在这方面，已经尝试通过向内电极或介电层添加Sn以在内电极与介电层之间的界面处形成具有高Sn含量的区域来抑制漏电流并改善内电极的连接性。
然而，当添加Sn时，由于电介质可烧结性增大，在烧结工艺期间介电层在长度方向和宽度方向上可能发生快速收缩，因此，介电层的厚度可能增大，导致电容减小。
因此，需要开发一种能够改善可靠性同时抑制由添加Sn引起的副作用的方法。
发明内容
本公开的一方面在于提供一种具有优异可靠性的多层电子组件。
本公开的一方面在于提供一种具有改善的内电极连接性的多层电子组件。
本公开的一方面在于抑制由于添加Sn引起的副作用(例如，电容减小)。
然而，本公开的目的不限于上述内容，并且在描述本公开的具体实施例的过程中将更容易理解。
根据本公开的一方面，一种多层电子组件包括：主体，包括电容形成部、第一覆盖部和第二覆盖部，在所述电容形成部中，多个介电层与多个内电极在第一方向上交替设置，所述第一覆盖部设置在所述电容形成部在所述第一方向上的一个表面上并且包括介电层，所述第二覆盖部设置在所述电容形成部在所述第一方向上的另一表面上并且包括介电层；以及外电极，设置在所述主体上。如果在所述多个内电极中，最靠近所述第一覆盖部设置的内电极是IE1并且最靠近所述第二覆盖部设置的内电极是IE2，则在IE1的中央部和IE2的中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.0230，并且在所述多个内电极中的至少一个内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066。
附图说明
通过结合附图以及以下具体实施方式，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
图1是示意性地示出根据本公开的实施例的多层电子组件的立体图。
图2是示意性地示出沿图1的线I-I'截取的多层电子组件的截面图。
图3是示意性地示出沿图1的线II-II'截取的多层电子组件的截面图。
图4是示意性地示出根据本公开的实施例的多层电子组件的主体的分解立体图。
图5是示出根据内电极中包括的Sn含量的电容减小的曲线图。
图6是示出根据Sn含量的介电层的厚度变化的曲线图。
图7是图2的区域P的放大图。
图8是示出根据本公开的实施例的制造多层电子组件的方法的示图。
图9是根据本公开的变型示例的多层电子组件的截面图，并且是对应于图2的示图。
图10是根据本公开的另一变型示例的多层电子组件的截面图，并且是对应于图2的示图。
具体实施方式
在下文中，将参考具体示例实施例和附图描述本公开的实施例。然而，本公开的实施例可以以许多不同的形式例示，并且不应被解释为限于本文阐述的具体实施例。提供在此公开的示例实施例以使本领域技术人员更好地理解本公开。在附图中，为了清楚起见，要素的形状和尺寸可能被夸大，并且相同的附图标记将始终用于表示相同或相似的要素。
另外，为了在附图中清楚地描述本公开，省略了与描述无关的内容，并且为了便于描述而任意地示出了附图中所示的每个组件的尺寸和厚度，然而本公开不限于此。另外，使用相同的附图标记描述在相同构思范围内具有相同功能的组件。在整个说明书中，除非另有说明，否则当某个部分“包括”或“包含”某个组件时，这表示不排除其他组件，并且还可包括其他组件。
在附图中，第一方向可被定义为厚度方向(T)，第二方向可被定义为长度方向(L)，并且第三方向可被定义为宽度方向(W)。
多层电子组件
图1是示意性地示出根据本公开的实施例的多层电子组件的立体图。
图2是示意性地示出沿图1的线I-I'截取的多层电子组件的截面图。
图3是示意性地示出沿图1的线II-II'截取的多层电子组件的截面图。
图4是示意性地示出根据本公开的实施例的多层电子组件的主体的分解立体图。
图5是示出根据内电极中包括的Sn含量的电容减小的曲线图。
图6是示出根据Sn含量的介电层的厚度变化的曲线图。
图7是图2的区域P的放大图。
在下文中，将参照图1至图7详细描述根据本公开的实施例的多层电子组件100。
根据本公开的实施例的多层电子组件100可包括：主体110，包括电容形成部Ac、第一覆盖部C1和第二覆盖部C2，在电容形成部Ac中，多个介电层111与多个内电极121和122在第一方向上交替设置，第一覆盖部C1设置在电容形成部在第一方向上的一个表面上并且包括介电层，第二覆盖部C2设置在电容形成部在第一方向上的另一表面上并且包括介电层；以及外电极131和132，设置在主体上。如果在多个内电极121和122中，最靠近第一覆盖部C1设置的内电极是IE1并且最靠近第二覆盖部C2设置的内电极是IE2，则在IE1的中央部和IE2的中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230，并且在多个内电极中的至少一个内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。
当为了小型化和高电容而减薄介电层时，由于在相同电压下施加的电场增大，因此漏电流可能增加。此外，与主体的边缘相比，主体的中央部可具有更高含量的残余碳和更高含量的残余硫，并且碳和硫在高温下可快速氧化，以使内电极的表面不稳定，从而降低内电极的连接性。
在这方面，已经尝试通过向内电极或介电层添加Sn以在内电极和介电层之间的界面上形成具有高Sn含量的区域来抑制漏电流并改善内电极的连接性。当添加Sn时，由于电介质可烧结性增大，在烧结工艺期间介电层在长度方向和宽度方向上可能发生快速收缩，因此，介电层的厚度可能增大，导致电容减小。
根据本公开的实施例，在通过增加与覆盖部C1和C2相邻的IE1和IE2的Sn含量来确保可靠性的同时，可减少与覆盖部C1和C2间隔开的内电极的Sn含量以抑制电容的减小。
在下文中，将详细描述根据本公开的实施例的多层电子组件100的每个组件。
在主体110中，介电层111与内电极121和122可交替堆叠。
尽管主体110的具体形状没有特别限制，但是如图1至图3所示，主体110可具有六面体形状或与六面体形状类似的形状。由于在烧结工艺期间包括在主体110中的陶瓷粉末颗粒的收缩，主体110可不具有完美的直六面体形状，而是可大体上具有六面体的形状。
主体110可包括在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在第二方向上彼此相对的第三表面3和第四表面4以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在第三方向上彼此相对的第五表面5和第六表面6。
由于边缘区域没有设置与介电层111叠置的内电极121或122，因此由于内电极121或122的厚度而出现台阶差，从而，当基于第一表面或第二表面观察时，将第一表面连接到第三表面和第四表面的拐角和/或将第二表面连接到第三表面和第四表面的拐角具有朝向主体110的在第一方向上的中央收缩的形状。可选地，由于主体在烧结工艺期间的收缩行为，因此当基于第一表面或第二表面观察时，将第一表面1连接到第三表面3、第四表面4、第五表面5和第六表面6的拐角和/或将第二表面2连接到第三表面3、第四表面4、第五表面5和第六表面6的拐角可具有朝向主体110的在第一方向上的中央收缩的形状。可选地，为了防止剥离缺陷等，可通过执行单独的工艺使连接主体110的每个表面的拐角圆化，从而将第一表面连接到第三表面至第六表面的拐角和/或将第二表面连接到第三表面至第六表面的拐角具有圆化的形状。
为了抑制由内电极121和122导致的台阶差，可通过以下方式来形成边缘部114和115：在形成堆叠体之后，可切割堆叠体以使内电极从电容形成部Ac的在第三方向(宽度方向)上的两个侧表面暴露，然后在电容形成部Ac的在第三方向(宽度方向)上的两个侧表面上堆叠单个介电层或者两个或更多个介电层。在这种情况下，将第一表面连接到第五表面和第六表面的部分以及将第二表面连接到第五表面和第六表面的部分可不具有收缩形状。
形成主体110的多个介电层111可处于烧结状态，并且相邻的介电层111可被一体化，使得在不使用扫描电子显微镜(SEM)的情况下，难以识别相邻介电层之间的边界。
根据本公开的实施例，用于形成介电层111的原材料没有具体限制，只要可获得足够的电容即可。例如，可使用钛酸钡基材料、铅复合钙钛矿基材料、钛酸锶基材料等。钛酸钡基材料可包括BaTiO3基陶瓷粉末，并且BaTiO3基陶瓷粉末的示例可包括BaTiO3或者其中钙(Ca)、锆(Zr)等部分固溶在BaTiO3等中的(Ba1-xCax)TiO3(0<x<1)、Ba(Ti1-yCay)O3(0<y<1)、(Ba1-xCax)(Ti1-yZry)O3(0<x<1，0<y<1)、Ba(Ti1-yZry)O3(0<y<1)等。
根据本公开的目的，可将各种陶瓷添加剂、有机溶剂、粘合剂、分散剂等添加到粉末(诸如钛酸钡(BaTiO3)粉末等)中作为用于形成介电层111的原材料。
介电层111的平均厚度td不需要特别限制。
通常，当介电层形成得很薄以具有小于0.6μm的厚度时，特别地，当介电层的厚度小于等于0.37μm时，可能存在可靠性劣化的风险。
根据本公开的实施例，由于可通过控制与覆盖部C1和C2相邻的IE1和IE2的Sn含量来改善可靠性，因此即使当介电层111中的至少一个的平均厚度小于等于0.37μm时，也可确保优异的可靠性。
因此，当介电层111中的至少一个的平均厚度小于等于0.37μm时，根据本公开的可靠性改善效果可更显著。
介电层111的平均厚度td可指设置在第一内电极121和第二内电极122之间的介电层111的平均厚度。
介电层111的平均厚度可从通过用扫描电子显微镜(SEM)以10,000的放大倍数扫描主体110在长度方向和厚度方向(L-T平面)上的截面而获得的图像来测量。更具体地，可通过在扫描图像中的在长度方向上的三十(30)个等间隔点处测量一(1)个介电层的厚度来确定介电层111的平均厚度。可在电容形成部Ac中指定三十(30)个等间隔点。此外，当将平均厚度的测量扩展到十(10)个介电层时，介电层的平均厚度可更一般化。
主体110可包括：电容形成部Ac，在电容形成部Ac中，多个介电层111与多个内电极121和122在第一方向上交替设置；第一覆盖部C1，设置在电容形成部的在第一方向上的一个表面上并包括介电层；以及第二覆盖部C2，设置在电容形成部的在第一方向上的另一表面上并包括介电层。
电容形成部Ac可以是有助于电容器的电容形成的部分，并且可通过重复地堆叠多个第一内电极121和多个第二内电极122且使介电层111介于第一内电极121和第二内电极122之间而形成。
第一覆盖部C1和第二覆盖部C2可通过在厚度方向上分别在电容形成部Ac的上表面和下表面上堆叠单个介电层或者两个或更多个介电层来形成，并且可基本上起到防止由于物理应力或化学应力而对内电极造成损坏的作用。
第一覆盖部C1和第二覆盖部C2不包括内电极，并且可包括与介电层111的材料相同的材料。例如，覆盖部C1和C2的介电层以及电容形成部Ac的介电层111不一定需要利用相同的材料形成，并且可根据需要包括不同的材料。第一覆盖部C1和第二覆盖部C2可包括陶瓷材料，并且可包括例如钛酸钡(BaTiO3)基陶瓷材料。
覆盖部C1和C2中的每个的平均厚度不需要特别限制。为了更容易地实现多层电子组件的小型化和高电容，覆盖部C1和C2中的每个的平均厚度tc可小于等于15μm。例如，第一覆盖部C1的平均厚度tc可小于等于15μm，并且第二覆盖部C2的平均厚度tc也可小于等于15μm。另外，根据本公开的实施例，由于可通过控制与覆盖部C1和C2相邻的IE1和IE2的Sn含量来改善可靠性，因此即使当覆盖部C1和C2中的每个的平均厚度tc小于等于15μm时，也可确保优异的可靠性。
覆盖部C1和C2中的每个的平均厚度tc可表示第一方向上的尺寸，并且可以是在电容形成部Ac的上方或下方的五(5)个等间隔点处测量的第一方向上的尺寸的平均值。
另外，边缘部114和115可设置在电容形成部Ac的侧表面上。
边缘部114和115可包括设置在电容形成部Ac的一个侧表面上的第一边缘部114和设置在电容形成部Ac的另一侧表面上的第二边缘部115。例如，边缘部114和115可设置在电容形成部Ac的在宽度方向上的两个侧表面上。
如图3所示，边缘部114和115可指在主体110的在宽度方向-厚度方向(W-T)切割的截面中，第一内电极121和第二内电极122的两端与主体110的外表面之间的区域。
边缘部114和115可基本上用于防止由于物理应力或化学应力而对内电极的损坏。
边缘部114和115可通过将用于形成内电极的导电膏涂敷在陶瓷生片的除了要形成边缘部的区域之外的区域来制备。
另外，为了抑制由内电极121和122引起的台阶差，可通过以下方式来形成边缘部114和115：在形成堆叠体之后，切割堆叠体以使内电极暴露于电容形成部Ac的在第三方向上的两个侧表面，然后在电容形成部Ac的在第三方向(宽度方向)上两个侧表面上堆叠单个介电层或者两个或更多个介电层。
边缘部114和115的宽度没有特别限制。边缘部114和115中的每个的平均宽度可小于等于15μm，以更容易地实现多层电子组件的小型化和高电容。另外，根据本公开的实施例，由于可通过控制与覆盖部C1和C2相邻的IE1和IE2的Sn含量来改善可靠性，因此即使当边缘部114和115中的每个的平均宽度小于等于15μm时，也可确保优异的可靠性。
边缘部114和115中的每个的平均宽度可表示边缘部114和115中的每个在第三方向上的平均尺寸，并且可以是在电容形成部Ac的侧表面上的五(5)个等间隔点处测量的边缘部114和115中的每个在第三方向上的尺寸的平均值。
内电极121和122可与介电层111交替地堆叠。
内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替地设置成彼此相对，且介电层111介于第一内电极121和第二内电极122之间，并且可分别从主体110的第三表面3和第四表面4暴露。
第一内电极121可与第四表面4间隔开并且从第三表面3暴露，并且第二内电极122可与第三表面3间隔开并且从第四表面4暴露。第一外电极131可设置在主体的第三表面3上并连接到第一内电极121，并且第二外电极132可设置在主体的第四表面4上并连接到第二内电极122。
例如，第一内电极121可与第一外电极131连接而不与第二外电极132连接，并且第二内电极122可与第二外电极132连接而不与第一外电极131连接。因此，第一内电极121可形成为与第四表面4间隔开预定距离，并且第二内电极122可形成为与第三表面3间隔开预定距离。
在这种情况下，第一内电极121和第二内电极122可通过介于其间的介电层111彼此电分离。
根据本公开的实施例，如果在多个内电极121和122中，最靠近第一覆盖部C1设置的内电极是IE1并且最靠近第二覆盖部C2设置的内电极是IE2，则在IE1的中央部和IE2的中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230，并且在多个内电极121和122中的除了IE1和IE2之外的至少一个内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。
图5是示出根据内电极中包括的Sn含量的电容减小的曲线图。图6是示出根据Sn含量的介电层的厚度变化的曲线图。图5和图6示出了主体中包括的所有内电极具有相同含量的Sn的情况，并且X轴是在内电极中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比。可以看出，随着Sn/(Ni+Sn)的摩尔比增大，电容逐渐减小，并且介电层的厚度逐渐增大。
与覆盖部C1和C2相邻的IE1和IE2可比位于主体的中央部中的内电极更容易渗透水分，可最更容易受到外部环境的影响，因此可对可靠性具有最大影响。因此，在本公开中，可通过将在IE1的中央部和IE2的中央部中测量的Sn/(Ni+Sn)的摩尔比控制为大于等于0.00160且小于等于0.0230来改善可靠性。当在IE1的中央部和IE2的中央部中测量的Sn/(Ni+Sn)的摩尔比小于0.00160时，可靠性改善效果可能不足。当在IE1的中央部和IE2的中央部中测量的Sn/(Ni+Sn)的摩尔比超过0.0230时，其中可能包括过量的Sn，其熔点可能太低，并且内电极中的每个的连接性可能劣化。当IE1和IE2中的每个的连接性劣化时，水分等可渗入内电极中的每个断开的区域，导致可靠性降低。
因此，在IE1的中央部和IE2的中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比优选大于等于0.00160且小于等于0.0230，更优选大于等于0.00160且小于等于0.00684，还更优选大于等于0.00330且小于等于0.00684。
另外，可控制多个内电极121和122中的至少一个内电极，使得在其中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066，以抑制由于添加Sn引起的电容减小和介电层的厚度增大。在这种情况下，在中央部中测量的具有小于等于0.00066的Sn/(Ni+Sn)的摩尔比的内电极可具有大于等于0.00010的Sn/(Ni+Sn)的摩尔比，以改善内电极的连接性。
当不存在在中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066的内电极时，电容可能减小并且介电层的厚度可能增大。
在实施例中，在多个内电极121和122中的除了IE1和IE2之外的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。因此，可更有效地抑制由于添加Sn引起的电容减小和介电层的厚度增大，并且可改善内电极的连接性。
内电极121和122的中央部可以是与介电层111的界面间隔20nm或更大的区域。在本公开中，介电层的界面指的是介电层与和其相邻的内电极之间的界面。参照图7，可在与介电层的界面间隔至少20nm的区域PP中测量Sn/(Ni+Sn)的摩尔比。
在实施例中，在内电极121和122中，与介电层111的界面相邻的区域中的Sn含量可以是相应内电极的中央部中的Sn含量的两倍或更多倍。
添加到内电极121和122的Sn可主要分布在与介电层的界面相邻的区域中。因此，可抑制漏电流，并且可更有效地改善内电极的连接性。参照图7，在内电极的导电部分EP中，在与介电层的界面相邻的区域EPb中，Sn含量可显得高，并且在与介电层的界面间隔开的区域EPa中，Sn含量可显得低。
在这种情况下，内电极121和122中的与介电层111的界面相邻的区域EPb可以是距与介电层111的界面5nm以内的区域，并且内电极121和122中的每个的中央部可以是与介电层111的界面间隔20nm或更大的区域。
在实施例中，多个内电极121和122中的除了IE1和IE2之外的内电极可不包括Sn。因此，可几乎不发生由于添加Sn而导致的电容减小和介电层的厚度大。
为了在确保内电极121和122中的每个的连接性大于等于80％的同时抑制由于添加Sn而导致的电容减小和介电层的厚度增大，优选将在除了IE1和IE2之外的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比控制为满足大于等于0.00010且小于等于0.00066。
在实施例中，内电极的连接性可大于80％。在实施例中，IE1和IE2的连接性为80％或更大。
参照图7，IE1可包括两个或更多个导电部分EP，并且可包括在相邻的导电部分EP之间的断开部分DP。例如，参照图7，在IE1的区域P中，内电极的总长度为b，并且四个导电部分EP的长度分别为e1、e2、e3和e4，内电极的连接性可被定义为导电部分的长度之和(e＝e1+e2+e3+e4)相对于IE1的区域P中的内电极的总长度b的比率。
内电极的连接性可从用扫描电子显微镜(SEM)以10,000的放大倍数扫描主体110在第一方向和第二方向上的截面而获得的图像来测量。
为了确保内电极121和122中的每个的连接性大于等于80％，优选将在内电极中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比控制为满足大于等于0.00010且小于等于0.0230。当在内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比小于0.00010时，通过添加Sn改善内电极的连接性的效果可能不足，并且当在内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比超过0.0230时，其中可能包含过量的Sn，其熔点可能太低，并且内电极中的每个的连接性反而可能劣化。
在实施例中，在多个内电极121和122中，在中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066的内电极的数量的比率可大于等于90％。此外，在多个内电极121和122中，在中央部中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00010且小于等于0.00066的内电极的数量的比率可大于等于90％。因此，可更有效地抑制由于添加Sn引起的电容减小和介电层的厚度增大，并且可改善内电极的连接性。
在实施例中，如果电容形成部的与第一覆盖部相邻的区域为K1，电容形成部的与第二覆盖部相邻的区域为K2，并且设置在K1和K2之间的区域为Kc，则在K1和K2中包括的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230，并且在Kc中包括的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。在这种情况下，在Kc中包括的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00010且小于等于0.00066。因此，可更有效地抑制由于添加Sn引起的电容减小和介电层的厚度增大，并且可改善内电极的连接性。
另外，Kc在第一方向上的最大尺寸相对于电容形成部Ac在第一方向上的最大尺寸的比值可大于等于0.9。例如，K1可以为从最上面的内电极的上表面到与最上面的内电极相邻的内电极的上表面之间的区域，K2可以为从最下面的内电极的下表面到与最下面的内电极相邻的内电极的下表面之间的区域，Kc可以为电容形成部的除了K1和K2之外的区域。然而，本发明不限于此，例如，K1和K2内可分别含有两个、三个或更多个的内电极。作为示例，K1在第一方向上的尺寸和K2在第一方向上的尺寸可彼此相同。
内电极121和122中的每个的平均厚度te不需要特别限制。
通常，当内电极中的每个的厚度小于0.6μm时，特别是当内电极中的每个的厚度小于等于0.35μm时，可靠性可能劣化。
根据本公开的实施例，由于可通过控制与覆盖部C1和C2相邻的IE1和IE2的Sn含量来改善可靠性，因此即使当内电极121和122中的至少一个的平均厚度小于等于0.35μm时，也可确保优异的可靠性。
因此，当内电极121和122中的至少一个的平均厚度小于等于0.35μm时，根据本公开的效果可更显著，并且可更容易地实现多层电子组件的小型化和高电容。
内电极121和122中的每个的平均厚度te可指内电极121和122中的每个的平均厚度。
内电极121和122中的每个的平均厚度可从通过用扫描电子显微镜(SEM)以10,000的放大倍数扫描主体110在长度方向和厚度方向(L-T平面)上的截面而获得的图像来测量。更具体地，可通过在扫描图像中的在长度方向上的三十(30)个等间隔点处测量一(1)个内电极的厚度来确定内电极的平均厚度。可在电容形成部Ac中指定三十(30)个等间隔点。此外，当将平均厚度的测量扩展到十(10)个内电极时，内电极中的每个的平均厚度可更一般化。
用于控制每个位置的内电极的Sn含量的方法不需要特别限制。例如，可针对每个位置不同地调节包括在陶瓷生片中的Sn含量，或者可针对每个位置不同地调节包括在用于内电极的膏中的Sn含量，或者可同时应用两种方法。
图8是示出根据本公开的实施例的制造多层电子组件的方法的示图。参照图8，作为具体示例，覆盖部C1和C2可通过以下方法形成：在第一方向上的上部和下部分别堆叠没有涂敷用于内电极的膏的一个或更多个陶瓷生片GS。可通过以下方式在覆盖部C1和C2之间堆叠电容形成部Ac以形成堆叠体：可将涂覆有具有高Sn含量的用于内电极的膏P1的陶瓷生片11在第一方向上设置在第一覆盖部C1下方并且在第一方向上设置在第二覆盖部C2上，并且可在其间设置涂覆有具有低Sn含量或没有Sn含量的用于内电极的膏P2的陶瓷生片12。此后，可切割堆叠体以适合多层电子组件的尺寸，并且可烧结以形成主体，并且可在主体上形成外电极，以制备多层电子组件。
外电极131和132可设置在主体110的第三表面3和第四表面4上。外电极131和132可分别设置在主体110的第三表面3和第四表面4上，并且可包括分别连接到第一内电极121和第二内电极122的第一外电极131和第二外电极132。在这种情况下，外电极131和132可包括延伸到主体110的第一表面、第二表面、第五表面和第六表面中的一个或更多个的带部。
在本实施例中，将描述多层电子组件100具有两个外电极131和132的结构，但是外电极131和132的数量、形状等可取决于内电极121和122的形状，并且可出于其他目的而改变。
外电极131和132可使用诸如金属的任何材料形成，只要它们具有导电性即可，并且可考虑到电特性、结构稳定性等来确定具体的材料，并且外电极131和132还可具有多层结构。
例如，外电极131和132可包括设置在主体110上的电极层131a和132a，以及分别形成在电极层131a和132a上的镀层131b和132b。
作为电极层131a和132a的更具体示例，电极层131a和132a可以是包括导电金属和玻璃的烧结电极或包括导电金属和树脂的树脂基电极。此外，电极层131a和132a可使用镀覆方法形成，或者可使用诸如溅射法、原子层沉积(ALD)等的沉积方法形成。
此外，电极层131a和132a可具有烧结电极和树脂基电极依次形成在主体上的形式。此外，电极层131a和132a可通过将包含导电金属的片材转印到主体上或通过将包含导电金属的片材转印到烧结电极上来形成。
可使用具有优异导电性的材料作为电极层131a和132a中包括的导电金属，但是没有特别限制。例如，导电金属可以是镍(Ni)、铜(Cu)和它们的合金中的至少一种。
镀层131b和132b用于改善安装特性。镀层131b和132b的类型没有特别限制，并且可以是包含Ni、Sn、Pd和它们的合金中的至少一种的镀层，并且镀层131b和132b可形成为多层。
对于镀层131b和132b的更具体的示例，镀层131b和132b可以是Ni镀层或Sn镀层，并且Ni镀层和Sn镀层可依次形成在电极层131a和132a上。可存在依次形成Sn镀层、Ni镀层和Sn镀层的形式。此外，镀层131b和132b可包括多个Ni镀层和/或多个Sn镀层。
多层电子组件100的尺寸不需要特别限制。
为了同时实现小型化和高电容，应当减小介电层的厚度和内电极中的每个的厚度以增加层数。因此，在具有0603尺寸(长度×宽度，0.6mm×0.3mm)或更小尺寸的多层电子组件100中，根据本公开的改善可靠性的效果可能更显著。
因此，当考虑到制造误差、外电极尺寸等，多层电子组件100的长度小于等于0.66mm并且其宽度小于等于0.33mm时，根据本公开的改善可靠性的效果可更显著。在这种情况下，多层电子组件100的长度可表示多层电子组件100在第二方向上的最大尺寸，并且多层电子组件100的宽度可表示多层电子组件100在第三方向上的最大尺寸。
图9是根据本公开的变型示例的多层电子组件100'的截面图，并且是对应于图2的示图。
参照图9，第一覆盖部C1和第二覆盖部C2中的至少一个可包括虚设电极123和124，并且在虚设电极123和124中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230。由于虚设电极123和124不影响电容形成，因此可在不减小电容的情况下进一步改善多层电子组件的可靠性。
在这种情况下，外电极131和132可包括彼此间隔开的第一外电极131和第二外电极132，并且虚设电极123和124可包括连接到第一外电极的第一虚设电极123以及与第一虚设电极间隔开并连接到第二外电极的第二虚设电极124。由于水分等可容易从主体的在第一方向上的上部和下部渗透并且可容易在主体与外电极之间渗透，因此虚设电极123和124形成为分别连接到第一外电极131和第二外电极132的一对，因此可进一步改善可靠性。
图10是根据本公开的另一变型示例的多层电子组件100”的截面图，并且是对应于图2的示图。
参照图10，第一覆盖部C1和第二覆盖部C2都可包括虚设电极123和124，并且在虚设电极123和124中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230。
由于第一覆盖部C1和第二覆盖部C2都包括虚设电极123和124，因此可进一步改善可靠性。
此外，当第一覆盖部C1和第二覆盖部C2都包括虚设电极123和124时，分别在内电极121和122的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。例如，根据本公开的实施例的多层电子组件100”可包括：主体110，包括电容形成部Ac、第一覆盖部C1和第二覆盖部C2，在电容形成部Ac中，多个介电层111与多个内电极121和122在第一方向上交替设置，第一覆盖部C1设置在电容形成部在第一方向上的一个表面上并且包括介电层，第二覆盖部C2设置在电容形成部在第一方向上的另一表面上并且包括介电层；以及外电极131和132，设置在主体上。第一覆盖部C1和第二覆盖部C2可包括虚设电极123和124，在虚设电极123和124中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比可大于等于0.00160且小于等于0.0230，在内电极中的每个的中央部中测量的Sn/(Ni+Sn)的摩尔比可小于等于0.00066。本公开不限于此，并且可包括如上所述的IE1和IE2。
在下文中，将通过实验示例更详细地描述本公开，这可帮助详细理解本公开，但本公开的范围不受实验示例的限制。
(实验示例)
参照图8，通过在第一方向上的上部和下部分别堆叠没有涂敷用于内电极的膏的一个或更多个陶瓷生片GS来形成覆盖部C1和C2。可通过以下方式在覆盖部C1和C2之间堆叠电容形成部Ac以形成堆叠体：将涂覆有用于内电极的膏P1的陶瓷生片11在第一方向上设置在第一覆盖部C1下方并且在第一方向上设置在第二覆盖部C2上，并且在其间设置涂覆有用于具有低Sn含量或没有Sn含量的用于内电极的膏P2的陶瓷生片12。此后，将堆叠体切割成适合多层电子组件的尺寸，并且可烧结堆叠体以形成主体，并且在主体上形成外电极，以制备样品。在这种情况下，调节用于内电极的膏P1，使得在IE1的中央部中测量的Sn/(Ni+Sn)的摩尔比满足下表1，并且调节用于内电极的膏P2，使得在除了IE1和IE2之外的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比满足小于等于0.00066。
对每个测试编号的十(10)个样品测量电容，并且通过在1Vrms的AC电压和1kHz的条件下使用LCR计(LCR计是一种用于测试电感、电容和电阻的仪器)测量电容来获得每个测试数的平均值。将测试编号1*的电容设定为参考值“100％”，并且针对测试编号2*、测试编号3-5以及测试编号7*和8*描述了与测试编号1*的电容的相对值。
对于每个测试编号的十(10)个样品测量平均失效时间(MTTF)，在165℃和7.5V的条件下进行高温负载测试，并且将绝缘电阻变为10kΩ或更小的时间点确定为失效时间，以计算其平均值。
IE1和IE2的Sn/(Ni+Sn)的摩尔比和内电极的连接性通过在第三方向上抛光样品至其中央部以暴露在第一方向和第二方向上的截面并在IE1中测量来确定。如图7所示，在长度方向上在IE1的中央部中测量Sn/(Ni+Sn)的摩尔比，并且通过在区域PP中用STEM-EDS进行Ni和Sn的定量分析来测量，该区域PP是与介电层的界面间隔至少20nm的区域。由于IE1和IE2通过使用膏P1形成，因此IE2的摩尔比Sn/(Ni+Sn)可与IE1的摩尔比Sn/(Ni+Sn)相同。也就是说，由于IE1和IE2通过使用相同的膏P1形成，因此仅在IE1的中央部中测量了表1中的IE1、IE2的Sn/(Ni+Sn)的摩尔比和IE1、IE2的连接性(％)。在表1中，X表示MTTF差，△表示MTTF改善不足，○表示MTTF良好，◎表示MTTF优异。
[表1]
在测试编号2*中，IE1和IE2的Sn/(Ni+Sn)的摩尔比为0.00066，并且内电极的连接性得到改善，但MTTF没有显著变化。因此，可靠性改善效果不足。
在测试编号3至5中，IE1和IE2的Sn/(Ni+Sn)的摩尔比满足大于等于0.00160且小于等于0.0230，证实内电极的连接性为80％或更大并且MTTF大大改善。
在测试编号7*和8*中，IE1和IE2的Sn/(Ni+Sn)的摩尔比超过0.0230，证实熔点太低并且连接性快速降低，因此MTTF也降低。
本公开不受上述实施例和附图的限制，而是旨在由所附权利要求限制。因此，在权利要求中描述的本公开的技术精神的范围内，本领域技术人员可进行各种形式的替换、变型和改变，并且这也将被认为落入本公开的范围内。
另外，表述“实施例”不指示相同的实施例，并且被提供以强调和描述不同的独特特性。上面呈现的实施例不排除与另一实施例的特征组合实现。例如，除非存在与另一实施例中的内容相矛盾的描述，否则即使在一个具体实施例中描述的内容没有在另一实施例中描述，也可将其理解为与另一实施例相关的描述。
本公开中使用的术语可仅用于描述实施例，并且可不旨在限制本公开。在这种情况下，除非上下文另有明确说明，否则单数表述也包括复数表述。
本公开的各种效果之一是根据设置内电极的位置来调节内电极的Sn含量，以改善多层电子组件的可靠性。
本公开的各种效果之一是根据设置内电极的位置来调节内电极的Sn含量，以改善内电极的连接性。
本公开的各种效果之一是根据设置内电极的位置来调节内电极的Sn含量，以抑制由于添加Sn而导致的电容减小。
本公开的各种优点和效果不限于以上描述，并且在描述本公开的具体实施例的过程中将更容易理解。
虽然上面已经示出并描述了示例实施例，但是对于本领域技术人员而言将容易理解的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。

Claims (16)

1.一种多层电子组件，包括：
主体，包括电容形成部、第一覆盖部和第二覆盖部，在所述电容形成部中，多个介电层与多个内电极在第一方向上交替设置，所述第一覆盖部设置在所述电容形成部在所述第一方向上的一个表面上并且包括介电层，所述第二覆盖部设置在所述电容形成部在所述第一方向上的另一表面上并且包括介电层；以及
外电极，设置在所述主体上，
其中，如果在所述多个内电极中，最靠近所述第一覆盖部设置的内电极是IE1并且最靠近所述第二覆盖部设置的内电极是IE2，则在IE1的中央部和IE2的中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.0230，并且
在所述多个内电极中的至少一个内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066。
2.根据权利要求1所述的多层电子组件，其中，在IE1的所述中央部和IE2的所述中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.00684。
3.根据权利要求1所述的多层电子组件，其中，在IE1的所述中央部和IE2的所述中央部中的至少一个中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00330且小于等于0.00684。
4.根据权利要求1所述的多层电子组件，其中，在所述多个内电极中，在除了IE1和IE2之外的内电极的中央部中测量的Sn/(Ni+Sn)摩尔比小于等于0.00066。
5.根据权利要求1所述的多层电子组件，其中，所述中央部是与所述介电层的界面间隔20nm或更大的区域。
6.根据权利要求1所述的多层电子组件，其中，在所述多个内电极中的每个内电极中，与所述介电层的界面相邻的区域中的Sn含量是相应内电极的中央部中的Sn含量的两倍或更多倍。
7.根据权利要求6所述的多层电子组件，其中，与所述介电层的所述界面相邻的区域是距与所述介电层的所述界面5nm以内的区域，并且
所述相应内电极的所述中央部是与所述介电层的所述界面间隔20nm或更大的区域。
8.根据权利要求1所述的多层电子组件，其中，在所述多个内电极中，除了IE1和IE2之外的内电极不包含Sn。
9.根据权利要求1所述的多层电子组件，其中，所述内电极包括两个或更多个导电部分和设置在所述两个或更多个导电部分的相邻导电部分之间的断开部分，
其中，如果所述导电部分的长度之和相对于所述内电极的总长度的比率被称为内电极的连接性，则IE1和IE2的连接性为80％或更大。
10.根据权利要求1所述的多层电子组件，其中，在中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066的内电极的数量占所有内电极的总数的比率大于等于90％。
11.根据权利要求1所述的多层电子组件，其中，如果所述电容形成部的与所述第一覆盖部相邻的区域为K1，所述电容形成部的与所述第二覆盖部相邻的区域为K2，并且设置在K1和K2之间的区域为Kc，
则在K1和K2中包括的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.0230，并且
在Kc中包括的内电极的中央部中测量的Sn/(Ni+Sn)的摩尔比小于等于0.00066。
12.根据权利要求11所述的多层电子组件，其中，Kc在所述第一方向上的最大尺寸相对于所述电容形成部在所述第一方向上的最大尺寸的比值大于等于0.9。
13.根据权利要求1所述的多层电子组件，其中，所述第一覆盖部和所述第二覆盖部中的至少一个包括至少一个虚设电极，
其中，在所述虚设电极的中央部中测量的Sn/(Ni+Sn)的摩尔比大于等于0.00160且小于等于0.0230。
14.根据权利要求13所述的多层电子组件，其中，所述外电极包括彼此间隔开的第一外电极和第二外电极，
其中，所述至少一个虚设电极包括连接到所述第一外电极的第一虚设电极以及与所述第一虚设电极间隔开并连接到所述第二外电极的第二虚设电极。
15.根据权利要求14所述的多层电子组件，其中，所述内电极中的至少一个内电极的平均厚度小于等于0.35μm。
16.根据权利要求1所述的多层电子组件，其中，所述介电层中的至少一个介电层的平均厚度小于等于0.37μm。
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