CN118263193A - 功率半导体器件的保护层及其制造方法 - Google Patents

Abstract

本发明公开了一种功率半导体器件的保护层，功率半导体器件的金属互联结构包括图形化的顶层金属层，在金属互联结构的表面上形成有图形化的钝化层，钝化层将部分所述顶层金属层的表面露出。保护层形成于钝化层的表面上。保护层的材料采用聚酰亚胺，保护层在图形化后经过后烘处理，后烘处理使保护层的水汽去除并使保护层固化，后烘处理后保护层的剩余厚度大于等于5微米，以提高功率半导体器件的可靠性。发明还公开了一种功率半导体器件的保护层的制造方法。本发明能提高器件的H3TRB、HV‑H3TRB或高加速应力试验(HAST)能力，从而能提高器件的可靠性。

Description

功率半导体器件的保护层及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种功率半导体器件的保护层；本发明还涉及一种功率半导体器件的保护层的制造方法。

背景技术

功率半导体器件是新能源、轨道交通、电动汽车、工业应用和家用电器等应用的核心部件。区别于消费电子市场，车规级功率半导体器件由于高工作结温，高功率密度，高频开关的特性，以及使用环境的严峻性，使得器件的可靠性显得尤为重要。常见评价器件可靠性的方法有很多种，最主要的有高温反偏试验(HTRB)，高温栅偏试验(HTGB)，高温高湿反偏试验(H3TRB)等。聚酰亚胺(Polyimide)是一种高热稳定性的材料，具有良好的机械性能，介电性能，耐极低温性能，耐辐照性能。Polyimide薄膜具有缓冲功能，可有效地降低由于热应力引起的电路崩裂断路，减少元器件在后续的加工、封装和后处理过程中的损伤。在微电子领域Polyimide广泛应用于功率器件的封装和保护，所以目前我们超结(Super Junction，SJ)MOSFET器件基本都会使用Polyimide作为绝缘和钝化层，可以在高温高湿等各类环境压力时对整个器件提供了可靠的保护。

对于600-700V超结器件可靠性H3TRB，H3TRB的测试条件包括温度85℃、湿度85％和给定的Vds，通常采用Vds＝100V的测试条件时，器件可以完全抗住。然而当面对更加严格的可靠性需求时，如增大Vds到更高的电压，如击穿电压(BVdss)为600V规格的产品，Vds加到480V，甚至600V，现有超结器件产品面对这种环境可靠性能将不再稳定。尤其是作为高品质的车规级功率半导体器件，还需要增加高压高温高湿反偏测试(HV-H3TRB)等此类更加严格的可靠性要求。高压会加速芯片高温高湿环境下对芯片钝化层的腐蚀作用，这便要求芯片的保护层能承受住高压高湿的环境，提高芯片的耐久度。

发明内容

本发明所要解决的技术问题是提供一种功率半导体器件的保护层，能提高器件的H3TRB、HV-H3TRB或高加速应力试验(HAST)能力，从而能提高器件的可靠性。为此，本发明还提供一种功率半导体器件的保护层的制造方法。

为解决上述技术问题，本发明提供的功率半导体器件的保护层对应的功率半导体器件的金属互联结构包括图形化的顶层金属层，在所述金属互联结构的表面上形成有图形化的钝化层，所述钝化层将部分所述顶层金属层的表面露出。

保护层形成于所述钝化层的表面上。

所述保护层的材料采用聚酰亚胺，所述保护层在图形化后经过后烘处理，所述后烘处理使所述保护层的水汽去除并使所述保护层固化，所述后烘处理后所述保护层的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

进一步的改进是，所述功率半导体器件包括有源区和终端区。

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区；

所述保护层所覆盖的区域包括所述终端区以及所述过渡区中的栅指(gatefinger)区域。

进一步的改进是，所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。

进一步的改进是，所述钝化层包括依次叠加的第一氧化硅层和第二氮化硅层。

进一步的改进是，所述钝化层的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容。

或者，所述电子辐照在所述保护层图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

进一步的改进是，所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

进一步的改进是，所述保护层所采用的聚酰亚胺包括感光性聚酰亚胺和非感光性聚酰亚胺。

进一步的改进是，所述功率半导体器件包括超结器件。

为解决上述技术问题，本发明提供的功率半导体器件的保护层的制造方法包括如下步骤：

步骤一、完成功率半导体器件的金属互联工艺结构的制作，所述金属互联结构包括图形化的顶层金属层。

步骤二、形成钝化层并对所述钝化层进行图形化刻蚀，所述钝化层将部分所述顶层金属层的表面露出。

步骤三、形成保护层并对所述保护层进行图形化以及后烘处理；图形化后的所述保护层位于所述钝化层的表面上。

所述保护层的材料采用聚酰亚胺，所述后烘处理使所述保护层的水汽去除并使所述保护层固化，所述后烘处理后所述保护层的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

进一步的改进是，所述功率半导体器件包括有源区和终端区。

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区。

所述保护层所覆盖的区域包括所述终端区以及所述过渡区中的栅指区域。

进一步的改进是，所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。

进一步的改进是，所述钝化层包括依次叠加的第一氧化硅层和第二氮化硅层。

进一步的改进是，所述钝化层的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容。

或者，所述电子辐照在所述保护层图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

进一步的改进是，所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

进一步的改进是，步骤三中，涂布的所述聚酰亚胺的厚度为10微米～20微米，以保证所述后烘处理后所述保护层的剩余厚度大于等于5微米。

进一步的改进是，步骤三中，所述聚酰亚胺为感光性聚酰亚胺，所述保护层的图形化工艺采用光刻的曝光和显影实现。

或者，步骤三中，所述聚酰亚胺为非感光性聚酰亚胺，所述保护层的图形化工艺包括：

在所述非感光性聚酰亚胺表面涂布光刻胶。

采用光刻的曝光和显影工艺对所述光刻胶进行图形化。

继续采用显影工艺或采用刻蚀工艺对所述光刻胶底部的所述非感光性聚酰亚胺进行图形化。

本发明对保护层的材料、厚度以及后烘处理都做了，其中，材料采用聚酰亚胺，后烘处理能保证对聚酰亚胺进行良好的固化，后烘处理后的聚酰亚胺的厚度保持在5微米以上，能提高器件的可靠性，能提高器件的HV-H3TRB或HAST能力。

本发明的保持层采用聚酰亚胺如非感光性聚酰亚胺时能具有更好的粘附性及更好的对钝化层(passivation)膜台阶的覆盖能力，从能进一步提高对器件的保护能力。

本发明的保持层采用聚酰亚胺如非感光性聚酰亚胺时后烘处理的温度区间宽例如能在300℃～380℃区间内设置，这样能方便对后烘处理的温度进行调节，在提升保护层的保护效果的同时避免对器件性能产生不利影响；而且通过对后烘处理的温度和时间的条件还能对器件的电性参数如阈值电压有积极作用，如使阈值电压提升约0.5V～0.7V，所以，本发明还能增加调节电性性能的工艺的多样性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例功率半导体器件的保护层的结构示意图；

图2A-图2F是本发明实施例功率半导体器件的保护层的制造方法各步骤中的器件结构示意图。

具体实施方式

如图1所示，是本发明实施例功率半导体器件的保护层的结构示意图；本发明实施例功率半导体器件的金属互联结构包括图形化的顶层金属层10，在所述金属互联结构的表面上形成有图形化的钝化层11，所述钝化层11将部分所述顶层金属层10的表面露出。

保护层12形成于所述钝化层11的表面上。

所述保护层12的材料采用聚酰亚胺，所述保护层12在图形化后经过后烘处理，所述后烘处理使所述保护层12的水汽去除并使所述保护层12固化，所述后烘处理后所述保护层12的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

本发明实施例中，所述功率半导体器件包括有源区和终端区，图1中，有源区位于虚线AA的左侧，终端区位于虚线AA的右侧。

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区。

所述保护层12所覆盖的区域包括所述终端区以及所述过渡区中的栅指区域(未显示)。所述有源区也称为电荷流动区，所述保护层12覆盖区域通常不包括所述电荷流动区。

本发明实施例中，所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。

所述钝化层11包括依次叠加的第一氧化硅层和第二氮化硅层。

在一些实施例中，所述钝化层11的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层12形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容。在另一些实施例中也能为：所述电子辐照在所述保护层12图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

在一些实施例中，所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

在一些实施例中，所述保护层12所采用的聚酰亚胺为非感光性聚酰亚胺。在另一些实施例中也能为：所述保护层12所采用的聚酰亚胺为感光性聚酰亚胺。

本发明实施例中，所述功率半导体器件包括超结器件。所述超结器件包括：

形成于N型外延层1中的P型柱2，由P型柱2之间的N型外延层1组成N型柱，由P型柱2和N型柱交替排列形成超结结构。

在N型外延层1底部形成有由N+区组成的漏区13。

所述有源区通过形成于所述N型外延层1表面的保护环介质层7定义，所述保护环介质层7呈环形并将所述有源区包围。在靠近所述有源区一侧的所述保护环介质层7的侧面具有倾斜结构。

在各所述P型柱2顶部形成有P型掺杂的体区3，体区3还延伸到所述P型柱2两侧的N型柱的顶部区域中。

图1中的栅极结构为平面栅且由栅介质层如栅氧化层5和多晶硅栅6叠加而成。

在多晶硅栅6两侧的所述体区3的表面自对准形成有由N+区组成的源区4。

终端区中靠近所述有源区一侧为过渡区，过渡区中形成有P型环，在P型环和所述体区3的工艺相同或者互相独立。在所述过渡区中没有形成所述源区4。所述过渡区中，和所述多晶硅栅6同时形成的多晶硅场板6a还会沿所述保护环介质层7的侧面延伸到所述保护环介质层的顶部表面上。

在所述终端区的最外侧形成有N+区组成的截止环4a。截止环4a和源区4的掺杂工艺相同且同时形成。

所述金属互联结构包括多层正面金属层，各正面金属层之间通过层间膜8隔离以及通过通孔连接。源区4的顶部通过穿过层间膜8的接触孔9连接到由正面金属层组成的源极，源区4顶部的接触孔也和体区4接触。所述多晶硅栅6会通过顶部对应的接触孔连接到由正面金属层组成的栅极。

图1中仅显示了正面金属层中的顶层金属层10。

本发明实施例对保护层12的材料、厚度以及后烘处理都做了，其中，材料采用聚酰亚胺，后烘处理能保证对聚酰亚胺进行良好的固化，后烘处理后的聚酰亚胺的厚度保持在5微米以上，能提高器件的可靠性，能提高器件的HV-H3TRB或HAST能力。

本发明实施例的保持层采用聚酰亚胺如非感光性聚酰亚胺时能具有更好的粘附性及更好的对钝化层11(passivation)膜台阶的覆盖能力，从能进一步提高对器件的保护能力。

本发明实施例的保持层采用聚酰亚胺如非感光性聚酰亚胺时后烘处理的温度区间宽例如能在300℃～380℃区间内设置，这样能方便对后烘处理的温度进行调节，在提升保护层12的保护效果的同时避免对器件性能产生不利影响；而且通过对后烘处理的温度和时间的条件还能对器件的电性参数如阈值电压有积极作用，如使阈值电压提升约0.5V～0.7V，所以，本发明实施例还能增加调节电性性能的工艺的多样性。

如图2A至图2F所示，是本发明实施例功率半导体器件的保护层的制造方法各步骤中的器件结构示意图；本发明实施例功率半导体器件的保护层的制造方法包括如下步骤：

步骤一、如图2A所示，完成功率半导体器件的金属互联工艺结构的制作，所述金属互联结构包括图形化的顶层金属层10。

图2A中，半导体衬底101上形成有图1中所示的所述顶层金属层10底部的所述功率半导体器件的结构。通过前段工艺(FEOL)和后段工艺(BEOL)形成所述功率半导体器件。如图1所示，以N型SJ MOSFET为例，所述功率半导体器件包括有源区和终端区。在半导体集成电路制造中，所述半导体衬底101通常采用晶圆(wafer)如硅晶圆。所述N型外延层1形成于所述半导体衬底101上。

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区。

本发明实施例方法中，所述功率半导体器件包括超结器件。所述超结器件包括：

形成于N型外延层1中的P型柱2，由P型柱2之间的N型外延层1组成N型柱，由P型柱2和N型柱交替排列形成超结结构。所述P型柱2采用沟槽填充工艺形成。在一些实施例方法中包括：在低电阻率N型半导体上形成N型外延层1。通常超结第一道工艺就是零层(zero)mask的光刻工艺，形成第零层对准标记。

然后通过光刻和刻蚀形成P型柱2，包括：在N型外延层1中刻蚀形成一定深宽比的超结沟槽，在超结沟槽底部留下需要的介质膜，再对槽内部掺杂。第一种方式是在沟槽内外延填充P型硅，然后采用化学机械抛光平坦化。还可以在槽壁上形成薄氧化层结构，再进行多晶硅填充形成耐压层；第二种方式是采用倾斜注入分别在槽壁上形成N区和P区，通过控制N和P型杂质的注入剂量来实现电荷平衡，如果P型柱2和N型柱的宽度设定为4.5um，那么N型杂质浓度可以设定在4E15/cm3。如上所述超结沟槽进行填充形成p型柱2。

在各所述P型柱2顶部形成有P型掺杂的体区3，体区3还延伸到所述P型柱2两侧的N型柱的顶部区域中。所述体区3采用P型阱形成，P型阱采用光刻和离子注入形成，P型阱的注入杂质一般为硼，注入能量为100keV～500keV，注入剂量为2e12cm^-2～1e14cm^-2。

在一些实施例方法中，在形成所述体区3的同时在过渡区中形成P型环。

之后形成保护环介质层7。所述有源区通过形成于所述N型外延层1表面的保护环介质层7定义，所述保护环介质层7呈环形并将所述有源区包围。在靠近所述有源区一侧的所述保护环介质层7的侧面具有倾斜结构。在一些实施例方法中，所述保护环介质层7为采用热氧化膜工艺或者CVD淀积形成的厚度为的氧化膜。

之后通过光刻和刻蚀，将电荷流动区即有源区的氧化膜刻蚀掉，并保留过渡区和终端区上的氧化膜，由保留的氧化膜作为所述保护环介质层7。

之后，形成栅极结构，图1中的栅极结构为平面栅且由栅介质层如栅氧化层5和多晶硅栅6叠加而成，形成所述栅极结构的分步骤包括：

在N型外延层1表面上沉积一层栅氧化层，厚度约为

之后形成多晶硅层，然后通过光刻及刻蚀形成器件的多晶硅栅6，并可以在终端区上形成浮空的多晶硅场板6a。

之后通过光刻和离子注入，在多晶硅栅6两侧的所述体区3的表面自对准形成有由N+区组成的源区4，同时在所述终端区的最外侧形成有N+区组成的截止环4a。

接下来进行所述金属互联结构的形成工艺，包括：

沉积层间膜8，形成穿过层间膜8的接触孔(CT)9，接触孔9和底部的掺杂区形成形成半导体-金属的欧姆接触；形成正面金属层并图形化正面金属层。包括多层，各正面金属层之间通过层间膜8隔离以及通过通孔连接。源区4的顶部通过穿过层间膜8的接触孔9连接到由正面金属层组成的源极，源区4顶部的接触孔也和体区4接触。所述多晶硅栅6会通过顶部对应的接触孔连接到由正面金属层组成的栅极。图1中仅显示了正面金属层中的顶层金属层10。所述顶层金属层10的合金化(top metal alloy)完成后，开始后续步骤二。

步骤二、如图2A所示，形成钝化层11。

在一些实施例方法中，所述钝化层11包括依次叠加的第一氧化硅层和第二氮化硅层。第一氧化硅层一般为在等离子的作用下沉积的高密度的氧化硅层。

如图2B所示，对所述钝化层11进行图形化，包括：涂布光刻胶102，对光刻胶102进行曝光和显影；之后，对所述钝化层11进行刻蚀；去除光刻胶102。图形化后的所述钝化层11将部分所述顶层金属层10的表面露出，这个过程中在所述晶圆的正反面都会吸附上一些微粒，所以需要做对应的清洁工作。

步骤三、如图2C所示，形成保护层12a。

在一些实施例方法中，采用涂布工艺形成所述聚酰亚胺，涂布的所述聚酰亚胺的厚度为10微米～20微米，以保证后续的后烘处理后所述保护层12a的剩余厚度大于等于5微米。

如图2D所示，对所述保护层12a进行图形化。图形化后的所述保护层12a位于所述钝化层11的表面上。在一些实施例方法中，所述保护层12所覆盖的区域包括所述终端区以及所述过渡区中的栅指区域(未显示)。

本发明实施例方法中，所述聚酰亚胺为非感光性聚酰亚胺，所述保护层12a的图形化工艺包括：

如图2D所示，在所述非感光性聚酰亚胺表面涂布光刻胶103。所述光刻胶103的涂布方式通常有旋涂和滴涂的方式。匀胶后烘烤，即所述晶圆在匀胶单元完成涂胶后进入烘烤单元进行烘干(postapply bake，PAB)，又叫软烘(soft bake)，目的是去除光刻胶中溶剂，提高光刻胶的粘附性，释放膜内应力，增加光刻胶的均匀性，在刻蚀或固化时线宽得到更好的控制。

如图2D所示，采用光刻的曝光和显影工艺对所述光刻胶103进行图形化。曝光后通过显影去除表面不必要的光刻胶。

如图2E所示，继续采用显影工艺或采用刻蚀工艺对所述光刻胶103底部的所述非感光性聚酰亚胺进行图形化。

对非感光性polyimide利用显影液会将曝光的部分洗去，已曝光部分则因分子交联聚合而留下图案。在半导体光刻工艺的显影步骤中，显影液量用量及时间会导致显影不完全或过度显影。显影后会存在残留部分在wafer边缘位置，需要做清洗。

在其他实施例中也能为：所述聚酰亚胺为感光性聚酰亚胺，所述保护层12a的图形化工艺采用光刻的曝光和显影实现。

如图2F所示，对图形化后的所述保护层12a进行后烘处理，所述后烘处理使所述保护层12的水汽去除并使所述保护层12固化，所述后烘处理后所述保护层12的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

图2F中，所述后烘处理后的所述保护层单独采用标记12标出，图2E中，后烘处理之前的所述保护层单独采用标记12a标出，所述保护层12的厚度会比图2E中的所述保护层12a的厚度小。

本发明实施例方法中，所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。通过一段时间的热效应，会使Polyimide固化成一层坚硬的保护膜覆盖的晶圆表面。固化后，Polyimide的厚度会收缩到涂胶时厚度的50％左右，最终留在wafer上至少5微米厚的膜层。固化后的Polyimide不再具有光敏性，也不再溶于显影液，具有耐腐蚀，耐高压，耐高温性，对整个器件提供了可靠的保护。

在一些实施例方法中，所述钝化层11的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层12形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容。在另一些实施例方法中也能为：所述电子辐照在所述保护层12图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

在一些实施例方法中，所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

同普通光刻胶工艺一样，在polyimide在光刻显影完成之后也有一步软烘(bake)即后烘处理过程，热烘烤后使留在wafer表面的polyimide层有≥5微米厚，非感光性polyimide层因为采用了顶层光刻胶103，可以具有更好的台阶覆盖性。而bake的时间太短或温度太低，会导致溶剂去除不充分，polyimide剥落(Peeling)问题，但如果温度太高会导致显影不足问题以及影响器件特性，例如：一般金属刻蚀完成了，会完成合金化(alloy)，合金化温度为400℃；如果polyimide的bake温度高于400℃或者接近400℃，就可能影响器件的参数包括Vth和导通电阻(Rdson)等，降低产品的稳定性等，因此可知,选择一个最佳的bake温度对于感光性和非感光性polyimide光刻工艺非常重要。本发明实施例中，后烘处理的最佳温度的区间在300-400℃，时间在30-60min；当所述半导体衬底不同时，后烘处理的最佳bake温度会存在变化。

在器件需要进行电子辐照时，在一些实施例方法中，在passivation工艺后进行电子辐照，之后进行polyimide的工艺，这样polyimide bake等工艺可能会影响电子辐照的效果。此时，一般建议polyimide的bake温度在320-380℃，这个温度的设定，可以兼容电子辐照需要的退火工艺。在另一些实施例方法中也能为：在polyimide工艺完成之后，才进行电子辐照，这个工艺中，polyimide bake也可以就采用电子辐照后的退火工艺，例如温度可以设定在300-380℃，时间可以设定在30-180分钟，要根据器件的性能参数来设定。

本发明实施例方法中，通过厚的polyimide，加上合适的bake工艺的设定，可以提升polyimide的保护效果，提升芯片的H3TRB。

正面工艺完成后，还包括如下背面工艺：

对所述半导体衬底101进行背面减薄。

进行背面注入在在N型外延层1底部形成有由N+区组成的漏区13。

在所述漏区13的背面形成背面金属层并由背面金属层组成漏极。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种功率半导体器件的保护层，其特征在于：功率半导体器件的金属互联结构包括图形化的顶层金属层，在所述金属互联结构的表面上形成有图形化的钝化层，所述钝化层将部分所述顶层金属层的表面露出；

保护层形成于所述钝化层的表面上；

所述保护层的材料采用聚酰亚胺，所述保护层在图形化后经过后烘处理，所述后烘处理使所述保护层的水汽去除并使所述保护层固化，所述后烘处理后所述保护层的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

2.如权利要求1所述的功率半导体器件的保护层，其特征在于：所述功率半导体器件包括有源区和终端区；

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区；

所述保护层所覆盖的区域包括所述终端区以及所述过渡区中的栅指区域。

3.如权利要求2所述的功率半导体器件的保护层，其特征在于：所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。

4.如权利要求3所述的功率半导体器件的保护层，其特征在于：所述钝化层包括依次叠加的第一氧化硅层和第二氮化硅层。

5.如权利要求4所述的功率半导体器件的保护层，其特征在于：所述钝化层的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容；

或者，所述电子辐照在所述保护层图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

6.如权利要求5所述的功率半导体器件的保护层，其特征在于：所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

7.如权利要求1所述的功率半导体器件的保护层，其特征在于：所述保护层所采用的聚酰亚胺包括感光性聚酰亚胺和非感光性聚酰亚胺。

8.如权利要求1所述的功率半导体器件的保护层，其特征在于：所述功率半导体器件包括超结器件。

9.一种功率半导体器件的保护层的制造方法，其特征在于，包括如下步骤：

步骤一、完成功率半导体器件的金属互联工艺结构的制作，所述金属互联结构包括图形化的顶层金属层；

步骤二、形成钝化层并对所述钝化层进行图形化刻蚀，所述钝化层将部分所述顶层金属层的表面露出；

步骤三、形成保护层并对所述保护层进行图形化以及后烘处理；图形化后的所述保护层位于所述钝化层的表面上。

所述保护层的材料采用聚酰亚胺，所述后烘处理使所述保护层的水汽去除并使所述保护层固化，所述后烘处理后所述保护层的剩余厚度大于等于5微米，以提高所述功率半导体器件的可靠性。

10.如权利要求9所述的功率半导体器件的保护层的制造方法，其特征在于：所述功率半导体器件包括有源区和终端区；

器件单元结构形成于所述有源区中；所述终端区环绕在所述有源区的周侧，在所述有源区和所述终端区之间还具有过渡区；

所述保护层所覆盖的区域包括所述终端区以及所述过渡区中的栅指区域。

11.如权利要求10所述的功率半导体器件的保护层的制造方法，其特征在于：所述后烘处理的温度为300℃～380℃，时间为30分钟～180分钟。

12.如权利要求11所述的功率半导体器件的保护层的制造方法，其特征在于：所述钝化层包括依次叠加的第一氧化硅层和第二氮化硅层。

13.如权利要求12所述的功率半导体器件的保护层的制造方法，其特征在于：所述钝化层的图形化后还包括经过电子辐照以及电子辐照后退火；所述电子辐照后退火在所述保护层形成之前进行，所述后烘处理的温度为320℃～380℃，以和所述电子辐照后退火相兼容；

或者，所述电子辐照在所述保护层图形化之后进行，所述后烘处理同时实现所述电子辐照后退火。

14.如权利要求13所述的功率半导体器件的保护层的制造方法，其特征在于：所述后烘处理的温度和时间设定为使所述功率半导体器件的阈值电压提高0.5V～0.7V。

15.如权利要求9所述的功率半导体器件的保护层的制造方法，其特征在于：步骤三中，涂布的所述聚酰亚胺的厚度为10微米～20微米，以保证所述后烘处理后所述保护层的剩余厚度大于等于5微米。

16.如权利要求15所述的功率半导体器件的保护层的制造方法，其特征在于：步骤三中，所述聚酰亚胺为感光性聚酰亚胺，所述保护层的图形化工艺采用光刻的曝光和显影实现；

或者，步骤三中，所述聚酰亚胺为非感光性聚酰亚胺，所述保护层的图形化工艺包括：

在所述非感光性聚酰亚胺表面涂布光刻胶；

采用光刻的曝光和显影工艺对所述光刻胶进行图形化；

继续采用显影工艺或采用刻蚀工艺对所述光刻胶底部的所述非感光性聚酰亚胺进行图形化。