CN118173138A - 集成电路、半导体装置及用于管理数据传送的方法 - Google Patents

Abstract

本公开提供一种用于管理半导体装置中的数据传送的系统、方法、电路以及设备。该集成电路包括：第一电路；数据总线，耦接至第一电路；以及预充电电路，耦接至数据总线。预充电电路经配置为在经由数据总线传送数据之前对数据总线预充电以具有预定电压。第一电路通过将控制电压施加至第一电路导电地耦接至数据总线。控制电压基于预定电压而判定。

Description

集成电路、半导体装置及用于管理数据传送的方法

技术领域

本公开关于半导体装置，尤其涉及一种集成电路、半导体装置及用于管理数据传送的方法。

背景技术

半导体装置(例如，存储器装置)变得较小及更快。对半导体装置的数据传送速度的一个限制起因于由半导体装置中的元件共用的金属线所引起的较大寄生电容，此可显著地减小数据传送速度且延长传送时间。

发明内容

本公开描述用于管理半导体装置中的数据传送的方法、系统、装置、电路以及技术。

本公开的第一个方面提供一种集成电路，包括：第一电路；数据总线，耦接至第一电路；以及预充电电路，耦接至数据总线。预充电电路经配置为在经由数据总线传送数据之前对数据总线预充电以具有预定电压。第一电路通过将控制电压施加至第一电路导电地耦接至数据总线，控制电压基于预定电压而判定。

在一些实施例中，预定电压为固定电压，且控制电压进一步通过追踪第一电路中的晶体管的阈值电压的变化(或阈值电压变化)而判定。

在一些实施例中，集成电路还包括耦接至数据总线的第二电路。预充电电路经配置为在经由数据总线在第一电路与第二电路之间传送数据之前对数据总线预充电以具有预定电压。

在一些实施例中，第一电路包括经配置为接收第一控制信号的第一控制晶体管，且第二电路包括经配置为接收第二控制信号的第二控制晶体管。第一控制信号经配置为用第一控制电压接通第一控制晶体管以使得第一电路导电地耦接至数据总线，且第二控制信号经配置为用第二控制电压接通第二控制晶体管以使得第二电路导电地耦接至数据总线。第一控制电压及第二控制电压中的各一个基于预定电压而判定。

在一些实施例中，第一控制晶体管具有耦接至数据总线的第一端子、耦接至第一电路中的第一节点的第二端子以及经配置为接收第一控制信号的第一栅极端子，且第二控制晶体管具有耦接至数据总线的第一端子、耦接至第二电路中的第二节点的第二端子以及经配置为接收第二控制信号的第二栅极端子。

在一些实施例中，第一控制电压及第二控制电压中的各一个通过追踪参考晶体管的阈值电压的变化而判定，且第一控制晶体管及第二控制晶体管中的各一个的阈值电压的变化与参考晶体管的阈值电压的变化实质上相同。

在一些实施例中，集成电路还包括电压产生器，电压产生器包括参考晶体管，且电压产生器经配置为基于参考晶体管的阈值电压而产生第一控制电压及第二控制电压。

在一些实施例中，参考晶体管包括耦接至电流源的第一端子、耦接至电阻器的第二端子以及耦接至第一端子的栅极端子，预定电压对应于第二端子处的基于电阻器的电阻及自电流源至电阻器的电流的电压，栅极端子处的参考电压为第二端子处的电压与参考晶体管的阈值电压的总和，以及第一控制电压及第二控制电压中的各一个基于参考电压。

在一些实施例中，自电流源至电阻器的电流为恒定电流。在一些实施例中，预充电电路经配置为在恒定电流下对数据总线预充电。

在一些实施例中，电压产生器还包括耦接至参考晶体管的栅极端子的运算放大器。运算放大器可经配置为基于参考电压而输出追踪电压。第一控制电压及第二控制电压中的各一个可基于追踪电压。

在一些实施例中，运算放大器包括电压随耦器(voltage follower)或单元增益放大器(unity gain amplifier)。在一些实施例中，集成电路还包括：第一逻辑栅极，具有耦接至运算放大器的输出的第一逻辑输入及耦接至第一控制晶体管的第一栅极端子的第一逻辑输出；以及第二逻辑栅极，具有耦接至运算放大器的输出的第二逻辑输入及耦接至第二控制晶体管的第二栅极端子的第二逻辑输出，其中第一控制电压及第二控制电压中的各一个与追踪电压实质上相同。

在一些实施例中，电阻器的电阻为可调整的，且其中预定电压基于调整电阻器的电阻的结果而判定。在一些实施例中，预定电压通过比较电阻器的不同电阻下经由数据总线的第一电路与第二电路之间的数据传送的响应时间而判定。

在一些实施例中，数据传送的响应时间基于预定电压及与数据总线相关联的寄生电容而判定。

在一些实施例中，集成电路经配置为通过使用耦接至第二电路中的第二控制晶体管的第二节点处的电压将数据自第一电路传送至第二电路，所述电压表示与耦接至第一电路中的第一控制晶体管的第一节点处的电压相同的值。

在一些实施例中，在传送数据之前，第二电路经配置为经重设以使得第二电路中的第二节点处的电压表示位值「1」。第二电路可包括单向三态锁存器(unidirectionaltri-state latch)。

在一些实施例中，在数据总线由预充电电路充电以具有预定电压之后，第一控制晶体管由具有第一控制电压的第一控制信号接通。若第一节点处的电压表示位值「0」，则数据总线上的预定电压可放电，或若第一节点处的电压表示位值「1」，则数据总线上的预定电压可保持不变。

在一些实施例中，在第一节点的电压稳定之后，第二控制晶体管由具有第二控制电压的第二控制信号接通。若数据总线具有对应于第一节点的表示位值「0」的电压的放电电压，则第二电路中的第二节点处的电压可放电至表示位值「0」的电压，或若数据总线保持在对应于第一节点的表示位值「1」的电压的预定电压，则第二节点处的电压可保持不变。

在一些实施例中，第二电路经配置为：通过将第二节点导电地连接至供电电压来维持第二节点处的表示位值「1」的电压，且在接通第二控制晶体管之前，将第二节点与供电电压导电地隔离以使得第二节点以表示位值「1」的电压浮动。

在一些实施例中，集成电路包括页面缓冲器电路，且页面缓冲器电路包括作为第一锁存器的第一电路、作为第二锁存器的第二电路以及数据总线。第一电路及第二电路可在同一页面缓冲器中。

在一些实施例中，集成电路包括：页面缓冲器电路，包括作为第一锁存器的第一电路；以及快取电路，包括作为第二锁存器的第二电路。在一些实施例中，第一锁存器及第二锁存器中的各一个为单向三态锁存器。

本公开的第二个方面提供一种半导体装置，包括：多个锁存器；数据总线，耦接至多个锁存器中的各一个；以及预充电电路，耦接至数据总线。预充电电路经配置为在将数据自多个锁存器当中的第一锁存器传送至第二锁存器之前对数据总线预充电以具有预定电压，且第一锁存器及第二锁存器中的至少一个通过将控制电压施加至第一锁存器及第二锁存器中的至少一个导电地耦接至数据总线，控制电压基于预定电压而判定。

在一些实施例中，预定电压为固定电压，且控制电压进一步通过追踪第一锁存器及第二锁存器中的至少一个中的晶体管的阈值电压的变化而判定。

在一些实施例中，第一锁存器包括第一控制晶体管，所述第一控制晶体管耦接至数据总线且经配置为接收具有第一控制电压的第一控制信号以接通第一控制晶体管。第二锁存器可包括第二控制晶体管，所述第二控制晶体管耦接至数据总线且经配置为接收具有第二控制电压的第二控制信号以接通第二控制晶体管。第一控制电压及第二控制电压中的各一个可基于预定电压及通过追踪参考晶体管的阈值电压的变化而判定，且第一控制晶体管及第二控制晶体管中的各一个的阈值电压的变化与参考晶体管的阈值电压的变化可实质上相同。

在一些实施例中，半导体装置还包括电压产生器，电压产生器包括参考晶体管。参考晶体管包括耦接至电流源的第一端子、耦接至电阻器的第二端子以及耦接至第一端子的栅极端子，且预定电压对应于第二端子处的基于电阻器的电阻及自电流源至电阻器的电流的电压。栅极端子处的参考电压为第二端子处的电压与参考晶体管的阈值电压的总和，且第一控制电压及第二控制电压中的各一个可基于参考电压来判定。

在一些实施例中，电压产生器还包括运算放大器，所述运算放大器耦接至参考晶体管的栅极端子且经配置为基于参考电压而输出追踪电压。半导体装置可还包括：第一逻辑栅极，具有耦接至运算放大器的输出的第一逻辑输入及耦接至第一控制晶体管的第一逻辑输出；以及第二逻辑栅极，具有耦接至运算放大器的输出的第二逻辑输入及耦接至第二控制晶体管的第二逻辑输出。第一控制电压及第二控制电压中的各一个与追踪电压可实质上相同。

在一些实施例中，半导体装置包括页面缓冲器电路，所述页面缓冲器电路包括多个锁存器及数据总线。在一些实施例中，半导体装置包括：页面缓冲器电路，包括第一锁存器，以及快取电路，包括第二锁存器。快取电路可经由数据总线耦接至页面缓冲器电路。

在一些实施例中，半导体装置还包括用于将数据储存于存储器单元中的存储器单元阵列，且页面缓冲器电路耦接至存储器单元阵列。

本公开的第三个方面提供一种用于管理半导体装置中的数据传送的方法，包括：对数据总线预充电以在数据总线上具有预定电压；通过将第一控制电压施加至第一电路将第一电路导电地连接至数据总线以使得数据总线上的电压对应于第一电路中的第一节点处的电压，数据总线上的电压与数据总线上的预定电压相关联；以及通过将第二控制电压施加至第二电路将第二电路导电地连接至数据总线以使得第二电路中的第二节点处的电压对应于数据总线上的电压。第一控制电压及第二控制电压中的各一个可基于预定电压而判定。

以上技术的实施包括方法、系统、电路、计算机程序产品以及计算机可读介质。在一个实例中，方法可在非易失性存储器中执行，且方法可包括上文所描述的动作，例如用于管理数据传送的动作。在另一实例中，一种此类计算机程序产品适合实施于非瞬时机器可读介质中，所述非瞬时机器可读介质储存可由一个或多个处理器执行的指令。指令经配置为使得一个或多个处理器执行上文所描述的动作。一个此类计算机可读介质储存指令，所述指令在由一个或多个处理器执行时经配置为使得一个或多个处理器执行上文所描述的动作。

所述技术可实施于需要电路或装置中的元件之间的数据传送且具有数据传送速度问题及/或功率消耗问题的任何类型的电路或装置中。技术可优化数据传送速度且减少功率消耗。技术可通过任何类型的存储器晶体管(或存储器单元)、任何类型的金属氧化硅(metal-oxide-silicon，MOS)晶体管(例如，n通道及/或p通道晶体管)、任何类型的双极结晶体管(bipolar junction transistor，BJT)以及任何类型的运算放大器来实施。技术可应用于不同类型的存储器系统，例如二维(two-dimensional，2D)存储器系统或三维(three-dimensional，3D)存储器系统。技术可应用于各种存储器单元类型类型，诸如单级单元(single-level cell，SLC)，或多级单元(multi-level cell，MLC)，如二级单元、三级单元(triple-level cell，TLC)、四级单元(quad-level cell，TLC)或五级单元(Penta-level cell，PLC)。技术可应用于各种类型的易失性存储器装置或非易失性存储器装置，诸如静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、诸如NOR闪存及/或NAND闪存的闪存、电阻性随机存取存储器(resistive random-access memory，RRAM)、磁阻性随机存取存储器(magnetoresistive random-access memory，MRAM)、相变随机存取存储器(phase-changerandom-access memory，PCRAM)等等。另外或替代地，技术可应用于各种类型的装置及系统，诸如安全数字(secure digital，SD)卡、嵌入型多介质卡(embedded multimedia card，eMMC)或固态硬盘(solid-state drive，SSD)、嵌入型系统等等。

在本公开中，「A与B实质上相同」指示：1)A为恰好相同于B；或2)A与B之间的差小于预定阈值值，例如A或B的值的1％或0.1％，或任何合适的阈值值。类似地，「A与B实质上相同」指示：1)A与B相同；或2)A与B之间的差小于预定阈值值，例如A或B的值的1％或0.1％，或任何合适的阈值值。举例而言，若电压A与电压B实质上相同，则其指示电压A与电压B相同，或电压A与电压B之间的差小于阈值值，例如电压A的0.1％、1毫伏、1微伏或任何合适的阈值值。

在随附附图及以下描述中阐述一个或多个所公开实施的细节。其他特征、方面以及优点将自描述、附图以及权利要求范围变得显而易见。

附图说明

各种附图中的类似附图标号及名称指示类似元件。亦应理解，附图中绘示的各种例示性实施仅为说明性表示且未必按比例绘制。

图1A示出包括存储器装置的实例系统；

图1B示出二维(2D)存储器装置的实例区块；

图1C示出三维(3D)存储器装置的实例区块；

图2绘示实例存储器装置的示意图；

图3A示出包括由数据总线耦接的多个锁存器的实例半导体装置；

图3B绘示出实例锁存器的电路图；

图4A示出集成电路中的驱动锁存器与目标锁存器之间的实例数据传送；

图4B绘示出用于产生追踪控制电压的实例电压产生器的电路图；

图5绘示出在不同操作阶段期间的图4A的集成电路的不同节点处的电压变化的时序图；

图6A示出使用固定控制电压的电压之间的实例关系；

图6B示出使用追踪控制电压的电压之间的实例关系；

图7绘示具有较高充电电压及较低充电电压的数据总线电压的预充电及传送曲线的比较；以及

图8为用于管理集成电路中的数据传送的实例过程的流程图。

附图标记说明：

100：系统；

110：装置；

112：装置控制器；

113：处理器；

114：内部存储器；

116、200：存储器装置；

120：主机装置；

122：主机控制器；

140：区块；

141、157：存储器单元；

142、152：存储器单元页面；

143：串选择晶体管；

144、154：存储器单元串；

145：接地选择晶体管；

146、156：串选择线；

148、158：接地选择线；

149、159：共同源极线；

150：3D存储器区块；

202：存储器接口；

204：控制逻辑；

206：X译码器；

208：数据缓冲器；

210：存储器单元阵列；

215、BL_＜n>、BL_＜n+1>：位线；

220：页面缓冲器电路；

230：快取数据锁存器电路；

240、250、303、304、305、404：数据总线；

300：半导体装置；

302、302_1、302_2、302_3、302_4、302_n-1、302_n、350：锁存器；

306、406：等效寄生电容；

310、410：预充电电路；

312、412：预充电晶体管；

320：第一集成电路；

330：第二集成电路；

350a：第一侧；

350b：第二侧；

351a：L节点；

351b：LB节点；

352a、352b：第一p型晶体管；

354a、354b：第二p型晶体管；

356a、356b：n型晶体管；

358、428、438：控制晶体管；

400：集成电路；

411：第一电流路径；

420：驱动锁存器；

421：第二电流路径；

421a、421b、431a、431b、LB_d、LB_t、L_d、L_t：节点；

422a、422b、424a、424b、432a、432b、434a、434b：p型晶体管；

426a、426b、436a、436b：n型晶体管；

430：目标锁存器；

431：第三电流路径；

440：电路图；

442、VON_tra：追踪控制电压；

444：第一逻辑栅极；

446：第二逻辑栅极；

450：电压产生器；

452：电流源；

453、VON_tra_ref：参考电压；

454：参考晶体管；

455：电压；

456：电阻器；

458：运算放大器；

500：时序图；

502：预充电阶段；

504：传送阶段；

506：翻转阶段；

510、512、520、522、702、704：曲线；

800：过程；

802、804、806：步骤；

BL₀、BL₁、BL_n-1、BL_n：行位线CBUS：寄生电容；

CHGB、PL、PL_d、PL_t、PO、PO_t、POB、PO_d、POB_d、POB_t：控制信号；

Cparasitic：寄生电容；

I：预充电电流/恒定电流；

T：预充电时间；

VDDI：较高供电电压；

VOD：过驱动电压；

VON：第一控制电压/第二控制电压/固定电压；

VPW：供电电压/预充电电压；

VSS：较低供电电压；

Vthmax：最大值；

Vthmin：最小值；

WL₀、WL₁、WL_n-1、WL_n：列字线；

X、Y、Z：方向。

具体实施方式

图1A示出系统100的实例。系统100包括装置110及主机装置120。装置110包括装置控制器112及存储器装置116。装置控制器112包括处理器113及内部存储器114。在一些实施中，装置110包括耦接至装置控制器112的多个存储器116。主机装置120包括主机控制器122，其可包括至少一个处理器及耦接至至少一个处理器且储存用于由至少一个处理器执行以执行一个或多个对应操作的程序设计指令的至少一个存储器。

在一些实施中，装置110为储存装置。举例而言，装置110可为嵌入型多介质卡(eMMC)、安全数字(SD)卡、固态硬盘(SSD)或某一其他合适的储存器。在一些实施中，装置110为智能型手表、数字摄影机或介质播放器。在一些实施中，装置110为耦接至主机装置120的客户端装置。举例而言，装置110为数字摄影机或介质播放器中的SD卡，所述数字摄影机或介质播放器为主机装置120。

装置控制器112为通用微处理器或特殊应用微控制器。在一些实施中，装置控制器112为用于装置110的存储器控制器。以下部分基于装置控制器112为存储器控制器的实施来描述各种技术。然而，描述于以下部分中的技术亦适用于装置控制器112为不同于存储器控制器的另一类型的控制器的实施中。

处理器113经配置为执行指令且处理数据。指令包括分别作为固件码及/或其他程序代码储存于辅助存储器中的固件指令及/或其他程序指令。数据报含对应于由处理器执行的固件及/或其他程序的程序数据，以及其他合适的数据。在一些实施中，处理器113为通用微处理器或特殊应用微控制器。处理器113亦称为中央处理单元(central processingunit，CPU)。

处理器113自内部存储器114存取指令及数据。在一些实施中，内部存储器114为静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。举例而言，在一些实施中，当装置110为eMMC、SD卡或智能型手表时，内部存储器114为SRAM。在一些实施中，当装置110为数字摄影机或介质播放器时，内部存储器114为DRAM。

在一些实施中，内部存储器为包括于装置控制器112中的高速缓存，如图1中所绘示。内部存储器114储存对应于由处理器113执行的指令的脚本，及/或在运行时间期间由处理器113请求的数据。

装置控制器112将来自存储器装置116的脚本及/或数据传送至内部存储器114。存储器装置116可为半导体装置。在一些实施中，存储器装置116为经配置为用于长期储存指令及/或数据的非易失性存储器，例如NAND闪存，或某一其他合适的非易失性存储器。在存储器装置116为NAND闪存的实施中，装置110为闪存，例如快闪存储卡，且装置控制器112为NAND快闪控制器。举例而言，在一些实施中，当装置110为eMMC或SD卡时，存储器装置116为NAND快闪；在一些实施中，当装置110为数字摄影机时，存储器装置116为SD卡；且在一些实施中，当装置110为介质播放器时，存储器装置116为硬盘。

在一些实施中，装置控制器112经配置为自主机装置120接收数据及指令且将数据及指令发送至主机装置120。装置控制器112进一步经配置为将数据及命令发送至存储器装置116且自存储器装置116接收数据。举例而言，装置控制器112经配置为发送数据及写入命令以指示存储器装置116将数据储存至指定地址。作为另一实例，装置控制器112经配置为自主机装置120接收读取请求(或读取命令)且将对应读取命令发送至存储器装置116，以自存储器装置116中的指定地址读取数据。

存储器装置116包括多个区块。存储器装置116可为包括二维(2D)存储器区块的2D存储器，例如在图1B中进一步详细描述。存储器装置116亦可为包括三维(3D)存储器区块的3D存储器，例如在图1C中进一步详细描述。各区块可包括相同数目的页面。各页面在区块中具有唯一编号。数据根据区块中的页面的唯一编号的次序储存于区块的页面中。各页面可单独地读取或写入，且区块中的页面可一同擦除。

在一些实施中，区块可划分为多个子区块。各子区块可包括一个或多个页面。子区块中的各页面可单独地读取或写入。各子区块中的一个或多个页面可一同擦除。在一些实施中，存储器装置116包括一个或多个晶粒。各晶粒可为存储器芯片且在其上包括多个存储器阵列及周边电路系统。存储器阵列可包括多个平面，其中各平面包括存储器单元的多个实体区块。各实体区块可包括可储存数据的多个区段的存储器单元的多个页面。可例如通过诸如图1A的控制器112的存储器控制器指定超级区块以组合来自不同平面的至少一个实体区块。超级区块中的各实体区块来自不同平面，亦即，任何平面无法在超级区块中提供多于一个区块。超级区块包括多个超级页面，所述超级页面各自组合来自超级区块中的对应多个实体区块的多个页面。超级页面中的各页面在其对应实体区块中可具有相同页码。超级页面可经编程，其中超级页面中的所有页面同时经编程。

存储器单元可表示包括擦除状态及一个或多个编程状态的多个状态。举例而言，在一些情况下，存储器单元为单级单元(SLC)，其可储存1个位且表示包括擦除状态(ER)及编程状态(A)的2种状态。一个字线中的存储器单元可形成一个页面。在一些情况下，存储器单元为多级单元(MLC)，诸如二级单元，其可储存2个位且表示包括擦除状态(ER)及三种编程状态(A、B以及C)的4种状态。一个字线中的存储器单元可形成两个页面。在一些情况下，存储器单元为三级单元(TLC)，其可储存3个位且表示包括擦除状态(ER)及七种编程状态(A、B、C、D、E、F以及G)的8种状态。一个字线中的存储器单元可形成三个页面。状态可具有逐渐更高的电压范围，且擦除状态具有最低电压范围。

图1B示出当存储器装置116为2D存储器时2D存储器区块140的实例配置。区块140包括串联耦接至行位线BL₀、行位线BL₁、...、行位线BL_n-1以及行位线BL_n以形成多个存储器单元串144且串联耦接至列字线WL₀、列字线WL₁、...、列字线WL_n-1以及列字线WL_n以形成多个单元页面142的存储器单元141。

区块中的各存储器单元包括具有栅极、漏极、源极以及限定于漏极与源极之间的通道的晶体管结构。各存储器单元定位于字线与位线之间的相交点处，其中栅极连接至字线，漏极连接至位线，且源极连接至源极线，所述源极线转而连接至共同接地。在一些实例中，闪存单元的栅极具有双重栅极结构，包括控制栅极及浮动栅极，其中浮动栅极悬置于两个氧化层之间以捕捉编程所述单元的电子。

存储器单元串144可包括全部串联连接的多个存储器单元141、串选择晶体管(string select transistor，SST)143以及接地选择晶体管(ground select transistor，GST)145。SST 143的栅极连接至串选择线(string select line，SSL)146。不同串中的SST143的栅极亦连接至同一SSL。存储器单元141的栅极分别连接至字线WL₀、字线WL₁、...、字线WL_n-1、字线WL_n。存储器单元串144或存储器单元141经由GST 145连接至共同源极线(commonsource line，CSL)149。CSL 149可耦接至地面或供电电压。GST 145的栅极连接至接地选择线(ground select line，GSL)148。不同串144中的GST 145的栅极亦连接至同一GSL 148。

存储器单元页面142可包括多个存储器单元141。存储器单元页面142中的存储器单元141的栅极串联耦接至各别字元线(word line，WL)。当将输入电压施加至字线时，亦将输入电压施加至存储器单元页面142中的存储器单元141的栅极。为在读取操作中读取区块140中的特定存储器单元页面142，将较低读取电压施加至对应于特定存储器单元页面142的字符在线。同时，将较高读取电压施加至区块140中的其他存储器单元页面上。

图1C示出当存储器装置116(绘示于图1A中)为3D存储器时的实例3D存储器区块150。3D存储器区块150可包括图1B的2D存储器区块140的堆栈。存储器单元157配置于三维中，例如XYZ坐标系中，且耦接至多个字线以形成多个存储器单元页面(导电层或字线层)152且耦接至多个位线(例如，BL_<n>、BL_<n+1>)以形成多个存储器单元串154。存储器单元页面152可为例如在XY平面中的层，且同一层上的存储器单元157可耦接至一个字线且具有相同电压。各存储器单元页面152可连接至驱动电路中的各别接触衬垫，例如X译码器(或扫描驱动器)。

存储器单元串154包括沿着Z方向竖直地串联连接的多个存储器单元157，其中存储器单元可配置为耦接至串选择线(SSL)156的SST，且存储器单元可配置为耦接至接地选择线(GSL)158的GST。存储器单元串154连接至一个或多个驱动器，例如数据驱动器。存储器单元157的存储器单元串154经由接地选择晶体管(GST)连接至共同源极线(CSL)159。CSL159可为形成于3D存储器的基底上的导电层(或多个导电线)。CSL159可耦接至地面或供电电压。

图2示出存储器装置200的实例配置。存储器装置200可实施为图1A的存储器装置116。存储器装置200包括存储器单元阵列210。存储器单元阵列210可包括串联耦接至多个列字线及多个行位线的多个存储器单元，例如图1B的存储器单元141或图1C的存储器单元157。

存储器单元可包括配置为储存元件的存储器晶体管。存储器晶体管可包括硅-氧化硅-氮化硅-氧化硅-硅(silicon-oxide-nitride-oxide-silicon，SONOS)晶体管、浮动栅极晶体管、氮化物只读存储器(nitride read only memory，NROM)晶体管或可储存电荷的任何合适的非易失性存储器金属氧化物半导体(metal-oxide-semiconductor，MOS)装置。

存储器装置200包括存储器接口202，其具有用于例如自诸如图1A的装置控制器112或主机控制器122的控制器接收数据或自存储器单元阵列210输出数据的多重输入/输出(input/output，I/O)埠。存储器装置200包括数据缓冲器208，其经配置为缓冲经由存储器接口202接收及输出的数据。

存储器装置200可还包括X译码器(或列译码器)206，且视情况包括Y译码器。各存储器单元经由各别字元线耦接至X译码器206且经由各别位线215耦接至Y译码器。因此，各存储器单元可由X译码器206及Y译码器选择以经由各别字元线及各别位线215进行读取操作或写入操作。

存储器装置200包括：页面缓冲器电路220，其经由位线215耦接至存储器单元阵列210；以及快取数据锁存器(cache data latch，CDL)电路230，其经由数据总线240耦接至页面缓冲器电路220。数据总线240可包括可经由页面缓冲器电路220及CDL电路230耦接的一个或多个导电线(例如，金属线)。页面缓冲器电路220可包括多个页面缓冲器。各页面缓冲器可耦接至数据总线240。各页面缓冲器可包括多个锁存器。锁存器可通过页面缓冲器中的内金属布线(例如，内部数据总线线(internal data-bus line，IDL))彼此导电连接。数据可经由内金属布线在页面缓冲器中的锁存器之间传送。数据亦可经由数据总线240及/或不同页面缓冲器中的内金属布线在不同页面缓冲器中的锁存器之间传送。

CDL电路230可包括用于储存数据的多个快取。各快取可耦接至数据总线240。各快取可包括通过快取中的内金属布线彼此导电连接的一个或多个锁存器。数据可经由内金属布线在快取中的一个或多个锁存器之间传送。数据亦可经由数据总线240及/或不同快取中的内金属布线在CDL电路230中的不同快取中的锁存器之间传送。数据亦可经由数据总线240在CDL电路230中的快取(或锁存器)与页面缓冲器电路220中的页面缓冲器(或锁存器)之间传送。

在一些实施例中，数据缓冲器208包括可通过数据缓冲器208中的内金属布线彼此导电连接的多个锁存器。数据缓冲器208可经由另一数据总线(例如，一个或多个导电线)250耦接至CDL电路230。数据可经由数据总线250及/或数据缓冲器208及CDL电路230中的内金属布线在数据缓冲器208中的锁存器与CDL电路230中的快取(或锁存器)之间传送。

在一些实施例中，页面缓冲器经由与对应位线215相关联的数据线连接至Y译码器，所述对应位线215连接存储器单元阵列210中的一个或多个存储器单元。页面缓冲器可经配置为控制对应位在线的电压以对耦接至对应位线215的存储器单元执行操作，例如读取、编程或擦除。在一些实施例中，在编程操作或擦除操作期间，CDL电路230经配置为将来自数据缓冲器208的数据储存于CDL电路230的一个或多个快取中，及/或将数据自一个或多个快取输出至页面缓冲器电路220中的一个或多个页面缓冲器。在读取操作期间，CDL电路230经配置为将来自页面缓冲器电路220的一个或多个页面缓冲器的数据储存于CDL电路230的一个或多个快取中，及/或将数据自一个或多个快取输出至数据缓冲器208。

继续参考图2，存储器装置200可还包括耦接至存储器装置200中的元件的控制逻辑204，所述元件包括X译码器206及Y译码器、数据缓冲器208、页面缓冲器电路220以及CDL电路230。控制逻辑204可经配置为经由存储器接口202例如自控制器(诸如，图1A的装置控制器112或主机控制器122)接收命令、地址信息及/或数据。控制逻辑204亦可处理命令、地址信息及/或数据，例如以在存储器单元阵列210中产生例如区块/页面的实体地址信息。控制逻辑204可包括电路系统，例如整合多个逻辑、电路及/或元件的集成电路。在一些实施中，控制逻辑204包括数据缓存器、SRAM缓冲器、地址产生器、模式逻辑或状态机中的至少一个。模式逻辑可经配置为判定是否存在读取或写入操作且将判定的结果提供至状态机。

在写入操作期间，控制逻辑204中的数据缓存器可记录来自接口202的输入数据，且控制逻辑204中的地址产生器可产生对应实体地址以将输入数据储存于存储器单元阵列210的指定存储器单元中。地址产生器可连接至经控制以经由对应字线及位线选择指定存储器单元的X译码器206及Y译码器。只要供应电力，则SRAM缓冲器可将来自数据缓存器的输入数据保留在其存储器中。状态机可处理来自SRAM缓冲器的写入信号，且将控制信号提供至可将写入电压提供至X译码器206及/或Y译码器的电压产生器。Y译码器经配置为将写入电压输出至位线(bit line，BL)以用于将输入数据储存于指定存储器单元中。

在读取操作期间，状态机可将控制信号提供至电压产生器及页面缓冲器电路220。电压产生器可将读取电压提供至X译码器206及Y译码器以用于选择存储器单元。页面缓冲器可经由耦接至页面缓冲器及选定存储器单元的位线215感测表示储存于选定存储器单元中的数据位(「1」或「0」)的小功率信号(例如，电流信号)。感测放大器可将小功率信号摆幅放大至可辨识的逻辑电平，因此可通过存储器装置200内部或外部的逻辑恰当地解释数据位。在一些实施中，页面缓冲器电路220或CDL电路230中的至少一个包括于感测放大器中。数据缓冲器208可自传感器放大器接收经放大电压，且经由存储器接口202将经放大功率信号输出至存储器装置200外部的逻辑。

实例半导体装置

图3A示出可在不同锁存器当中实施数据传送的实例半导体装置300。半导体装置300可为可在不同元件(诸如，锁存器)之间实施数据传送的任何合适的装置。举例而言，半导体装置300可为存储器装置，例如图1A的存储器装置116或图2的存储器装置200，其中半导体装置300可包括存储器单元阵列(例如，图2的存储器单元阵列210)。半导体装置300可为页面缓冲器电路(例如，图2的页面缓冲器电路220)或页面缓冲器电路中的页面缓冲器。半导体装置300可为快取电路(例如，图2的快取数据锁存器电路230)或快取电路中的快取。半导体装置300可为数据缓冲器，例如图2的数据缓冲器208。半导体装置300可包括页面缓冲器电路、快取电路或数据缓冲器中的至少一个。

如图3A中所绘示，半导体装置300可包括多个锁存器，例如302_1(锁存器1)、302_2(锁存器2)、302_3(锁存器3)、302_4(锁存器4)、…、302_n-1(锁存器n-1)、302_n(锁存器n)(通常称为锁存器302且单独地称为锁存器302)，其中n为大于1的整数。锁存器302可经由数据总线304耦接，所述数据总线304可包括一个或多个导电线(例如，金属线)。

在一些实施例中，半导体装置300包括第一集成电路320及第二集成电路330，所述第一集成电路320可包括第一多个锁存器，例如302_1(锁存器1)、302_3(锁存器3)、...、302_n-1(锁存器n-1)，所述第二集成电路330可包括第二多个锁存器，例如302_2(锁存器2)、302_4(锁存器4)、...、302_n(锁存器n)。在第一集成电路320内部，第一多个锁存器可经由第一内数据总线303(例如，一个或多个导电线)导电地耦接，且因此数据可经由第一内数据总线303在第一集成电路320中的锁存器之间传送。在第二集成电路330内部，第二多个锁存器可经由第二内数据总线305(例如，一个或多个导电线)导电地耦接，且因此数据可经由第二内数据总线305在第二集成电路330中的锁存器之间传送。第一内数据总线303及第二内数据总线305可分别耦接至数据总线304，以使得第一集成电路320中的锁存器可经由数据总线304及/或第一内数据总线303及/或第二内数据总线305导电地耦接至第二集成电路330中的锁存器。

在一些实施例中，第一集成电路320及第二集成电路330处于相同页面缓冲器中。数据总线304可为耦接至第一集成电路320及第二集成电路330中的各一个及/或耦接至第一集成电路320及第二集成电路330中的各锁存器的内部数据总线线(IDL)。在一些实例中，第一集成电路320为经配置为感测存储器单元阵列中的一个或多个存储器单元中的数据的感测锁存器电路，且感测数据可储存于感测锁存器电路中的一个或多个锁存器中。第二集成电路330可为储存锁存器电路，其包括经配置为将自一个或多个锁存器传送的感测数据储存于感测锁存器电路中的一个或多个锁存器。在一些实例中，第一集成电路320及第二集成电路330两者可在储存锁存器电路中，且数据可在第一集成电路320中的一个或多个锁存器与第二集成电路330中的一个或多个锁存器之间传送。

在一些实施例中，第一集成电路320及第二集成电路330处于相同页面缓冲器电路中。数据总线304可为页面缓冲器电路中的内部数据总线。第一集成电路320可包括第一页面缓冲器，且第二集成电路330可包括第二页面缓冲器。数据可经由数据总线304在第一页面缓冲器中的一个或多个锁存器与第二页面缓冲器中的一个或多个锁存器之间传送。

在一些实施例中，第一集成电路320为页面缓冲器电路(例如，图2的页面缓冲器电路220)或页面缓冲器，且第二集成电路330为快取电路(例如，快取数据锁存器电路230)或快取，其中数据总线304可为图2的数据总线240。在一些实施例中，第一集成电路320为数据缓冲器(例如，图2的数据缓冲器208)，且第二集成电路330为快取电路(例如，快取数据锁存器电路230)，其中数据总线304可为图2的数据总线250。在一些实施例中，第一集成电路320及第二集成电路330为同一快取电路中的两个快取，其中数据总线304为快取电路中的内导电线。

图3B绘示出实例锁存器350的电路图。锁存器350可为图3A的锁存器302，例如第一集成电路320中的锁存器或第二集成电路330中的锁存器。锁存器350可为三态锁存器或对抗锁存器(fighting latch)。在一些实施例中，锁存器350为单向三态锁存器，在实施如本公开中所描述的数据传送时，所述锁存器相比于其它类型的锁存器可减少半导体装置(诸如，图3A的半导体装置300)中的晶体管的总数目。

举例而言，在NAND存储器装置中，各位线耦接至页面缓冲器，且页面缓冲器可包括多个锁存器(例如，3)。各锁存器可包括多个MOS晶体管。减少各锁存器中的MOS晶体管的数目(例如，自8至7)可极大地减少页面缓冲器中及进一步存储器装置中的MOS晶体管的总数目，此可极大地减少功率消耗，且使得页面缓冲器及/或存储器装置为紧密的。

如图3B中所示出，锁存器350包括彼此对称的第一侧350a及第二侧350b。第一侧350a及第二侧350b经配置为在一个末端处接收较高供电电压VDDI且在另一末端处接收较低供电电压VSS。第一侧350a可包括第一p型晶体管352a、第二p型晶体管354a以及n型晶体管356a。第二侧350b可包括第一p型晶体管352b、第二p型晶体管354b以及n型晶体管356b。锁存器350可还包括控制晶体管358，其可为另一n型晶体管。p型晶体管可为PMOS晶体管，且n型晶体管可为NMOS晶体管。

对于第一侧350a，第一p型晶体管352a包括用于接收较高供电电压VDDI的第一端子、耦接至第二p型晶体管354a的第二端子以及用于接收控制信号POB的栅极端子。第二p型晶体管354a包括耦接至第一p型晶体管352a的第二端子的第一端子、耦接至n型晶体管356a且亦耦接至第二侧350b中的n型晶体管356b的栅极端子的第二端子以及耦接至第一n型晶体管356a及控制晶体管358的栅极端子的栅极端子。n型晶体管356a包括耦接至第二p型晶体管354a的第二端子的第一端子、耦接至较低供电电压VSS的第二端子以及耦接至第二p型晶体管354a的栅极端子且亦耦接至第二侧350b中的晶体管354b、晶体管356b之间的节点的栅极端子。控制晶体管358包括耦接至第一n型晶体管356a的栅极端子的第一端子、用于接收控制信号PL的栅极端子以及向外耦接至导电线(例如，诸如图2的位线215的位线或诸如图2的数据总线240、图3A的数据总线303、数据总线305或数据总线304的数据总线)的第二端子。

第二侧350b具有如第一侧350a的对称配置。第一p型晶体管352b包括用于接收较高供电电压VDDI的第一端子、耦接至第二p型晶体管354b的第二端子以及用于接收控制信号PO的栅极端子。第二p型晶体管354b包括耦接至第一p型晶体管352b的第二端子的第一端子、耦接至n型晶体管356b且亦耦接至第一侧350a中的n型晶体管356a的栅极端子的第二端子以及耦接至n型晶体管356b的栅极端子的栅极端子。n型晶体管356b包括耦接至第二p型晶体管354b的第二端子的第一端子、耦接至较低供电电压VSS的第二端子以及耦接至第二p型晶体管354b的栅极端子且亦耦接至第一侧350a中的晶体管354a、晶体管356a之间的节点的栅极端子。

对应于耦接在第二侧350b中的晶体管354b、晶体管356b之间的LB节点351b处的电压的值与对应于耦接在第一侧350a中的晶体管354a、晶体管356a之间且耦接至控制晶体管358的L节点351a处的电压的值相反。锁存器350可经配置为通过更新LB节点351b处的值及/或L节点351a处的值来储存数据。

锁存器350可为预设的，以使得L节点351a处的值表示位「1」且LB节点351b处的值表示位「0」。若耦接至控制晶体管358的传导线具有对应于位「1」的高电压电平，则L节点351a处的值在接通控制晶体管358时保持在「1」处。若耦接至控制晶体管358的数据总线具有对应于位「0」的低电压电平，则L节点351a处的值在接通控制晶体管358时变化至「0」。储存于锁存器350中的L节点351a处的位「1」或「0」可进一步向外传送至另一锁存器或数据单元。当锁存器350用于储存新数据时，锁存器350可经重设以使得L节点351a处的值表示位「1」且LB节点351b处的值表示位「0」。以此方式，锁存器350仅可在L节点351a处翻转(flip)一次，例如自「1」至「0」。

继续参考图3A，半导体装置300还包括耦接至数据总线304以用于在第一集成电路320中的一个或多个锁存器与第二集成电路330中的一个或多个锁存器之间的数据传送之前对数据总线304预充电以在数据总线304上具有预充电电压的预充电电路310。

在一些实施例中，如图3A中所绘示，预充电电路310包括预充电晶体管312，其可为p型晶体管。预充电晶体管312具有耦接至供电电压VPW的第一端子、耦接至数据总线304的第二端子以及经配置为接收控制信号CHGB的栅极端子。供电电压VPW可为基于大于控制供电电压VPW的原始供电电压VDDI的受控供电电压。在一些实施中，预充电晶体管312可耦接至控制晶体管，所述控制晶体管经配置为在第一端子处接收原始供电电压VDDI及在栅极端子处接收致能信号且在耦接至预充电晶体管312的第二端子处输出受控供电电压VPW。控制晶体管可通过致能信号接通或断开。

在一些情况下，寄生电容可形成于半导体装置300中的相邻导电线(例如，包括数据总线304的金属线)之间。举例而言，页面缓冲器可具有窄且冗长的结构，其可导致相邻金属线产生寄生电容。沿着数据总线304的寄生电容可由耦接在数据总线304与接地VSS之间的等效寄生电容306表示，且可具有寄生电容Cparasitic，如图3A中所绘示。

如下文(例如，图5及图7)进一步详细论述，数据传送操作(例如，经由数据总线在锁存器之间)的时间包括预充电时间及传送时间，所述两者可与沿着数据总线(例如，数据总线304)的寄生电容(例如，Cparasitic)及数据总线上的预充电电压(例如，VPW)相关。较大寄生电容可增加传送时间。在更多位储存于存储器单元(例如，TLC)中的情况下此现象可变得更严重，其中更多锁存器共用同一数据总线，其可延长传送时间。

本公开的实施提供可减小(或最小化)数据总线上的预充电电压以减少预充电时间及传送时间且以此增加数据传送速度及减少功率消耗的技术，例如，如利用图4A至图4B、图5、图6A至图6B及图7中的其他细节所论述。所述技术亦可避免锁存器通过电压不足的数据总线反向地接通或干扰的情况。

实例集成电路及数据传送

图4A示出集成电路400中的驱动锁存器420与目标锁存器430之间的实例数据传送。数据可经由数据总线404(例如，图3A的数据总线304)自驱动锁存器420传送至目标锁存器430。

集成电路400可包括于半导体装置(例如，图3A的半导体装置300或图2的存储器装置200)中。在一些实施例中，集成电路400为页面缓冲器电路(例如，图2的页面缓冲器电路220)或快取电路(例如，图2的CDL电路230)。驱动锁存器420及目标锁存器430处于页面缓冲器电路中的不同页面缓冲器中或快取电路中的不同快取中。在一些实施例中，驱动锁存器420及目标锁存器430处于相同页面缓冲器中。在一些实施例中，集成电路400包括页面缓冲器电路及快取电路。驱动锁存器420及目标锁存器430中的一个处于页面缓冲器电路中，且驱动锁存器420及目标锁存器430中的另一个处于快取电路中。在一些实施例中，集成电路400包括快取电路及数据缓冲器(例如，图2的数据缓冲器208)。驱动锁存器420及目标锁存器430中的一个处于快取电路中，且驱动锁存器420及目标锁存器430中的另一个处于数据缓冲器中。在一些实施例中，集成电路400包括第一电路(例如，图3A的320)及第二电路(例如，图3A的330)，第一电路包括驱动锁存器420，第二电路包括目标锁存器430。

集成电路400可还包括耦接至数据总线404以用于在数据传送之前对数据总线404预充电的预充电电路410(例如，图3A的预充电电路310)。预充电电路410包括可为p型晶体管的预充电晶体管412(例如，图3A的预充电晶体管312)。预充电晶体管412具有耦接至供电电压VPW的第一端子、耦接至数据总线404的第二端子以及经配置为接收控制信号CHGB的栅极端子。数据总线404可与具有寄生电容CBUS(例如，图3A的Cparasitic)的等效寄生电容器406(例如，图3A的电容器306)相关联。

驱动锁存器420及目标锁存器430可具有相同结构。驱动锁存器420及目标锁存器430中的各一个可为图3A的锁存器302或图3B的锁存器350。如图4A中所绘示，驱动锁存器420包括四个p型晶体管422a、p型晶体管422b、p型晶体管424a、p型晶体管424b、两个n型晶体管426a、n型晶体管426b以及耦接至数据总线404的控制晶体管428。驱动锁存器420耦接在高供电电压VDDI与低供电电压VSS之间。目标锁存器430包括四个p型晶体管432a、p型晶体管432b、p型晶体管434a、p型晶体管434b、两个n型晶体管436a、n型晶体管436b以及耦接至数据总线404的控制晶体管438。目标锁存器430亦耦接在高供电电压VDDI与低供电电压VSS之间。

在驱动锁存器420中，储存在节点L_d 421a处的数据(例如位「1」或「0」)待传送至锁存器目标430，而节点LB_d 421b储存具有与储存在节点L_d 421a处的数据相对的值的数据，例如位「0」或「1」。目标锁存器430可为单向三态锁存器。如上文所提及，在传送数据之前，目标锁存器430经重设以使得储存在节点L_t 431a处的数据为「1」且储存在节点LB_t431b处的数据为「0」。

图5绘示出在数据传送的不同操作阶段(包括预充电阶段502、传送阶段504以及翻转阶段506)期间的图4A的集成电路的不同节点处的电压变化的时序图500。

在预充电阶段502期间，如图4A及图5中所绘示，数据总线404通过接通具有低电压电平的控制信号CHGB的预充电晶体管412预充电。在预充电阶段502期间，驱动锁存器420中的控制晶体管428及目标锁存器430中的控制晶体管438两者通过例如在图5中所绘示的低电压电平处的对应控制信号PL_d及控制信号PL_t断开。p型晶体管432b可通过例如在图5中所绘示的低电压电平处的控制信号PO_t接通，使得节点L_t 431a可通过经由晶体管432b、晶体管434b至节点L_t 431a的供电电压VDDI保持在对应于位「1」的高电压电平VDDI处，例如如图5中所绘示。

数据总线404由沿着第一电流路径411经由预充电晶体管412的供电电压VPW预充电。数据总线404可经预充电以具有与供电电压VPW实质上相同的预充电电压，例如如图5中所绘示。归因于寄生电容CBUS，预充电时间T可通过寄生电容CBUS及预充电电压VPW判定。在一些情况下，如图5中所绘示，T＝CBUS×VPW/I，其中I为沿着第一电流路径411的预充电电流。预充电电流I可为可预定的恒定电流，使得预充电时间T可与CBUS×VPW成比例。如下文(例如，如图7中所示出)进一步详细论述，数据总线404上的小预充电电压(或供电电压VPW)可减少预充电时间T。

在传送阶段504期间，预充电晶体管412由改变为高电压电平VDDI的控制信号CHGB断开。同时，驱动锁存器420中的控制晶体管428由具有第一控制电压VON(例如，栅极偏压电压)的控制信号PL_d接通。目标锁存器430中的控制晶体管438仍由低电压电平处的控制信号PL_t断开。在目标锁存器430中，p型晶体管432b可通过改变为高电压电平VDDI的控制信号PO_t断开，以使得节点L_t可以对应于位「1」的高电压电平浮动。

若储存在节点L_d 421a处的数据为位「1」，则节点L_d 421a具有高电压电平，且数据总线404上的预充电电压VPW保持不变，如图5中的曲线510所绘示。若储存在节点L_d421a处的数据为位「0」，则节点L_d 421a具有低电压电平，且数据总线404上的预充电电压VPW可沿着第二电流路径421放电，如图5中的曲线520所绘示。以此方式，数据总线404上的放电电压可对应于储存在节点L_d 421a处的数据，例如位「0」。第二电流路径421可经由控制晶体管428及晶体管426b自数据总线404行进至低供电电压VSS。数据总线404、控制晶体管428及晶体管426b以及低供电电压VSS可形成VSS网络。归因于与数据总线404相关联的寄生电容CBUS，数据总线404上的电压根据RC响应曲线520放电，例如如图5中所绘示。放电时间可由CBUS×VPW判定。如下文(例如，如图7中所示出)进一步详细论述，数据总线404上的小预充电电压(或供电电压VPW)可减少传送时间。

在翻转阶段506期间，如图4A及图5中所绘示，目标锁存器430中的控制晶体管438由具有第二控制电压VON(例如，栅极偏压电压)的控制信号PL_t接通。预充电晶体管412仍可断开，且驱动锁存器420中的控制晶体管428仍可通过具有待耦接至低供电电压VSS的第一控制电压VON的控制信号PL_d接通。第二控制电压VON可与第一控制电压VON相同或相同。

如上文所提及，节点L_t 431a具有对应于位「1」的浮动高电压。若储存在节点L_d421a处的数据为位「1」，则数据总线404上的预充电电压VPW在传送阶段504期间保持不变，且因此，在翻转阶段506期间，数据总线404上的预充电电压VPW保持不变且节点L_t 431a亦保持在对应于位「1」的高电压处，如图5的曲线512所绘示。亦即，目标锁存器430中的节点L_t 431a处的位值「1」与储存在驱动锁存器420中的节点L_d421a处的位值「1」相同。因此，数据自驱动锁存器420传送至目标锁存器430。

若储存在节点L_d 421a处的数据为位「0」，则数据总线404上的预充电电压VPW在传送阶段504期间放电至低放电电压。因此，在翻转阶段506期间，由于节点L_t 431a具有对应于位「1」的高电压，因此第三电流路径431经由控制晶体管438、数据总线404、控制晶体管428、晶体管426b自节点L_t 431a形成至低供电电压VSS。节点L_t 421a可经放电以具有对应于位「0」的低电压，例如如图5的曲线522所绘示。亦即，目标锁存器430中的节点L_t 431a处的位值「0」与储存在驱动锁存器420中的节点L_d 421a处的位值「0」相同。因此，数据自驱动锁存器420传送至目标锁存器430。在翻转阶段506期间，数据总线404可首先由节点L_t431a处的高电压充电且随后放电至对应于位值「0」的低电压，例如如图5的曲线520所绘示。

在一些实施例中，第一控制电压及第二控制电压可为固定电压VON，其可用于解决控制晶体管428、控制晶体管438的阈值电压的变化。变化可由过程变化及/或温度变化引起。如图6A中所示出，固定电压VON需要具有大于或相同于电压VOD与控制晶体管的阈值电压的最大值Vthmax的总和的值，例如VON≥VOD+Vthmax。电压VOD为用于在传送阶段504期间对数据总线404放电及/或用于在翻转阶段506期间翻转目标锁存器430的过驱动电压。在一些情况下，过驱动电压VOD为约200毫伏至300毫伏。较大过驱动电压VOD可增加传送速度。然而，当电压VOD大于阈值电压(例如，300毫伏)时，数据总线404的放电速度或传送速度主要受驱动锁存器420中的VSS网络限制。

在一些情况下，若数据总线404上的预充电电压VPW过低，则在传送阶段504期间，驱动锁存器420中的控制晶体管428可沿着经由晶体管422b、晶体管424b自供电电压VDDI至控制晶体管428的电流路径反向地接通。在一些情况下，若数据总线404上的预充电电压VPW过低，且当储存在节点L_t 431a处的数据为位「1」时，在翻转阶段506期间，电流路径可由节点L_t 431a经由控制晶体管438至数据总线404形成，且节点L_t 431a处的电压可减小，此可改变储存在节点L_t 431a中的对应位「1」。

为了防止驱动锁存器420中的控制晶体管428在传送阶段504期间反向地接通，且亦防止目标锁存器430在翻转阶段506期间受数据总线404上的不充分电压干扰，数据总线404上的预充电电压VPW需要大于或相同于过驱动电压VOD与控制晶体管428、控制晶体管438的阈值电压的最小值Vthmin(例如，在快速角处)与最大值Vthmax(例如，在缓慢角处)之间的差的总和，例如，VPW>＝VOD+ΔV及ΔV＝Vthmax-Vthmin，如图6A中示意图600所绘示。

在特定实例中，过驱动电压VOD为约300毫伏，且控制晶体管Vth的阈值电压在500毫伏至1伏之间变化。因此，控制电压VON需要大于或相同于1.3伏，且数据总线404上的预充电电压VPW需要大于或相同于800毫伏。

如图7中示意图700所绘示的数据总线(BUS)电压曲线702及曲线704，数据总线处的高预充电电压VPW可在数据传送期间导致大量预充电时间及大量传送时间，而数据总线上的低预充电电压VPW可大大地减少预充电时间及传送时间，此亦可减少功率消耗。

在一些实施例中，可通过提供预定电压以对数据总线充电及通过将基于控制晶体管的变化的追踪控制电压施加至控制晶体管来最小化或减小数据总线上的预充电电压VPW的值。预定电压可为过驱动电压VOD，如上文所提及。追踪控制电压可为预定电压与控制晶体管的追踪阈值电压的总和。

如图6B中示意图650所绘示，数据总线上的预充电电压VPW可与可为预定电压的过驱动电压VOD相同。与图6A中的固定控制电压VON不同，作为过驱动电压VOD与控制晶体管的阈值电压Vth的总和，追踪控制电压VON_tra可例如归因于过程及温度变化而动态地追踪控制晶体管的阈值电压的变化。以此方式，数据总线上的预充电电压VPW可减小为过驱动电压VOD，例如300毫伏，其可进一步减少预充电时间及数据传送的传送时间及功率消耗。

图4B绘示出用于产生追踪控制电压VON_tra的实例电压产生器450的电路图440。电压产生器450可包括于集成电路400中或外部耦接至集成电路400。电压产生器450包括例如在相同条件下及/或同一批次中制造的参考晶体管454，其可与控制晶体管428、控制晶体管438实质上相同，使得参考晶体管454的阈值电压的变化(或阈值电压变化)可与控制晶体管428、控制晶体管438的变化实质上相同。参考晶体管454可为n型晶体管(例如，NMOS晶体管)。

在一些实施例中，如图4B中所绘示，参考晶体管454具有耦接至用于提供恒定电流I的电流源452的第一端子、耦接至耦接至低电压VSS的电阻器456的第二端子以及耦接至第一端子的栅极端子。栅极端子处的电压被视为(或表示)参考电压VON_tra_ref453。参考晶体管454的第二端子处的电压455可与过驱动电压VOD相同。电压455可为来自电流源452的恒定电流I与电阻器456的电阻的乘积。电压455可用作待提供至预充电晶体管412的供电电压VPW。因此，参考电压VON_tra_ref453可为电压455(例如，VOD)与参考晶体管454的阈值电压的总和，例如VOD+Vth。

在一些实施例中，电压产生器450包括耦接至参考晶体管454的第一端子且经配置为接收参考电压VON_tra_ref 453的运算放大器458。运算放大器458可为电压随耦器或具有1的增益的单元增益放大器。举例而言，运算放大器458具有用于接收参考电压453的正输入及耦接至用于输出可实质上相同于参考电压VON_tra_ref 453的追踪控制电压VON_tra442的输出的负输入。因此，追踪控制电压VON_tra 442可与电压455(例如，VOD)与参考晶体管454的阈值电压的总和(例如，VOD+Vth)实质上相同，其可追踪参考晶体管454的阈值电压的变化，所述变化可与控制晶体管428、控制晶体管438的阈值电压的变化实质上相同。

追踪控制电压VON_tra 442可在数据传送期间提供至控制晶体管428及控制晶体管438，例如如图5中所绘示。在一些实施例中，如图4B中所绘示，集成电路400可包括第一逻辑栅极444及第二逻辑栅极446，两者耦接至运算放大器458的输出以用于接收追踪控制电压VON_tra 442。

第一逻辑栅极444可具有耦接至运算放大器458的输出的第一逻辑输入及耦接至控制晶体管428的栅极端子以提供控制信号PL_d的第一逻辑输出。第一逻辑栅极444可进一步由逻辑控制信号(例如，在第一逻辑栅极444的另一输入处)控制以在传送阶段504及翻转阶段506期间而非在预充电阶段502期间提供追踪控制电压VON_tra 442。第二逻辑栅极446可具有耦接至运算放大器458的输出的第一逻辑输入及耦接至控制晶体管438的栅极端子以提供控制信号PL_t的第一逻辑输出。第二逻辑栅极446可进一步由逻辑控制信号控制以在翻转阶段506期间而非在预充电阶段502期间及在传送阶段504期间提供追踪控制电压VON_tra 442。

如上文所提及，若VOD不大于阈值电压(例如，300毫伏)，则较大过驱动电压VOD可增加数据传送速度，且较小预充电电压VPW可减少预充电时间及传送时间以此增加数据传送速度。参考晶体管454的第二端子处的电压455可为过驱动电压VOD及预充电电压VPW。因此，电压455可通过考虑以上因素中的两者来判定。

在一些实施例中，如图4B中所绘示，电阻器456的电阻可为可调整的，使得可对应地调整电压455，例如在200毫伏至400毫伏的范围内变化。电压455的平衡点或最佳值可通过比较电阻器456的不同电阻下的数据传送的响应时间来判定。

实例过程

图8为用于管理集成电路中的数据传送的实例过程800的流程图。集成电路可包括于半导体装置(例如，图3A的半导体装置300或图2的存储器装置200)中。集成电路可为图4A至图4B的集成电路400。

集成电路可包括第一电路(例如，图4A的驱动锁存器420)、第二电路(例如，图4A的目标锁存器430)以及耦接至第一电路及第二电路中的各一个的数据总线(例如，图4A的数据总线404)。第一电路及第二电路中的各一个可为单向三态锁存器(例如，图3B的锁存器350)。

在一些实施例中，集成电路包括页面缓冲器电路(例如，图2的页面缓冲器电路220)或快取电路(例如，图2的CDL电路230)。第一电路及第二电路为页面缓冲器电路中的不同页面缓冲器中的锁存器或快取电路中的不同快取中的快取。在一些实施例中，集成电路400包括页面缓冲器电路及快取电路。第一电路及第二电路中的一个处于页面缓冲器电路中，且第一电路及第二电路中的另一个处于快取电路中。在一些实施例中，第一电路及第二电路处于同一页面缓冲器中。第一电路及第二电路中的各一个可包括相同页面缓冲器中的一个或多个锁存器。

集成电路可还包括耦接至数据的预充电电路(例如，图3A的预充电电路310或图4A的预充电电路410)。预充电电路包括可为p型晶体管的预充电晶体管(例如，图3A的预充电晶体管312或图4A的预充电晶体管412)。预充电晶体管可具有耦接至供电电压VPW的第一端子、耦接至数据总线的第二端子以及经配置为接收控制信号(例如，CHGB)的栅极端子。数据总线可与具有寄生电容(例如，图3A的Cparasitic或图4A的CBUS)的等效寄生电容器(例如，图3A的电容器306或图4A的电容器406)。

在802处，通过预充电电路对数据总线预充电以具有预定电压，例如如图5中的预充电阶段502中所示出。预充电电路可沿着电流路径(例如，图4A的第一电流路径411)以恒定电流对数据总线预充电。

在对数据总线预充电之后，在804处，第一电路通过将第一控制电压施加至第一电路导电地连接至数据总线以使得数据总线上的电压对应于第一电路中的第一节点处的电压，例如如图5的传送阶段504中所示出。

在806处，第二电路通过将第二控制电压施加至第二电路导电地连接至数据总线以使得第二电路中的第二节点处的电压对应于数据总线上的电压，例如如图5的翻转阶段506中所示出。第一控制电压及第二控制电压中的各一个基于预定电压而判定。

在一些实施例中，预定电压为固定电压(例如，VOD)，且第一控制电压及第二控制电压中的各一个可进一步通过追踪第一电路或第二电路中的至少一个的变化而判定，例如如图4B中所绘示。

在一些实施例中，第一电路包括经配置为接收第一控制信号(例如，图4A至图4B的PL_d)的第一控制晶体管(例如，图4A的控制晶体管428)，且第二电路包括经配置为接收第二控制信号(例如，图4A至图4B的PL_t)的第二控制晶体管(例如，图4A的控制晶体管438)。第一控制信号经配置为用第一控制电压接通第一控制晶体管以使得第一电路导电地耦接至数据总线，且第二控制信号经配置为用第二控制电压接通第二控制晶体管以使得第二电路导电地耦接至数据总线，例如如图5中所示出。

在一些实施例中，第一控制晶体管具有耦接至数据总线的第一端子、耦接至第一电路中的第一节点的第二端子以及经配置为接收第一控制信号的第一栅极端子，且第二控制晶体管具有耦接至数据总线的第一端子、耦接至第二电路中的第二节点的第二端子以及经配置为接收第二控制信号的第二栅极端子。

在一些实施例中，第一控制电压及第二控制电压中的各一个通过追踪参考晶体管(例如，图4B的参考晶体管454)的阈值电压的变化而判定。第一控制晶体管及第二控制晶体管中的各一个可具有与参考晶体管的阈值电压实质上相同的阈值电压。

在一些实施例中，集成电路包括电压产生器(例如，图4B的电压产生器450)，电压产生器包括参考晶体管。电压产生器经配置为基于参考晶体管的阈值电压而产生第一控制电压及第二控制电压。

在一些实施例中，参考晶体管包括耦接至电流源(例如，图4B的电流源452)的第一端子、耦接至电阻器(例如，图4B的电阻器456)的第二端子以及耦接至第一端子的栅极端子。预定电压可与第二端子处的基于电阻器的电阻及自电流源至电阻器的电流的电压(例如，图4B的电压455)相同。栅极端子处的参考电压(例如，图4B的VON_tra_ref 453)可为第二端子处的电压(例如，VOD)与参考晶体管的阈值电压(Vth)的总和。自电流源至电阻器的电流可为恒定电流。

在一些实施例中，电压产生器还包括耦接至参考晶体管的栅极端子的运算放大器(例如，图4B的运算放大器458)。运算放大器可经配置为基于参考电压而输出追踪电压(例如，图4B的VON_tra 442)。在一些实例中，运算放大器包括电压随耦器或单元增益放大器，且追踪电压与参考电压实质上相同。

在一些实施例中，集成电路还包括：第一逻辑栅极(例如，图4B的第一逻辑栅极444)，其具有耦接至运算放大器的输出的第一逻辑输入及耦接至第一控制晶体管的第一栅极端子的第一逻辑输出；以及第二逻辑栅极(例如，图4B的第二逻辑栅极446)，其具有耦接至运算放大器的输出的第二逻辑输入及耦接至第二控制晶体管的第二栅极端子的第二逻辑输出。第一控制电压及第二控制电压中的各一个与追踪电压实质上相同。

在一些实施例中，电阻器的电阻为可调整的，且基于调整电阻器的电阻的结果，例如通过比较电阻器的不同电阻下经由数据总线的第一电路与第二电路之间的数据传送的响应时间而判定预定电压。数据传送的响应时间基于预定电压及与数据总线相关联的寄生电容而判定。

在一些实施例中，集成电路经配置为将数据自第一电路传送至第二电路以使得耦接至第二电路中的第二控制晶体管的第二节点(例如，图4A的L_t 431a)处的电压表示与耦接至第一电路中的第一控制晶体管的第一节点(例如，图4A的L_d 421a)处的电压相同的值。

在一些实施例中，在传送数据之前，第二电路经配置为经重设以使得第二电路中的第二节点处的电压表示位值「1」。举例而言，第二电路可为单向三态锁存器。

在一些实施例中，在数据总线由预充电电路充电以具有预定电压之后，第一控制晶体管由具有第一控制电压的第一控制信号接通，使得例如如图5中所示出，若第一节点处的电压表示位值「0」，则数据总线上的预定电压放电，或若第一节点处的电压表示位值「1」，则数据总线上的预定电压保持不变。

在一些实施例中，在第一节点的电压稳定之后，第二控制晶体管由具有第二控制电压的第二控制信号接通，以使得例如如图5中所示出，若数据总线具有对应于第一节点的表示位值「0」的电压的放电电压，则第二电路中的第二节点处的电压放电至表示位值「0」的电压，或若数据总线保持在对应于第一节点的表示位值「1」的电压的预定电压，则第二节点处的电压可保持不变。

在一些实施例中，第二电路经配置为通过将第二节点导电地连接至供电电压来维持第二节点处的表示位值「1」的电压，且在接通第二控制晶体管之前，将第二节点与供电电压导电地隔离以使得第二节点以表示位值「1」的电压浮动，例如如图5中所示出。

在一些实施例中，数据传送可在半导体装置(例如，图2的存储器装置200或图3A的半导体装置300)中执行。半导体装置可包括多个锁存器(例如，图3A的锁存器302)、耦接至多个锁存器中的各一个的数据总线(例如，图3A的数据总线304)以及耦接至数据总线的预充电电路(例如，图3A的预充电电路310)。预充电电路经配置为在将数据自多个锁存器当中的第一锁存器(例如，图4A的驱动锁存器420)传送至第二锁存器(例如，图4A的目标锁存器430)之前，对数据总线预充电以具有预定电压(例如，VOD)。第一锁存器或第二锁存器中的至少一个通过将控制电压施加至第一锁存器或第二锁存器中的至少一个导电地耦接至数据总线，控制电压基于预定电压而判定。

在一些实施例中，预定电压为固定电压，且控制电压进一步通过追踪第一锁存器或第二锁存器中的至少一个的变化而判定。在一些实施例中，第一锁存器包括第一控制晶体管(例如，图4A的控制晶体管428)，其耦接至数据总线且经配置为接收具有第一控制电压的第一控制信号(例如，图4A至图4B的PL_d)以接通第一控制晶体管。第二锁存器包括第二控制晶体管(例如，图4A的控制晶体管438)，其耦接至数据总线且经配置为接收具有第二控制电压的第二控制信号(例如，图4A至图4B的PL_t)以接通第二控制晶体管。第一控制电压及第二控制电压中的各一个可基于预定电压及通过追踪参考晶体管(例如，图4B的参考晶体管454)的变化而判定。第一控制晶体管及第二控制晶体管中的各一个可具有与参考晶体管的阈值电压实质上相同的阈值电压。

在一些实施例中，半导体装置还包括电压产生器(例如，图4B的电压产生器450)，电压产生器包括参考晶体管。参考晶体管包括耦接至电流源(例如，图4B的电流源452)的第一端子、耦接至电阻器(例如，图4B的电阻器456)的第二端子以及耦接至第一端子的栅极端子。预定电压可与第二端子处的基于电阻器的电阻及自电流源至电阻器的电流的电压(例如，图4B的电压455)相同。栅极端子处的参考电压(例如，图4B的VON_tra_ref 453)可为第二端子处的电压与参考晶体管的阈值电压的总和。第一控制电压及第二控制电压中的各一个可基于参考电压。

在一些实施例中，电压产生器还包括耦接至参考晶体管的栅极端子且经配置为基于参考电压而输出追踪电压(例如，图4B的VON_tra 442)的运算放大器(例如，图4B的运算放大器458)。

在一些实施例中，半导体装置还包括：第一逻辑栅极(例如，图4B的第一逻辑栅极444)，其具有耦接至运算放大器的输出的第一逻辑输入及耦接至第一控制晶体管的第一逻辑输出；以及第二逻辑栅极(例如，图4B的第二逻辑栅极446)，其具有耦接至运算放大器的输出的第二逻辑输入及耦接至第二控制晶体管的第二逻辑输出。第一控制电压及第二控制电压中的各一个与追踪电压实质上相同。

在一些实施例中，半导体装置包括页面缓冲器电路(例如，图2的页面缓冲器电路220)及数据总线，页面缓冲器电路包括多个锁存器。在一些实施例中，半导体装置包括页面缓冲器电路(例如，图2的页面缓冲器电路220)及快取电路(例如，图2的CDL电路230)，页面缓冲器电路包括第一锁存器，快取电路包括第二锁存器。快取电路经由数据总线耦接至页面缓冲器电路。在一些实施例中，半导体装置还包括用于将数据储存于存储器单元中的存储器单元阵列(例如，图2的存储器单元阵列210)，且页面缓冲器电路例如经由位线(诸如，图2的位线215)耦接至存储器单元阵列。

所公开及其他实例可实施为一个或多个计算机程序产品，例如在计算机可读介质上编码的计算机程序指令的一个或多个模块，所述一个或多个模块由数据处理设备执行或控制数据处理设备的操作。计算机可读介质可为机器可读储存装置、机器可读储存基底、存储器装置或其中一个或多个的组合。术语「数据处理设备」涵盖用于处理数据的所有设备、装置以及机器，以助于实例包括可编程处理器、计算机或多个处理器或计算机。除了硬件之外，设备可包括为所讨论的计算机程序创建执行环境的代码，例如构成下述的代码：处理器固件、协议堆栈、数据库管理系统、操作系统或其中的一个或多个的组合。

系统可涵盖用于处理数据的所有设备、装置以及机器，借助于实例包括可编程处理器、计算机或多个处理器或计算机。除了硬件之外，系统可包括为所讨论的计算机程序创建执行环境的代码，例如构成下述的代码：处理器固件、协议堆栈、数据库管理系统、操作系统或其中的一个或多个的组合。

计算机程序(亦称为程序、软件、软件应用程序、脚本或程序代码)可以任何形式的编程语言写入，包括编译或解译语言，且其可以任何形式部署，包括作为独立程序或作为模块、元件、次例程或适合用于运算环境的其他单元。计算机程序未必对应于文件系统中的档案。可将程序储存于保持其他程序或数据(例如，储存于标示语言文件中的一个或多个脚本)的档案的一部分中、储存于专用于所讨论的程序的单个档案中，或储存于多个经协调档案(例如，储存一个或多个模块、子程序或部分程序代码的档案)中。计算机程序可经部署以在一个计算机上执行或在位于一个位点或跨越多个位点分布且由通信网络互连的多个计算机上执行。

本文件中所描述的过程及逻辑流程可由一个或多个可编程处理器执行，所述可编程处理器执行一个或多个计算机程序以执行本文中所描述的功能。过程及逻辑流程亦可由专用逻辑电路执行，且设备亦可实施为专用逻辑电路，例如场可编程门阵列(fieldprogrammable gate array，FPGA)或特殊应用集成电路(application specificintegrated circuit，ASIC)。

适用于执行计算机程序的处理器借助于实例包括通用微处理器及专用微处理器两者，及任何种类的数字计算机的任何一个或多个处理器。一般而言，处理器将自只读存储器或随机存取存储器或两者接收指令及数据。计算机的基本元件可包括用于执行指令的处理器及用于储存指令及数据的一个或多个存储器装置。通常，计算机亦可包括用于储存数据的一个或多个大容量储存装置，例如磁盘、磁光盘或光盘，或可操作地耦接至所述一个或多个大容量储存装置以自其接收数据，或将数据传送至所述一个或多个大容量储存装置，或两者皆有。然而，计算机无需具有此类装置。适合于储存计算机程序指令及数据的计算机可读介质可包括所有形式的非易失性存储器、介质以及存储器装置，借助于实例包括半导体存储器装置，例如EPROM、EEPROM以及闪存装置；磁盘。处理器及存储器可由专用逻辑电路补充或并入于专用逻辑电路中。

虽然此文件可描述许多特性，但这些特性不应解释为对本公开的所主张或可主张的范畴的限制，而是解释为描述对于特定实施例特定的特征。在此文件中描述于单独实施例的上下文中的某些特征亦可在单个实施例中以组合形式实施。相反，描述于单个实施例的上下文中的各种特征亦可分别在多个实施例中或在任何合适的子组合中实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张的组合的一个或多个特征在一些情况下可自所述组合删除，且所主张的组合可针对子组合或子组合的变化。类似地，尽管在附图中以特定次序来描绘操作，但不应将此理解为需要以所绘示的特定次序或以顺序次序执行此等操作，或需要执行所有所示出的操作以达成合乎需要的结果。

仅公开几个实例及实施。对所描述实例及实施以及其他实施的变化、修改以及增强可基于所公开的内容进行。

Claims (21)

1.一种集成电路，包括：

第一电路；

数据总线，耦接至所述第一电路；以及

预充电电路，耦接至所述数据总线，

其中所述预充电电路经配置为在经由所述数据总线传送数据之前对所述数据总线预充电以具有预定电压，以及

其中所述第一电路通过将控制电压施加至所述第一电路导电地耦接至所述数据总线，所述控制电压基于所述预定电压而判定。

2.根据权利要求1所述的集成电路，其中所述预定电压为固定电压，且所述控制电压进一步通过追踪所述第一电路中的晶体管的阈值电压的变化而判定。

3.根据权利要求1所述的集成电路，还包括耦接至所述数据总线的第二电路，

其中所述预充电电路经配置为在经由所述数据总线在所述第一电路与所述第二电路之间传送所述数据之前对所述数据总线预充电以具有所述预定电压。

4.根据权利要求3所述的集成电路，其中所述第一电路包括经配置为接收第一控制信号的第一控制晶体管，且所述第二电路包括经配置为接收第二控制信号的第二控制晶体管，

其中所述第一控制信号经配置为用第一控制电压接通所述第一控制晶体管以使得所述第一电路导电地耦接至所述数据总线，且所述第二控制信号经配置为用第二控制电压接通所述第二控制晶体管以使得所述第二电路导电地耦接至所述数据总线，以及

其中所述第一控制电压及所述第二控制电压中的各一个基于所述预定电压而判定。

5.根据权利要求4所述的集成电路，其中所述第一控制电压及所述第二控制电压中的各一个通过追踪参考晶体管的阈值电压的变化而判定，以及

其中所述第一控制晶体管及所述第二控制晶体管中的各一个的阈值电压的变化与所述参考晶体管的所述阈值电压的所述变化相同。

6.根据权利要求5所述的集成电路，还包括包括所述参考晶体管的电压产生器，

其中所述电压产生器经配置为基于所述参考晶体管的所述阈值电压而产生所述第一控制电压及所述第二控制电压。

7.根据权利要求6所述的集成电路，其中所述参考晶体管包括耦接至电流源的第一端子、耦接至电阻器的第二端子以及耦接至所述第一端子的栅极端子，

其中所述预定电压对应于所述第二端子处的基于所述电阻器的电阻及自所述电流源至所述电阻器的电流的电压，

其中所述栅极端子处的参考电压为所述第二端子处的所述电压与所述参考晶体管的所述阈值电压的总和，以及

其中所述第一控制电压及所述第二控制电压中的各一个基于所述参考电压。

8.根据权利要求7所述的集成电路，其中所述电压产生器还包括耦接至所述参考晶体管的所述栅极端子的运算放大器，

其中所述运算放大器经配置为基于所述参考电压而输出追踪电压，以及

其中所述第一控制电压及所述第二控制电压中的各一个基于所述追踪电压。

9.根据权利要求7所述的集成电路，其中所述电阻器的所述电阻为可调整的，且其中所述预定电压基于调整所述电阻器的所述电阻的结果而判定。

10.根据权利要求4所述的集成电路，其中所述集成电路经配置为将所述数据自所述第一电路传送至所述第二电路以使得在耦接至所述第二电路中的所述第二控制晶体管的第二节点处的电压表示与在耦接至所述第一电路中的所述第一控制晶体管的第一节点处的电压相同的值。

11.根据权利要求10所述的集成电路，其中在传送所述数据之前，所述第二电路经配置为经重设以使得所述第二电路中的所述第二节点处的所述电压表示位值「1」。

12.根据权利要求11所述的集成电路，其中在所述数据总线由所述预充电电路充电以具有所述预定电压之后，所述第一控制晶体管由具有所述第一控制电压的所述第一控制信号接通，以及

其中若所述第一节点处的所述电压表示位值「0」，则所述数据总线上的所述预定电压放电，或若所述第一节点处的所述电压表示所述位值「1」，则所述数据总线上的所述预定电压保持不变。

13.根据权利要求12所述的集成电路，其中在所述第一节点的所述电压稳定之后，所述第二控制晶体管由具有所述第二控制电压的所述第二控制信号接通，以及

其中：

若所述数据总线具有对应于所述第一节点的表示所述位值「0」的所述电压的放电电压，则所述第二电路中的所述第二节点处的所述电压放电至表示所述位值「0」的电压，或

若所述数据总线保持在对应于所述第一节点的表示所述位值「1」的所述电压的所述预定电压，则所述第二节点处的所述电压保持不变。

14.根据权利要求13所述的集成电路，其中所述第二电路经配置为：

通过将所述第二节点导电地连接至供电电压来维持所述第二节点处的表示所述位值「1」的所述电压，以及

在接通所述第二控制晶体管之前，将所述第二节点与所述供电电压导电地隔离以使得所述第二节点以表示所述位值「1」的所述电压浮动。

15.根据权利要求3所述的集成电路，包括页面缓冲器电路，其中所述页面缓冲器电路包括作为第一锁存器的所述第一电路、作为第二锁存器的所述第二电路以及所述数据总线。

16.根据权利要求3所述的集成电路，包括：

页面缓冲器电路，包括作为第一锁存器的所述第一电路，以及

快取电路，包括作为第二锁存器的所述第二电路。

17.一种半导体装置，包括：

多个锁存器；

数据总线，耦接至所述多个锁存器中的各一个；以及

预充电电路，耦接至所述数据总线，

其中所述预充电电路经配置为在将数据自所述多个锁存器当中的第一锁存器传送至第二锁存器之前，对所述数据总线预充电以具有预定电压，以及

其中所述第一锁存器及所述第二锁存器中的至少一个通过将控制电压施加至所述第一锁存器及所述第二锁存器中的所述至少一个导电地耦接至所述数据总线，所述控制电压基于所述预定电压而判定。

18.根据权利要求17所述的半导体装置，其中所述第一锁存器包括第一控制晶体管，所述第一控制晶体管耦接至所述数据总线且经配置为接收具有第一控制电压的第一控制信号以接通所述第一控制晶体管，

其中所述第二锁存器包括第二控制晶体管，所述第二控制晶体管耦接至所述数据总线且经配置为接收具有第二控制电压的第二控制信号以接通所述第二控制晶体管，以及

其中所述第一控制电压及所述第二控制电压中的各一个基于所述预定电压及通过追踪参考晶体管的阈值电压的变化而判定，且其中所述第一控制晶体管及所述第二控制晶体管中的各一个的阈值电压的变化与所述参考晶体管的所述阈值电压的所述变化相同。

19.根据权利要求18所述的半导体装置，还包括包括所述参考晶体管的电压产生器，

其中所述参考晶体管包括耦接至电流源的第一端子、耦接至电阻器的第二端子以及耦接至所述第一端子的栅极端子，

其中所述预定电压对应于所述第二端子处的基于所述电阻器的电阻及自所述电流源至所述电阻器的电流的电压，

其中所述栅极端子处的参考电压为所述第二端子处的所述电压与所述参考晶体管的所述阈值电压的总和，以及

其中所述第一控制电压及所述第二控制电压中的各一个基于所述参考电压。

20.根据权利要求19所述的半导体装置，其中所述电压产生器还包括运算放大器，所述运算放大器耦接至所述参考晶体管的所述栅极端子且经配置为基于所述参考电压而输出追踪电压，

其中所述半导体装置还包括：

第一逻辑栅极，具有耦接至所述运算放大器的输出的第一逻辑输入及耦接至所述第一控制晶体管的第一逻辑输出，以及

第二逻辑栅极，具有耦接至所述运算放大器的所述输出的第二逻辑输入及耦接至所述第二控制晶体管的第二逻辑输出，以及

其中所述第一控制电压及所述第二控制电压中的各一个与所述追踪电压相同。

21.一种用于管理半导体装置中的数据传送的方法，包括

对数据总线预充电以在所述数据总线上具有预定电压；

通过将第一控制电压施加至第一电路将所述第一电路导电地连接至所述数据总线以使得所述数据总线上的电压对应于所述第一电路中的第一节点处的电压，所述数据总线上的所述电压与所述数据总线上的所述预定电压相关联；以及

通过将第二控制电压施加至第二电路将所述第二电路导电地连接至所述数据总线以使得所述第二电路中的第二节点处的电压对应于所述数据总线上的所述电压，

其中所述第一控制电压及所述第二控制电压中的各一个基于所述预定电压而判定。