CN118160416A - 陶瓷铜电路基板及使用了其的半导体装置 - Google Patents

陶瓷铜电路基板及使用了其的半导体装置 Download PDF

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Abstract

实施方式涉及的陶瓷铜电路基板具备陶瓷基板、和经由钎料层接合在所述陶瓷基板的至少一个面上的铜电路部。所述钎料层含有Cu、Ti、和选自Sn或In中的1种或2种。所述钎料层包含设在所述陶瓷基板与所述铜电路部之间的接合部、和设在所述接合部的周围且钛含量在70质量％以上且100质量％以下的范围内的第1露出部。所述第1露出部中的钛含量和氮含量的合计优选在99质量％以上且100质量％以下的范围内。

Description

陶瓷铜电路基板及使用了其的半导体装置
技术领域
后述的实施方式涉及陶瓷铜电路基板及使用了其的半导体装置。
背景技术
近年来，从工业设备的高性能化及地球环境问题出发，为了控制大电流及大电压，而在电动车及电车等中使用功率模块。从其中所安装的半导体元件所产生的热也在持续增加。因此，对于功率模块用的电路基板，散热性变得重要。广泛使用在高导热性的陶瓷基板上接合了铜或铝等金属板的陶瓷-金属接合电路基板。此外，作为将陶瓷基板和铜板接合的方法，广泛采用利用了钎料的活性金属接合法。活性金属接合法中所用的钎料被称为活性金属钎料。
例如，日本专利第6158144号公报(专利文献1)中，公开了使用了含Ag、Cu及Ti的钎料层的陶瓷电路基板。在专利文献1中，在陶瓷电路基板中形成有钎料层露出部。根据专利文献1，通过形成钎料层露出部而提高TCT特性。如专利文献1那样，使用含Ag、Cu及Ti的钎料层的接合方法被称为活性金属接合法。一般来讲，活性金属接合法在钎料中含有活性金属，大多使用Ag、Cu及Ti作为接合钎料。在接合钎料中，Ag是高价元素。
例如，日本特开2003-283064号公报(专利文献2)中，公开了使用不含Ag的CuSnTi系钎料。专利文献2的陶瓷电路基板在钎料中不使用Ag。因此，钎料层的蚀刻性良好。专利文献2中，公开了不含Ag的活性金属钎料。
现有技术文献
专利文献
专利文献1：日本专利第6158144号公报
专利文献2：日本特开2003-283064号公报
发明内容
发明所要解决的问题
在专利文献2中，钎料层的蚀刻性提高。其另一方面，不能如专利文献1那样形成钎料层露出部。因没有形成钎料层露出部，而出现陶瓷电路基板的TCT特性下降这样的问题。
实施方式涉及的陶瓷铜电路基板的特征在于，在使用了不含Ag的钎料层的陶瓷铜电路基板中对钎料层露出部进行控制。
用于解决问题的手段
实施方式涉及的陶瓷铜电路基板具备：陶瓷基板、和经由钎料层接合在所述陶瓷基板的至少一个面上的铜电路部。所述钎料层含有Cu、Ti、和选自Sn或In中的1种或2种。所述钎料层包含：设在所述陶瓷基板与所述铜电路部之间的接合部、和设在所述接合部的周围且钛含量在70质量％以上且100质量％以下的范围内的第1露出部。
附图说明
图1是表示实施方式涉及的陶瓷铜电路基板的一个例子的示意图。
图2是表示实施方式涉及的陶瓷铜电路基板的另一个例子的示意图。
图3是表示实施方式涉及的陶瓷铜电路基板的露出部的一个例子的示意图。
图4是表示第1露出部的长度以及露出部整体的长度的示意图。
图5是例示铜电路部侧面的倾斜角的测定方法的概念图。
图6是表示实施方式涉及的半导体装置的一个例子的示意图。
具体实施方式
实施方式涉及的陶瓷铜电路基板具备：陶瓷基板、和经由钎料层接合在所述陶瓷基板的至少一个面上的铜电路部。所述钎料层含有Cu、Ti、和选自Sn或In中的1种或2种。所述钎料层包含：设在所述陶瓷基板与所述铜电路部之间的接合部、和设在所述接合部的周围且钛含量在70质量％以上且100质量％以下的范围内的第1露出部。
图1是表示实施方式涉及的陶瓷铜电路基板的一个例子的示意图。图2是表示实施方式涉及的陶瓷铜电路基板的另一个例子的示意图。图3是表示实施方式涉及的陶瓷铜电路基板的露出部的一个例子的示意图。图1～图3中，符号1是陶瓷铜电路基板、符号2是陶瓷基板、符号3是铜电路部、符号4是钎料层、符号5是接合部、符号6是第1露出部、符号7是第2露出部、符号8是铜散热板。L1是第1露出部6的长度、L2是露出部整体的长度。
在实施方式涉及的陶瓷铜电路基板1中，具有经由钎料层4在陶瓷基板2的至少一个面上接合有铜电路部3的结构。也可以如图1所示的那样，在陶瓷基板2的一个面上接合铜电路部3、在陶瓷基板2的另一个面上接合铜散热板8。如图2所示的那样，也可以在陶瓷基板2的一个面上接合多个铜电路部3。也可以设置铜电路部3来替代铜散热板8。
作为陶瓷基板2，可列举出氮化硅基板、氮化铝基板、氧化铝基板、氧化锆基板等。陶瓷基板2优选为氮化硅基板或氮化铝基板中的任一种。氮化硅基板及氮化铝基板为氮化物系陶瓷基板。如后述那样，氮化物系陶瓷基板能够采用活性金属接合法形成氮化钛层。
氧化铝基板及氧化锆基板为氧化物系陶瓷基板。氧化物系陶瓷基板能够采用活性金属接合法形成氧化钛层。如果对氮化物系陶瓷基板和氧化物系陶瓷基板加以比较，则氮化物系陶瓷基板具有高的导热率。基于此点，优选使用氮化物系陶瓷基板。
陶瓷基板2的厚度优选为0.1mm以上且3mm以下。若基板厚度低于0.1mm，则有强度下降的可能性。如果基板厚度大于3mm，则陶瓷基板成为热阻体，有降低接合体的散热性的可能性。因此，陶瓷基板2的厚度优选为0.1mm以上且3mm以下，更优选为0.2mm以上且1mm以下。
氮化硅基板的3点弯曲强度优选为600MPa以上。氮化硅基板的导热率优选为80W/m·K以上。通过提高氮化硅基板的强度能够减薄基板厚度。因此，氮化硅基板的3点弯曲强度优选为600MPa以上，更优选为700MPa以上。能够将氮化硅基板的基板厚度减薄至0.40mm以下，进一步减薄至0.30mm以下。
氮化铝基板的3点弯曲强度为300～450MPa的范围。其另一方面，氮化铝基板的导热率为160W/m·K以上。因氮化铝基板的强度低，而优选基板厚度为0.60mm以上。
作为铜电路部3及铜散热板8，能够使用铜板或铜合金板。优选铜电路部3及铜散热板8由无氧铜形成。无氧铜如JIS-H-3100(ISO1337等)所示，是铜纯度为99.96wt％以上的铜。通过加厚铜电路部3及铜散热板8，能够提高通电容量及散热性。因此，铜电路部3及铜散热板8的厚度优选为0.1mm以上，更优选为0.6mm以上。铜电路部3及铜散热板8的厚度进一步优选为0.8mm以上。
铜电路部3及铜散热板8分别经由钎料层4而接合在陶瓷基板2上。钎料层4包含接合部5。接合部5被设置在陶瓷基板2与铜电路部3之间或陶瓷基板2与铜散热板8之间。钎料层4进一步包含在面内方向上设置在接合部5的周围的露出部。面内方向是指与陶瓷基板2的表面平行的方向。钎料层4被设置在陶瓷基板2的该表面上。露出部从铜电路部3或铜散热板8的端部沿着面内方向露出。
如图1所示的那样，露出部包含第1露出部6。在第1露出部6中，钛含量在70质量％以上且100质量％以下的范围内。在第1露出部6中，钛含量和氮含量的合计优选在90质量％以上且100质量％以下的范围内。
如图2所示的那样，露出部也可以进一步包含第2露出部7。第2露出部7被设置在接合部5与第1露出部6之间。第2露出部7中，钛含量低于70质量％。钎料层4具有接合部5、第2露出部7及第1露出部6彼此相互连接的结构。第1露出部6位于露出部的外侧。第2露出部7位于露出部的内侧。
接合部5和露出部的边界如图3所示的那样以铜电路部3或铜散热板8的端部为基准。从铜电路部3或铜散热板8的端部画出与陶瓷基板2的表面垂直的线。从该垂直线露出的部分为露出部。也可将钎料层露出部只称为露出部。
关于露出部中的钛含量的测定，采用扫描式电子显微镜-能量色散型X射线光谱法(SEM-EDX)。在陶瓷铜电路基板1的任意的截面中，对露出部进行区域分析。在区域分析中，以露出部整体成为分析对象的方式设定测定区域。所谓露出部整体，为钎料层4中的接合部5以外的部分，是指从陶瓷基板2和露出部的边界露出的部分的整体。
当在氮化硅基板上采用含Ti钎料层接合铜板时，在氮化硅基板的表面上形成氮化钛层。氮化硅基板和氮化钛层的边界为陶瓷基板2和钎料层4的边界。也就是说，氮化钛层为接合部5的一部分及露出部的一部分。因此，在区域分析时，注意氮化钛层包含在测定区域中，而氮化硅基板不包含在测定区域中。
当在氧化物系陶瓷基板上采用含Ti钎料层接合铜板时，在氧化物系陶瓷基板的表面上形成氧化钛层。氧化物系陶瓷基板和氧化钛层的边界为陶瓷基板2和钎料层4的边界。在区域分析时，注意氧化钛层包含在测定区域中，而氧化物系陶瓷基板不包含在测定区域中。
关于SEM观察，采用场发射扫描电子显微镜(FE-SEM)。EDX有时也称为EDS。作为FE-SEM，可采用日本电子制造的JSM-7200F或具有与其同等的性能的装置。作为EDX，可采用日本电子制造的EX-74600U4L2Q或具有与其同等的性能的装置。
FE-SEM的测定条件设定为加速电压：15kV、倍率：3000倍、视场面积：1200μm2(＝厚度方向30μm×宽度方向40μm)。厚度方向是与陶瓷基板2的表面垂直的方向。宽度方向是与截面并且与面内方向平行的方向。EDX的测定条件设定为扫描次数：50次、测定速度：0.2ms/bit。在进行EDX的区域分析时，设定为输入像素：256×198像素、检测计数：3700～4100cps(Count Per Second：每秒计数)、定量图：5×5bit/point。
也有时将区域分析称为面分析。关于EDX，预先通过采用EDX的定性分析调查构成钎料层的元素，在明确了特定的元素后进行区域分析是有效的。
在对使用了氮化物系陶瓷基板的陶瓷铜电路基板1的露出部中的钛量进行测定时，将金属成分、硅、氮、碳的合计设定为100质量％。在对使用了氧化物系陶瓷基板的陶瓷铜电路基板的露出部的钛量进行测定时，将金属成分、氧、碳的合计设定为100质量％。金属成分将0.01质量％以上作为测定对象。这是因为低于0.01质量％为EDX的检测界限以下。
在作为氮化物系陶瓷基板使用氮化硅基板时，硅和氮向钎料层中扩散。因此，硅和氮包含在测定对象中。同样，关于氮化铝基板，Al和氮包含在测定对象中。关于氧化铝基板，Al和氧包含在测定对象中。关于氧化锆，Zr和氧包含在测定对象中。Al及Zr作为金属成分的一种包含在测定对象中。
第1露出部6是钛含量为70质量％以上且100质量％以下的区域。当使用氮化物系陶瓷基板时，露出部的顶端可只由钛或氮化钛构成。优选第1露出部6是钛含量和氮含量的合计为90质量％以上且100质量％以下的区域。关于第1露出部6的氮化钛量，将通过EDX而检测出的氮看作为全部构成氮化钛(TiN)，如此计数氮化钛量。
当使用氧化物系陶瓷基板时，露出部的顶端可只由钛或氧化钛构成。优选第1露出部6是钛含量和氧含量的合计为90质量％以上且100质量％以下的区域。关于第1露出部6的氧化钛量，将通过EDX而检测出的氧看作为全部构成氧化钛(TiO2)，如此计数氧化钛量。
以下，对使用了氮化物系陶瓷基板的例子进行说明。当使用氧化物系陶瓷基板时，能够将露出部的氮化钛替换为氧化钛。
如后述那样，钎料层4含有Cu(铜)、Ti(钛)、和选自Sn(锡)及In(铟)中的1种或2种。作为第1露出部6中的钛及氮以外的成分，可列举出Cu、Sn、In。如果这些成分较多地残留，则在缩短相邻的铜电路部3彼此的距离时，容易在铜电路部彼此间发生迁移。
所谓迁移(migration)，是指在湿度高的环境下配置电路基板时，通过外加电压使离子化的金属在电极间移动而发生短路的现象。离子化的金属导致的迁移被称为离子迁移。近年来，半导体装置被用于多种工业设备。例如，电动车也有时在湿气高的环境下使用。在活性金属接合法中，作为接合钎料，使用Ag、Cu、Sn、In、Ti等。其中，Ti的离子化倾向较小，抗湿气。Ti通过与氮化物系陶瓷基板发生反应而成为氮化钛。通过形成氮化钛，能够抑制迁移的发生。因此，第1露出部6中的钛含量在70质量％以上且100质量％以下的范围内是必要的。另外，第1露出部6中的钛含量和氮含量的合计优选为90质量％以上且100质量％以下，更优选为99质量％以上且100质量％以下。
第2露出部7中的钛含量低于70质量％。也就是说，第2露出部7以30质量％以上含有钛以外的成分。
如上所述，通过增加第1露出部6中所含的钛(或氮化钛)可抑制迁移。另一方面，如果钛(或氮化钛)过于增加，则铜电路部3或铜散热板8的端部附近的应力缓和效果下降。因此，第2露出部7的钛含量低于70质量％是有效的。
第2露出部7中，Cu含量优选为5质量以上且60质量％以下，Sn或In的含量优选为5质量％以上且45质量％以下，Ti及氮化钛的合计含量优选为10质量％以上且低于90质量％。通过使Cu、和选自Sn及In中的1种或2种以规定量存在，能够提高铜电路部3的端部附近的应力缓和效果。
钎料层4含有Cu、Ti、和选自Sn及In中的1种或2种。钎料层4中的Ag含量优选为0质量％以上且10质量％以下。钎料层4也可以含有Cu、Ti、Sn及In以外的成分。另一方面，如果钎料层4中的Ag量较多，则有难以形成第1露出部6的可能性。因此，钎料层4中的Ag量优选为10质量％以下。更优选钎料层4中的Ag量为0质量％，即钎料层4不含Ag。所谓Ag量为0质量％，是指为利用EDX的检测界限以下(低于0.01质量％)。钎料层4也可以以10质量％以下含有Cu、Ti、Sn及In以外的金属元素。作为Cu、Ti、Sn及In以外的金属元素，可列举出选自碳、镁、钼、钨及铼中的1种或2种以上。只要这些元素的合计为10质量％以下，钎料层4也可以含有这些元素。
将接合部5的Cu含量(质量％)设为C1。将第2露出部7的Cu含量(质量％)设为C2。质量比C2/C1优选为0.7以下。这表明在铜电路部3的端部附近，Cu量以接合部5→第2露出部7→第1露出部6的方式逐渐减少。通过对Cu量的组成赋予梯度，能够提高应力缓和效果。如果质量比C2/C1超过0.7，则第2露出部7的Cu量与第1露出部6的Cu量的差变得过大，有应力缓和效果下降的可能性。
质量比C2/C1的下限值没有特别的限定，但优选为0.1以上。当质量比C2/C1低于0.1时，有因第2露出部7的Cu量过少而使应力缓和效果下降的可能性。因此，质量比C2/C1优选为0.1以上且0.7以下，更优选为0.2以上且0.5以下。
关于接合部5的Cu量、第1露出部6的Cu量及第2露出部7的Cu量的测定，采用上述的SEM-EDX的区域分析。首先，根据铜电路部3或铜散热板8的端部的位置，将钎料层4分成接合部5和露出部。接着，根据Ti量，将露出部分成第1露出部6的区域和第2露出部7的区域。将接合部5的Cu量的平均值作为接合部5的Cu量。将第1露出部6的区域的Cu量的平均值作为第1露出部6的Cu量。将第2露出部的区域的Cu量的平均值作为第2露出部7的Cu量。
关于接合部5、第1露出部6及第2露出部7各自的Cu量，采用EDX对5个测定区域进行分析，测定各测定区域中所包含的接合部5、第1露出部6及第2露出部7各自的Cu量。分别对接合部5、第1露出部6及第2露出部7，算出5个测定区域中的Cu量的平均值，将所得到的平均值作为各个部分的Cu量。5个测定区域可从彼此不同的5个截面中取得。可以得到分别通过陶瓷铜电路基板1中的铜电路部3的多个边的多个截面，也可以从一边得到多个截面。
将接合部5的Ti含量(质量％)设为C3。将第2露出部7的Ti含量(质量％)设为C4。质量比C4/C3优选为1.2以下。通过将质量比C4/C3设定为1.2以下，能够从接合部5朝第2露出部7对Ti量的组成赋予梯度。如果质量比C4/C3超过1.2，则在第2露出部7中示出Cu或Sn等少。质量比C4/C3的下限值没有特别的限定，但优选大于1。因此，优选质量比C4/C3超过1且为1.2以下。
关于接合部5及第2露出部7各自的Ti量的测定，采用上述的SEM-EDX的区域分析。将第2露出部7的区域的Ti量的平均值作为第2露出部7的Ti量。作为接合部5的Ti量，采用从接合部5和露出部的边界进入100μm内侧的区域的Ti量的平均值。
关于接合部5及第2露出部7各自的Ti量，采用EDX分析5个测定区域，测定各测定区域中所包含的接合部5及第2露出部7各自的Ti量。分别对接合部5及第2露出部7，算出5个测定区域中的Ti量的平均值，将所得到的平均值作为各个部分的Ti量。5个测定区域可从彼此不同的5个截面取得。可以得到分别通过陶瓷铜电路基板的铜电路部的多个边的多个截面，也可以从一边得到多个截面。也可以采用用于测定Cu量的5个截面，与Cu量一同测定Ti量。
如图3所示的那样，将从接合部5朝第1露出部6的方向上的第1露出部6的长度设为L1。将该方向上的露出部整体的长度设为L2。在这种情况下，优选满足0.3≤L1/L2≤1。更优选为0.5≤L1/L2≤0.8。
如上所述，通过存在第1露出部6和第2露出部7，可得到抑制迁移和缓和应力的效果。长度L2-长度L1相当于第2露出部7的长度。通过控制第1露出部6的长度和第2露出部7的长度，能够进一步提高这些特性。特别是，通过在接合部5及钎料层露出部中不含Ag，能够抑制Ag迁移。在陶瓷基板2和铜电路部3的接合中可使用活性金属钎料。一般来讲，活性金属钎料含有Ag、Cu、Ti、Sn、In等金属，但在活性金属钎料中Ag是最容易发生迁移的元素。通过降低Ag含量、或不含有Ag，能够抑制Ag的迁移。
关于第1露出部6的长度(L1)和第2露出部7的长度(L2-L1)的测定，利用上述的SEM-EDX的区域分析。具体地讲，根据区域分析的结果，在露出部上面，特定钛含量为70质量％以上的区域。在所特定的区域中，提取延续到露出部顶端的区域。所谓露出部顶端，是指在陶瓷基板2和第1露出部6相接的地方中最远离接合部5的地方。在所提取的区域中，特定最靠近铜电路部3的地方。从该最靠近铜板的地方，画出与陶瓷基板2的表面垂直的线。将从露出部顶端到该垂直的线的长度作为第1露出部6的长度L1。将从露出部整体的长度L2中减去第1露出部6的长度L1所得的长度(L2-L1)作为第2露出部7的长度。
例如，当在露出部上面钛含量为70质量％以上的区域被中断时，采用与露出部顶端相连的区域，求出第1露出部的长度L1。
图4(a)～图4(c)是表示第1露出部的长度、露出部整体的长度的示意图。图4(a)～图4(c)中，符号6是第1露出部、符号7是第2露出部。
在图4(a)所示的例子中，在露出部的顶端存在第1露出部6。钛含量为70质量％以上的区域成为一块。在这样的情况下，在露出部上面，特定第1露出部6中的最靠近铜电路部3的地方，测定长度L1。
在图4(b)所示的例子中，在露出部的上面，在第1露出部6的一部分与另外的一部分之间存在第2露出部7。在这种情况下，将从在露出部上面与露出部顶端相连的第1露出部6的所述一部分和第2露出部7的边界到露出部顶端的长度作为长度L1。
在图4(c)所示的例子中，在露出部上面存在彼此分离的多个第1露出部6。在第1露出部6彼此间存在第2露出部7。在这种情况下，将从在露出部上面与露出部顶端相连的1个第1露出部6和第2露出部7的边界到露出部顶端的长度作为长度L1。
接合部5也可以含有碳。接合部5含有碳，是指接合钎料中含有碳。通过在接合钎料中含有碳，能够控制钎料的流动性。由此，能够均匀地涂布接合钎料膏。当接合部5含有碳时，第1露出部6或第2露出部7也可以含有碳。
接合部5中的碳含量优选在0.01质量％以上且2质量％以下的范围内。更优选接合部5的碳含量在0.05质量％以上且1质量％以下的范围内。在第1露出部6或第2露出部7中，也优选碳含量为0质量％以上且1质量％以下。
铜电路部3的侧面的倾斜角θ优选在30°以上且70°以下的范围内。图5是例示铜电路部侧面的倾斜角的测定方法的概念图。图5中，符号3是铜电路部、符号6是第1露出部、符号7是第2露出部。此外，点A是铜电路部3的端部与钎料层4的接点。点B是铜电路部3的侧面中的厚度方向的中点。点C是从点A的水平线与从点B的垂直线的交点。
关于倾斜角θ的测定，采用陶瓷铜电路基板1的任意的截面的SEM照片。也可以采用通过SEM-EDX分析露出部时的SEM照片。
首先，在截面照片上，设定铜电路部3的端部和钎料层4的接点即点A、以及铜电路部3的侧面上的厚度方向的中点即点B。接着，设定从点A的水平线与从点B的垂直线的交点即点C。形成由3个点ABC围住的直角三角形。将边BC与边AB之间的角度作为铜电路部3的侧面的倾斜角θ。也有时将铜电路部3的侧面的倾斜角θ只称为倾斜角θ。
通过将倾斜角θ设定在30°以上且70°以下的范围内，能够缓和接合端部的应力。若倾斜角低于30°，则铜电路部3的倾斜面延长，有安装半导体元件的面积减小的可能性。此外，如果倾斜角θ超过70°，则有接合端部的应力缓和效果不足的可能性。因此，倾斜角θ优选在30°以上且70°以下的范围内，更优选在40°以上且60°以下的范围内。
也可以在陶瓷基板2的至少一个面上接合多个铜电路部3。相邻的铜电路部3间的最短距离也可以在0.2mm以上且2mm以下的范围内。
图6是表示实施方式涉及的半导体装置的一个例子的示意图。图6中，符号9是半导体元件、符号10是半导体装置。上述符号以外的符号与图1的符号相同。P是相邻的铜电路部3间的最短距离。也有时将相邻的铜电路部3间的最短距离称为间距。在对铜电路部3赋予倾斜面时，铜电路部3的侧面端部彼此间的最短距离成为间距P。也就是说，铜电路部3的端部和钎料层露出部的接点彼此的距离成为间距P。
间距P在0.2mm以上且2mm以下的范围内，这表示相邻的铜电路部3彼此的距离近。如果陶瓷基板的尺寸相同，则相邻的铜电路部3彼此的距离近，由此能够增大铜电路部3的接合面积。也就是说，能够增大半导体元件9等的安装面积。此外，如果铜电路部3的尺寸相同，则能够减小陶瓷铜电路基板1的尺寸。也就是说，能够在不减小半导体元件9等的安装面积的情况下使陶瓷铜电路基板1小型化。在实施方式涉及的陶瓷铜电路基板1中，间距P也可以不在0.2mm以上且2mm以下的范围内。另一方面，当间距P在0.2mm以上且2mm以下的范围内时，能够得到上述的效果。此外，在将3个以上铜电路部3接合时，间距P在0.2mm以上且2mm以下的范围内的地方优选存在2处以上。例如，1个铜电路部3与和该1个铜电路部3相邻的另一个铜电路部3之间的最短距离在0.2mm以上且2mm以下的范围内。而且，该另一个铜电路部3与和该另一个铜电路部3相邻的又一个铜电路部3之间的最短距离在0.2mm以上且2mm以下的范围内。
在将铜板的厚度设为D时，优选满足1≤P/D≤3。迁移除了在钎料层露出部的顶端发生以外，有时也在铜电路部3的侧面发生。因此，优选根据铜电路部3的厚度D设定间距P。
以上那样的陶瓷铜电路基板1能够适合用于安装了半导体元件9的半导体装置10。如图6所示的那样，半导体元件9被安装在铜电路部3上。在图6所示的例子中，安装1个半导体元件9。也可以分别在多个铜电路部3上安装多个半导体元件9。也可以根据需要，设置引线框架或引线接合。此外，也可以根据需要，在铜电路部3的表面上设置镀膜或模压树脂等。
根据实施方式涉及的陶瓷铜电路基板1，能够抑制迁移的发生。另外，通过间距P在0.2mm以上且2mm以下的范围内、或满足1≤P/D≤3，能够进一步抑制迁移的发生。
接着，对实施方式涉及的陶瓷铜电路基板1的制造方法进行说明。实施方式涉及的陶瓷铜电路基板1只要具有上述构成，其制造方法就不限定。作为一个例子，为了高成品率地得到陶瓷铜电路基板1，而列举以下的方法。
首先，准备陶瓷基板2。作为陶瓷基板2，可列举出氮化硅基板、氮化铝基板等。作为用于形成铜电路部3或铜散热板8的构件，能够使用铜板或铜合金板。优选铜板为无氧铜。无氧铜如JIS-H-3100中所示是铜纯度为99.96wt％以上的铜。JIS-H-3100(2018)与ISO1337等对应。
接着，准备接合钎料。优选接合钎料含有50质量％以上的Cu、4质量％以上且30质量％以下的Ti、5质量％以上且45质量％以下的选自Sn或In中的1种或2种、0质量％以上且2质量％以下的碳。Ti也可以以氢化钛(TiH2)的形式添加。接合钎料中不添加Ag是有效的。添加了活性金属即Ti(包括TiH2)的接合钎料为活性金属钎料。此外，如后述那样，在采用连续炉进行加热接合工序时，Ti量优选为2质量％以上，更优选为5质量％以上。在连续炉中，在氮气氛中进行加热接合工序。如果增加活性金属钎料中的Ti量，则即使Ti与氮气氛发生反应，也能够确保有助于接合的Ti。
成为钎料原料的Cu粉末的平均粒径D50优选为12.0μm以下，更优选为10.0μm以下。Ti粉末或TiH2粉末的平均粒径D50优选为6.0μm以下，更优选为4.0μm以下。Sn粉末或In粉末的平均粒径D50优选为16.0μm以下，更优选为14.0μm以下。碳粉末的平均粒径D50优选为6.0μm以下，更优选为4.0μm以下。通过控制粉末的粒径，能够使各粉末的反应均匀化。如果Ag为少量，也可以添加到原料中，但优选不添加。
优选Cu粉末的平均粒径D50小于Sn粉末或In粉末的平均粒径D50。如上所述，Cu和选自Sn及In中的1种或2种成为钎料组成的母材。Sn或In的熔点低于Cu的熔点。通过控制Sn或In的粒径，能够使Sn或In的粉末和Cu粉末的反应均质化。
当在钎料中添加Cu、Ti、Sn及In以外的金属元素时，优选该金属元素的粉末的平均粒径D50小于Sn粉末或In粉末的平均粒径D50。作为Cu、Ti、Sn及In以外的金属元素，可列举出选自碳、镁、钼、钨、铼及钴中的1种或2种以上。如果这些元素的合计为10质量％以下，也可以添加到原料中。
使用以上那样的接合钎料进行接合陶瓷基板2和铜板的工序。将接合钎料与有机物混合，调制钎料膏。将钎料膏涂在陶瓷基板2(或铜板)的表面上，形成钎料膏层。在钎料膏层上配置铜板(或陶瓷基板2)。将陶瓷基板、钎料膏及铜板层叠而成的结构称为接合前层叠体。
作为加热接合工序，可以采用间歇式及连续式中的任一种。间歇式是将接合前层叠体装入收纳容器内实施热处理的方式。连续式是将接合前层叠体放置在传送带上、一边移动一边实施热处理的方式。间歇式适合于真空中的接合工序。连续式适合于氮气氛中的接合工序。有时将间歇式的加热接合装置也称为间歇炉。有时将连续式的加热接合装置也称为连续炉。
在间歇式时，优选是加热温度为750℃以上且850℃以下、压力为10-3Pa以下的真空。在连续式时，优选加热温度在750℃以上且950℃以下的范围内。
在连续式时，可在氮气氛中进行加热接合工序。所谓氮气氛，是氮为70vol％以上的气氛。氮气氛中的氮量优选为70vol％以上，更优选为85vol％以上且100vol％以下。作为氮气氛，除氮气中以外，还可列举出不活泼气体或大气。当在氮气氛中进行加热接合工序时，能够在常压、减压、加压等多种条件下进行加热接合工序。
加热接合工序包括升温工序、保持工序以及降温工序。升温工序中，温度例如从室温上升到接合温度。保持工序在升温工序后实施，并保持接合温度。降温工序在保持工序后实施，温度从接合温度例如下降到室温。
在连续式的升温工序中，将升温速度设定在30℃/分钟以上。升温速度的上限没有特别的限定，但优选为100℃/分钟以下。如果升温速度快至超过100℃/分钟，则有接合性下降的可能性。因此，升温速度优选为30℃/分钟以上且100℃/分钟以下，更优选为40℃/分钟以上且70℃/分钟以下。
接合温度优选为750℃以上。接合温度的上限优选为1000℃以下。如果接合温度高至超过1000℃，则接合温度变得接近铜的熔点(1085℃)，有铜板变形的可能性。因此，接合温度优选为750℃以上且1000℃以下，更优选为800℃以上且950℃以下。
在保持工序中，将接合温度保持10分钟以上。将保持接合温度的时间称为加热保持时间。加热保持时间优选为10分钟以上且100分钟以下。如果加热保持时间低于10分钟，则有钎料熔化或凝固的时间不足的可能性。如果加热保持时间长至超过100分钟，则有Sn或In过于向铜板中扩散的可能性。
在保持工序后的降温工序中，将降温速度设定在30℃/分钟以上。降温速度的上限没有特别的限定，但优选为100℃/分钟以下。如果降温速度快至超过100℃/分钟，则有接合性下降的可能性。因此，降温速度优选为30℃/分钟以上且100℃/分钟以下，更优选为40℃/分钟以上且70℃/分钟以下。
升温速度和降温速度的差优选为20℃/分钟以下。也就是说，优选满足|升温速度-降温速度|≤20℃/分钟。通过对钎料膏进行加热，而产生熔化反应和凝固反应。这些反应在升温工序和降温工序中发生。通过减小升温速度和降温速度的差，能够使熔化反应及凝固反应中产生的应力均质化。由此，能够抑制翘曲等状态不良。根据需要，也可以一边在接合体上放置重物一边进行加热接合工序。
将对接合前层叠体实施加热接合工序而得到的结构称为接合体。通过对所得到的接合体实施蚀刻加工而对铜板赋予图案形状。通过对铜板赋予图案形状而形成铜电路部3。从而得到具备铜电路部3的陶瓷铜电路基板1。根据需要，也可以实施划线加工而进行多件同时加工。所谓多件同时加工，是将大型的接合体切断得到小的接合体的方法。还有分割接合体的方法或分割陶瓷铜电路基板的方法。
在蚀刻工序中，对铜板进行蚀刻，形成铜电路部3以及铜散热板8。通过对铜板进行蚀刻，而使钎料层4的一部分露出。接着，进行钎料层4的蚀刻工序。优选将钎料层的蚀刻工序进行2次以上。也可以根据需要，在钎料层的蚀刻加工中组合化学研磨工序。通过在钎料层的蚀刻中组合化学研磨，能够缩短处理时间。
通过将钎料层4的蚀刻工序进行2次以上，能够控制第1露出部6和第2露出部7中的钛含量。此外，通过调整蚀刻液的浓度、用蚀刻液进行处理的时间等，能够控制第1露出部6的长度L1及露出部整体的长度L2。
通过采用抗蚀剂，能够调整第1露出部6的钛量以及第1露出部6的长度L1等。抗蚀剂可在蚀刻铜板后的露出部上设置在形成了第2露出部的地方。此外，在多次进行钎料层4的蚀刻工序时，可列举与第1次的蚀刻时间相比缩短第2次以后的蚀刻时间的方法。在蚀刻了钎料层4后，对铜电路部3的侧面进行蚀刻的方法也是有效的。通过对铜电路部3的侧面进行蚀刻，能够形成第2露出部7。再者，也可以根据需要，对第2露出部7进一步进行蚀刻，从而设置第1露出部6。通过对第2露出部7进行蚀刻，可除去第2露出部7中所含的钛以外的元素(例如铜)，形成第1露出部6。
作为用于蚀刻铜电路部3的侧面的蚀刻液，能够使用氯化铁溶液。也可以使用化学研磨液来代替氯化铁溶液。作为化学研磨液，优选使用由硫酸和过氧化氢混合而成的化学研磨液。根据需要，在铜电路部3的表面上涂布蚀刻掩模(抗蚀剂)。
也可以将钎料层4的蚀刻工序与用于使铜电路部3的侧面倾斜的蚀刻工序组合。如上述那样，通过在钎料层4中不含Ag，而容易在铜电路部3的蚀刻工序中对钎料层4进行蚀刻。
通过在所得到的陶瓷铜电路基板上安装半导体元件等而得到半导体装置。
(实施例)
(实施例1～6、比较例1～2)
准备表1所示的陶瓷基板2和表2所示的铜板。铜板都使用无氧铜板。
表1
表2
接着，准备表3所示的接合钎料。
表3
使用接合钎料调制接合钎料膏，制作表4所示的接合前层叠体。将铜板分别配置在陶瓷基板2的两面上。
表4
陶瓷基板 铜板 钎料
接合前层叠体1 氮化硅基板1 铜板1 钎料1
接合前层叠体2 氮化硅基板1 铜板1 钎料2
接合前层叠体3 氮化硅基板1 铜板3 钎料3
接合前层叠体4 氮化硅基板2 铜板1 钎料3
接合前层叠体5 氮化硅基板2 铜板2 钎料4
接合前层叠体6 氮化铝基板1 铜板3 钎料3
接合前层叠体7 氮化硅基板2 铜板2 钎料5
接着，对接合前层叠体进行加热接合工序，制作接合体。在加热接合工序中采用连续炉。将加热保持温度设定在850℃以上且950℃以下，将加热保持时间设定在30分钟以上且60分钟以下。将升温速度及降温速度设定在20～100℃/分钟。将升温速度与降温速度的差设定在20℃/分钟以下。加热接合工序在氮气氛中进行。通过加热接合工序而得到接合体。从接合前层叠体1～7分别得到接合体1～7。
对所得到的接合体实施蚀刻工序，制作实施例及比较例涉及的陶瓷铜电路基板。各接合体的构成如表5所示。钛量、钛和氮的合计量、长度L1、长度L2、倾斜角θ的测定方法如上所述。
表5
由表5可知，实施例涉及的陶瓷铜电路基板具备第1露出部6及第2露出部7。第2露出部7中，Cu在5质量以上且60质量％以下的范围内，Sn在5质量％以上且45质量％以下的范围内。与此相对，比较例涉及的陶瓷铜电路基板不具有第1露出部6。比较例中，只存在钛含量低于70质量％的露出部。在实施例涉及的陶瓷铜电路基板中，第1露出部6的钛量为70质量％以上，第2露出部7的钛量为低于70质量％。
此外，对接合部5的Cu量C1(质量％)和第2露出部7的Cu量C2(质量％)进行了比较。对接合部5的Ti量C3(质量％)和第2露出部7的Ti量C4(质量％)进行了比较。Ti量(质量％)为钛及氮化钛的合计量(质量％)。此外，测定了相邻的铜电路部3间的最短距离(间距)P和间距P/铜电路部厚度D。将其结果在表6中示出。
表6
C2/C1 C4/C3 最短距离P(mm P/D
实施例1 0.7 1.2 1.8 2.3
实施例2 0.5 1.1 1.5 1.9
实施例3 0.4 1.1 0.5 1.7
实施例4 0.3 1.1 1.4 1.8
实施例5 0.5 1.0 1.2 2.0
实施例6 0.2 1.2 0.5 1.7
比较例1 0.9 1.4 1.2 2.0
比较例2 0.9 1.4 1.2 2.0
对实施例及比较例涉及的陶瓷铜电路基板，进行了耐热循环试验(TCT试验)及迁移试验。
TCT试验将－50℃×30分钟→25℃×10分钟→155℃×30分钟→25℃×10分钟作为1个循环。对氮化硅基板，调查了2000个循环后的状态不良的有无。对氮化铝基板，调查了500个循环后的状态不良的有无。所谓状态不良，是指钎料层或陶瓷基板的裂纹的发生。状态不良的有无通过超声波探伤试验进行调查。对于实施例及比较例，分别对100个陶瓷铜电路基板进行了试验，调查了状态不良的发生率(％)。
在迁移试验中，将测定环境设定为85℃、将湿度设定为85％，对形成了图案的陶瓷铜电路基板的表背面间施加1000V的直流电压2000小时，然后放置。放置后在按120℃×2小时将陶瓷铜电路基板干燥后，测定表面侧的铜电路部3与背侧的铜散热板8之间的绝缘电阻值及相邻的表面侧的铜电路部3彼此间的绝缘电阻值。
将试验前后的绝缘电阻值的变化率为10％以下的接合体作为合格品。将变化率为11％以上的接合体作为不合格品。变化率可通过变化率(％)＝[(试验后的绝缘电阻值－试验前的绝缘电阻值)/试验前的绝缘电阻值]×100来求出。分别对100个陶瓷铜电路基板进行试验，调查不合格品的发生率(％)。再者，在迁移试验中，对50个陶瓷铜电路基板，测定表面侧的铜电路部3与背面侧的铜散热板8之间的绝缘电阻值，对另外50个陶瓷铜电路基板，测定相邻的表面侧的铜电路部3彼此间的绝缘电阻值。在测定相邻的表面侧的铜电路部3彼此间的绝缘电阻值时，可以根据需要在表面侧的铜电路图案间设置引线接合或铜带，以这些铜电路图案成为同电位的方式进行调整。
将其结果在表7中示出。
表7
由表7可知，实施例涉及的陶瓷铜电路基板得到了良好的TCT特性。即使在迁移试验中也得到了良好的结果。
比较例1及比较例2涉及的陶瓷铜电路基板的TCT特性与实施例涉及的陶瓷铜电路基板的TCT特性相同。但是，比较例1及比较例2涉及的陶瓷铜电路基板的迁移特性与实施例涉及的陶瓷铜电路基板的迁移特性相比有所降低。因此，得知具备第1露出部及第2露出部对于一边提高TCT特性一边进一步提高迁移特性是有效的。
实施方式可包含以下的特征。
(特征1)
一种陶瓷铜电路基板，其具备：
陶瓷基板；和
经由钎料层接合在所述陶瓷基板的至少一个面上的铜电路部，
其中，所述钎料层含有Cu、Ti、和选自Sn或In中的1种或2种，
所述钎料层包含：
设在所述陶瓷基板与所述铜电路部之间的接合部；和
设在所述接合部的周围且钛含量在70质量％以上且100质量％以下的范围内的第1露出部。
(特征2)
根据特征1所述的陶瓷铜电路基板，其中，所述钎料层进一步包含设在所述接合部与所述第1露出部之间的第2露出部，
所述第2露出部中的钛含量低于70质量％。
(特征3)
根据特征2所述的陶瓷铜电路基板，其中，所述第2露出部含有5质量％以上且60质量％以下的Cu、和5质量％以上且45质量％以下的Sn或In，
所述第2露出部中的钛含量和氮含量的合计在10质量％以上且低于90质量％的范围内。
(特征4)
根据特征2～3中任一项所述的陶瓷铜电路基板，其中，所述第2露出部的Cu含量相对于所述接合部的Cu含量的质量比为0.7以下。
(特征5)
根据特征1～4中任一项所述的陶瓷铜电路基板，其中，所述第1露出部中的钛含量和氮含量的合计在90质量％以上且100质量％以下的范围内。
(特征6)
根据特征1～5中任一项所述的陶瓷铜电路基板，其中，所述第1露出部中的钛含量和氮含量的合计在99质量％以上且100质量％以下的范围内。
(特征7)
根据特征1～6中任一项所述的陶瓷铜电路基板，其中，在将从所述接合部朝所述第1露出部的方向上的所述第1露出部的长度设为L1、将所述方向上的所述钎料层的所述接合部以外的部分的长度设为L2时，满足0.3≤L1/L2≤1。
(特征8)
根据特征1～7中任一项所述的陶瓷铜电路基板，其中，所述钎料层进一步含有碳。
(特征9)
根据特征1～8中任一项所述的陶瓷铜电路基板，其中，所述钎料层不含Ag。
(特征10)
根据特征1～9中任一项所述的陶瓷铜电路基板，其中，所述铜电路部的侧面的倾斜角在30度以上且70度以下的范围内。
(特征11)
根据特征1～10中任一项所述的陶瓷铜电路基板，其中，在所述至少一个面上接合彼此相邻的多个所述铜电路部，
所述多个铜电路部间的最短距离在0.2mm以上且2mm以下的范围内。
(特征12)
根据特征1～11中任一项所述的陶瓷铜电路基板，其中，所述陶瓷基板为氮化硅基板。
(特征13)
根据特征1～12中任一项所述的陶瓷铜电路基板，其中，所述铜电路部的厚度为0.6mm以上。
(特征14)
一种半导体装置，其具备：
特征1～13中任一项所述的陶瓷铜电路基板，和
安装在所述铜电路部上的半导体元件。
以上，对本发明的几个实施方式进行了例示，但这些实施方式是作为例子而提示出的，其意图并非限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，可以进行各种省略、置换、变更等。这些实施方式和其变形例包含于发明的范围、主旨中，同时包含于权利要求书中记载的发明和其均等的范围内。此外，上述的各实施方式还可通过相互组合来实施。
符号说明
1－陶瓷铜电路基板
2－陶瓷基板
3－铜板
4－钎料层
5－接合部
6－第1露出部
7－第2露出部
8－铜散热板
9－半导体元件
10－半导体装置
L1－第1露出部的长度
L2－露出部整体的长度
P－相邻的铜板的最短距离
θ－铜电路部侧面的倾斜角
点A－铜电路部端部和钎料层的接点
点B－铜电路部侧面的厚度方向的中点
点C－从点A的水平线与从点B的垂直线的交点

Claims (18)

1.一种陶瓷铜电路基板，其具备：
陶瓷基板；和
经由钎料层接合在所述陶瓷基板的至少一个面上的铜电路部，
其中，所述钎料层含有Cu、Ti、和选自Sn或In中的1种或2种，
所述钎料层包含：
设在所述陶瓷基板与所述铜电路部之间的接合部；和
设在所述接合部的周围且钛含量在70质量％以上且100质量％以下的范围内的第1露出部。
2.根据权利要求1所述的陶瓷铜电路基板，其中，所述钎料层进一步包含设在所述接合部与所述第1露出部之间的第2露出部，
所述第2露出部中的钛含量低于70质量％。
3.根据权利要求2所述的陶瓷铜电路基板，其中，所述第2露出部含有5质量％以上且60质量％以下的Cu、和5质量％以上且45质量％以下的Sn或In，
所述第2露出部中的钛含量和氮含量的合计在10质量％以上且低于90质量％的范围内。
4.根据权利要求2所述的陶瓷铜电路基板，其中，所述第2露出部的Cu含量相对于所述接合部的Cu含量的质量比为0.7以下。
5.根据权利要求1所述的陶瓷铜电路基板，其中，所述第1露出部中的钛含量和氮含量的合计在90质量％以上且100质量％以下的范围内。
6.根据权利要求1所述的陶瓷铜电路基板，其中，所述第1露出部中的钛含量和氮含量的合计在99质量％以上且100质量％以下的范围内。
7.根据权利要求1所述的陶瓷铜电路基板，其中，在将从所述接合部朝所述第1露出部的方向上的所述第1露出部的长度设为L1、将所述方向上的所述钎料层的所述接合部以外的部分的长度设为L2时，满足0.3≤L1/L2≤1。
8.根据权利要求1所述的陶瓷铜电路基板，其中，所述钎料层进一步含有碳。
9.根据权利要求1所述的陶瓷铜电路基板，其中，所述钎料层不含Ag。
10.根据权利要求1所述的陶瓷铜电路基板，其中，所述铜电路部的侧面的倾斜角在30度以上且70度以下的范围内。
11.根据权利要求1所述的陶瓷铜电路基板，其中，在所述至少一个面上接合彼此相邻的多个所述铜电路部，
所述多个铜电路部间的最短距离在0.2mm以上且2mm以下的范围内。
12.根据权利要求1所述的陶瓷铜电路基板，其中，所述陶瓷基板为氮化硅基板。
13.根据权利要求1所述的陶瓷铜电路基板，其中，所述铜电路部的厚度为0.6mm以上。
14.根据权利要求2所述的陶瓷铜电路基板，其中，所述钎料层不含Ag，
所述陶瓷基板为氮化硅基板，
所述铜电路部的厚度为0.6mm以上。
15.根据权利要求14所述的陶瓷铜电路基板，其中，所述钎料层进一步含有碳。
16.根据权利要求14所述的陶瓷铜电路基板，其中，在所述至少一个面上接合彼此相邻的多个所述铜电路部，
所述多个铜电路部间的最短距离在0.2mm以上且2mm以下的范围内。
17.根据权利要求15所述的陶瓷铜电路基板，其中，在所述至少一个面上接合彼此相邻的多个所述铜电路部，
所述多个铜电路部间的最短距离在0.2mm以上且2mm以下的范围内。
18.一种半导体装置，其具备：
权利要求1～17中任一项所述的陶瓷铜电路基板，和
安装在所述铜电路部上的半导体元件。
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CN112166654A (zh) * 2018-05-16 2021-01-01 株式会社东芝 陶瓷铜电路基板及其制造方法
WO2020184510A1 (ja) * 2019-03-14 2020-09-17 日本碍子株式会社 接合基板及び接合基板の製造方法
EP3941166A4 (en) * 2019-03-14 2022-11-09 NGK Insulators, Ltd. BOUND SUBSTRATE

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